JPH09181574A

JPH09181574A - 発振回路

Info

Publication number: JPH09181574A
Application number: JP7336964A
Authority: JP
Inventors: Toshiyuki Miyashita; 敏之宮下
Original assignee: Toshiba Corp; Toshiba Microelectronics Corp
Current assignee: Toshiba Corp; Toshiba Electronic Device Solutions Corp
Priority date: 1995-12-25
Filing date: 1995-12-25
Publication date: 1997-07-11

Abstract

(57)【要約】【課題】発振回路の発振検出出力信号に基づいて発振開
始時間を正確に評価する。【解決手段】半導体集積回路内部に形成され、その入力
端および出力端が一対の発振素子接続端子に接続された
発振用の第１のＣＭＯＳインバータ回路１１と、第１の
ＣＭＯＳインバータ回路の次段に接続された波形整形用
の第２のＣＭＯＳインバータ回路１２と、第２のＣＭＯ
Ｓインバータ回路の次段に接続され、リセット信号によ
り初期化され、発振検出出力信号が取り出される発振検
出回路２０とを具備し、第２のＣＭＯＳインバータ回路
の入力閾値電圧は各回路の動作電源電圧ＶDDの１／２か
ら偏位している。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体集積回路に
形成される発振回路に係り、特にＣＭＯＳ（相補性絶縁
ゲート型）型のインバータ回路を用いた発振回路に関す
るもので、例えばマイクロコントローラに使用されるも
のである。

【０００２】

【従来の技術】図８は、ＬＳＩ８０の内部に形成された
ＣＭＯＳインバータ回路を用いた発振回路およびＬＳＩ
外部に接続された発振用部品の従来例を示している。図
８において、ＬＳＩ内部には、発振用の第１のＣＭＯＳ
インバータ回路８１、波形整形用の第２のＣＭＯＳイン
バータ回路８２および第３のインバータ回路８３、発振
検出回路２０が形成されている。

【０００３】上記発振用の第１のＣＭＯＳインバータ回
路８１の入力端および出力端は一対の発振素子接続端子
１０１、１０２に接続されており、上記第１のＣＭＯＳ
インバータ回路８１の次段に前記第２のＣＭＯＳインバ
ータ回路８２および第３のインバータ回路８３がそれぞ
れ接続されている。

【０００４】なお、上記各インバータ回路は、それぞれ
の入力閾値電圧が上記各回路の動作電源電圧ＶDDの１／
２である。前記発振検出回路２０は、前記第２のＣＭＯ
Ｓインバータ回路８２の次段に接続され、リセット信号
ＲＥＳＥＴにより初期化され、発振検出出力信号ＸＯＵ
Ｔが取り出されるものであり、例えば計数回路２０が使
用されている。

【０００５】上記計数回路２０は、前記波形整形用の第
２のインバータ回路１２の次段に例えばＤ型フリップフ
ロップ回路Ｆ／Ｆが三段接続されてなり、各フリップフ
ロップ回路Ｆ／Ｆのリセット入力端Ｒには必要に応じて
リセット入力端子１０３からリセット信号ＲＥＳＥＴが
印加され、最終段のフリップフロップ回路Ｆ／Ｆのデー
タ入力端Ｄには電源電圧ＶDDが与えられており、そのセ
ット出力端Ｑから出力する発振検出出力信号ＸＯＵＴが
検出出力端子１０４に取り出される。

【０００６】一方、ＬＳＩ外部では、前記一対の発振素
子接続端子１０１、１０２の間にそれぞれ発振素子（例
えば水晶振動子）１０５および帰還抵抗１０６が接続さ
れ、上記一対の発振素子接続端子１０１、１０２と接地
電位ＧＮＤとの間にそれぞれ容量１０７、１０８が接続
されている。

【０００７】図９は、図８中の波形整形用の第２のイン
バータ回路８２の入出力（ＶＩＮ−ＶＯＵＴ）伝達特性
を示しており、図１０は、図８の発振回路の発振動作開
始時のタイミング波形例を示している。

【０００８】次に、図９および図１０を参照しながら、
図８の構成の発振回路の動作について説明する。まず、
電源電圧ＶDDが“Ｈ”レベルに立ち上がると、発振回路
は発振動作を開始する。この時、発振用の第１のインバ
ータ回路８１は、発振波形を発生させるまでの間は、そ
の出力端の電位ＸＯはＶDD／２付近でふらつき、その
後、発振波形を発生させる。

【０００９】一方、電源電圧ＶDDが“Ｈ”レベルに立ち
上がった直後、リセット信号ＲＥＳＥＴが“Ｌ”レベル
になることによって、計数回路２０がリセットされ、そ
の発振検出出力信号ＸＯＵＴが“Ｌ”レベルになる。

【００１０】そして、リセット信号ＲＥＳＥＴが解除さ
れた後、波形整形用の第２のインバータ回路８２の出力
信号ＸＯＢが計数回路初段のフリップフロップ回路Ｆ／
Ｆのクロック入力端ＣＫに入力すると、所望のタイミン
グで、計数回路２０の発振検出出力信号ＸＯＵＴが
“Ｈ”レベルになる。これにより、発振回路が発振動作
状態であることを検出することが可能になる。

【００１１】ところで、前記したような発振回路が正常
な発振動作状態であるか否かを検出するために、発振検
出出力信号ＸＯＵＴが“Ｌ”レベルから“Ｈ”レベルに
変化したか否かを検出する際に、次に述べるような問題
がある。

【００１２】即ち、波形整形用の第２のインバータ回路
８２の入出力伝達特性は、図９に示したように入力閾値
電圧がＶDD／２であり、図１０中のタイミング波形に示
すように発振用の第１のインバータ回路８１が発振波形
を発生させるまでは、その出力端の電位ＸＯがＶDD／２
付近でふらつくので、第２のインバータ回路８２が誤動
作する。

【００１３】この誤動作の期間に、第２のインバータ回
路８２の出力波形に基づいて計数回路２０の発振検出出
力信号ＸＯＵＴが“Ｈ”レベルになり、恰も正常な発振
動作状態であると検出してしまう。このことは、発振検
出出力信号ＸＯＵＴに基づいて発振回路の発振開始時間
を評価する場合に精度が劣化するという問題がある。

【００１４】また、通常はＬＳＩの消費電流を少なくさ
せるために、発振用の第１のインバータ回路８１の使用
トランジスタのサイズを小さく設計するので第１のイン
バータ回路８１の駆動能力が小さくなってしまう。これ
に伴い、発振回路が発振開始するまでの時間が長くなる
（発振開始時間特性が悪くなる）という問題がある。

【００１５】発振開始時間特性を向上させるために、第
１のインバータ回路８１の使用トランジスタのサイズを
大きく設計してその駆動能力を大きくすると、ＬＳＩの
消費電流が大きくなってしまう。

【００１６】また、電池電源の消耗などによって電源電
圧ＶDDが低下することにより発振回路が正常な発振動作
状態から発振停止状態になるまでの電源電圧の低下量を
大きくさせる（発振停止電圧特性を向上させる）ため
に、第１のインバータ回路８１の使用トランジスタのサ
イズを大きく設計してその駆動能力を大きくすると、Ｌ
ＳＩの消費電流が大きくなってしまう。

【００１７】

【発明が解決しようとする課題】上記したように従来の
発振回路は、発振用のインバータ回路の出力端の電位が
発振波形を発生させるまではＶDD／２付近でふらつき、
この波形のゆらぎに影響されて波形整形用のインバータ
回路が誤動作するので、発振検出出力信号に基づいて発
振開始時間を評価する場合に精度が劣化するという問題
があった。

【００１８】本発明は上記の問題点を解決すべくなされ
たもので、発振検出出力信号に基づいて発振開始時間を
正確に評価し得る発振回路を提供することを目的とす
る。また、本発明の他の目的は、消費電流の増大をまね
かずに、発振開始時間特性および発振停止電圧特性を向
上させ得る発振回路を提供することにある。

【００１９】

【課題を解決するための手段】本発明の発振回路は、半
導体集積回路内部に形成され、その入力端および出力端
が一対の発振素子接続端子に接続された発振用の第１の
ＣＭＯＳインバータ回路と、前記第１のＣＭＯＳインバ
ータ回路の次段に接続された波形整形用の第２のＣＭＯ
Ｓインバータ回路と、前記第２のＣＭＯＳインバータ回
路の次段に接続され、リセット信号により初期化され、
発振検出出力信号が取り出される発振検出回路とを具備
し、前記第２のＣＭＯＳインバータ回路の入力閾値電圧
は前記各回路の動作電源電圧ＶDDの１／２から偏位して
いることを特徴とする。

【００２０】

【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を詳細に説明する。図１は、本発明の第１の実
施の形態に係るＬＳＩ内部に形成された発振回路および
ＬＳＩ外部に接続された発振用部品を示している。

【００２１】図１において、ＬＳＩ１０の内部には、発
振用の第１のＣＭＯＳインバータ回路１１、波形整形用
の第２のＣＭＯＳインバータ回路１２および第３のイン
バータ回路１３および発振検出回路２０などが形成され
ている。

【００２２】上記発振用の第１のインバータ回路１１の
入力端および出力端は一対の発振素子接続端子１０１、
１０２に接続されており、上記第１のインバータ回路１
１の次段に前記第２のインバータ回路１２および第３の
インバータ回路１３がそれぞれ接続されている。この場
合、第２のインバータ回路１２は、その入力閾値電圧が
上記各回路の動作電源電圧ＶDDの１／２から偏位してい
る。

【００２３】前記発振検出回路２０は、前記第２のＣＭ
ＯＳインバータ回路１２の次段に接続され、リセット信
号ＲＥＳＥＴにより初期化され、発振検出出力信号ＸＯ
ＵＴが取り出されるものであり、例えば計数回路２０が
使用されている。

【００２４】上記計数回路２０は、波形整形用の第２の
インバータ回路１２の次段に例えばＤ型フリップフロッ
プ回路Ｆ／Ｆが三段接続されてなり、各フリップフロッ
プ回路Ｆ／Ｆのリセット入力端Ｒには必要に応じてリセ
ット入力端子１０３からリセット信号ＲＥＳＥＴが印加
され、最終段のフリップフロップ回路Ｆ／Ｆのデータ入
力端Ｄには電源電圧ＶDDが与えられており、そのセット
出力端Ｑから出力する発振検出出力信号ＸＯＵＴが検出
出力端子１０４に取り出される。

【００２５】一方、ＬＳＩ外部では、前記一対の発振素
子接続端子１０１、１０２の間にそれぞれ発振素子（例
えば水晶振動子）１０５および帰還抵抗１０６が接続さ
れ、上記一対の発振素子接続端子１０１、１０２と接地
電位ＧＮＤとの間にそれぞれ容量１０７、１０８が接続
されている。

【００２６】図２（ａ）乃至（ｃ）は、図１中の波形整
形用の第２のインバータ回路１２の入出力伝達特性の相
異なる例を示している。図２（ａ）は第２のインバータ
回路１２の入力閾値電圧がＶDD／２より低い場合を示し
ており、図２（ｂ）は第２のインバータ回路１２の入力
閾値電圧がＶDD／２より高い場合を示しており、図２
（ｃ）は第２のインバータ回路１２の入力閾値電圧が立
ち下がり時にはＶDD／２より低く、立ち上がり時にはＶ
DD／２より高い場合を示している。

【００２７】図３は、図１の発振回路の発振開始時の動
作波形例を示している。次に、図２および図３を参照し
ながら、図１の構成の発振回路の動作について説明す
る。

【００２８】まず、電源電圧ＶDDが“Ｈ”レベルに立ち
上がると、発振回路は発振動作を開始する。この時、発
振用の第１のインバータ回路１１は、発振波形を発生さ
せるまでの間は、その出力端の電位ＸＯはＶDD／２付近
でふらつく。

【００２９】この際、第２のインバータ回路１２は、そ
の入力閾値電圧が上記各回路の動作電源電圧ＶDDの１／
２から偏位しているので、第１のインバータ回路１１の
出力端の電位ＸＯがＶDD／２付近でふらついても誤動作
せず、第２のインバータ回路１２の出力ＸＯＢは固定さ
れたままの状態である。

【００３０】この場合、第２のインバータ回路１２の入
出力伝達特性が図２（ａ）に示したものであれば、第２
のインバータ回路１２の出力ＸＯＢは“Ｌ”レベルに固
定される。これに対して、第２のインバータ回路１２の
入出力伝達特性が図２（ｂ）に示したものであれば、第
２のインバータ回路１２の出力ＸＯＢは“Ｈ”レベルに
固定される。また、第２のインバータ回路１２の入出力
伝達特性が図２（ｃ）に示したものであれば、第２のイ
ンバータ回路１２の出力ＸＯＢは“Ｌ”レベルあるいは
“Ｈ”レベルに固定される。

【００３１】その後、発振用の第１のインバータ回路１
１から発振波形が発生すると、第２のインバータ回路１
２の出力端からクロック信号が発生する。一方、電源電
圧ＶDDが“Ｈ”レベルに立ち上がった直後、リセット信
号ＲＥＳＥＴが“Ｌ”レベルになることによって計数回
路２０がリセットされ、その発振検出出力信号ＸＯＵＴ
が“Ｌ”レベルになる。

【００３２】そして、リセット信号ＲＥＳＥＴが解除さ
れて“Ｈ”レベルになった後、波形整形用の第２のイン
バータ回路１２のクロック信号出力が計数回路初段のフ
リップフロップ回路Ｆ／Ｆのクロック入力端ＣＫに入力
すると、所望のタイミングで、計数回路２０の発振検出
出力信号ＸＯＵＴが“Ｈ”レベルになる。

【００３３】つまり、第２のインバータ回路１２の入力
閾値電圧がＶDD／２から偏位していることにより、発振
開始時に発振用の第１のインバータ回路１１の出力端の
電位ＸＯがＶDD／２付近でふらついても第２のインバー
タ回路１２は誤動作しなくなり、発振用の第１のインバ
ータ回路１１から発振波形が発生した後、発振検出出力
信号ＸＯＵＴが“Ｌ”レベルから“Ｈ”レベルに変化す
るので、この発振検出出力信号ＸＯＵＴに基づいて発振
回路が発振動作状態であることを正常に検出することが
可能になる。これにより、発振検出出力信号ＸＯＵＴに
基づいて発振開始時間を正確に評価することが可能にな
る。

【００３４】図４は、本発明の第２の実施の形態に係る
発振回路および発振用部品を示している。図４の構成
は、図１の構成と比べて、第１のインバータ回路１１に
並列にＣＭＯＳクロックドインバータ回路３１が付加接
続され、前記ＣＭＯＳクロックドインバータ回路３１を
発振回路の発振開始まで活性化させるように駆動制御す
るように相補的なクロック信号を供給するクロック駆動
制御回路３２と、前記計数回路２０にリセット信号ＲＳ
を供給するリセット制御回路３３が付加されており、そ
の他は同じであるので図１中と同一符号を付している。

【００３５】前記クロックドインバータ回路３１は、相
補的なクロック信号φ、φＢにより駆動されるものであ
り、その入力端および出力端は対応して前記第１のイン
バータ回路１１の入力端および出力端に接続されてい
る。

【００３６】クロック駆動制御回路３２は、前記計数回
路２０の次段に接続されたクロック信号整形用の第４の
ＣＭＯＳインバータ回路１４を具備し、前記計数回路２
０の出力信号およびその反転信号を前記クロック信号
φ、φＢとして供給する。

【００３７】前記リセット制御回路３３は、電源電圧Ｖ
DDが入力する二段接続された第５のＣＭＯＳインバータ
回路１５および第６のＣＭＯＳインバータ回路１６と、
上記第６のＣＭＯＳインバータ回路１６の出力信号が一
方の入力端に入力し、リセット入力端子１０３からリセ
ット信号ＲＥＳＥＴが他方の入力端に入力する二入力の
アンド回路１７とを具備し、前記アンド回路１７の出力
信号が前記リセット信号ＲＳとして前記計数回路２０に
印加される。

【００３８】図５は、図４の発振回路中の第２のインバ
ータ回路１２が例えば図２（ａ）に示した入出力伝達特
性を有する場合の発振開始時の動作波形例を示してい
る。図４の発振回路の動作は、図１乃至図３を参照して
前述した発振回路の動作と基本的には同じであるが、ク
ロックドインバータ回路３１、クロック駆動制御回路３
２およびリセット制御回路３３が付加されているので、
さらに以下に述べるような動作が行われる。

【００３９】即ち、発振検出出力信号ＸＯＵＴがクロッ
ク信号φとして使用され、それが第４のＣＭＯＳインバ
ータ回路１４により反転されたものがクロック信号φＢ
として使用される。

【００４０】クロックドインバータ回路３１は、クロッ
ク信号φ、φＢが対応して“Ｌ”、“Ｈ”の時に活性状
態になって発振用インバータ回路として働き、クロック
信号φ、φＢが対応して“Ｈ”、“Ｌ”の時に非活性状
態になる。

【００４１】つまり、発振回路が発振しようとしている
期間は、発振検出出力信号ＸＯＵＴが“Ｌ”レベルであ
るのでクロック信号φ、φＢが対応して“Ｌ”、“Ｈ”
となり、クロックドインバータ回路３１が活性状態にな
り、発振回路の駆動能力は第１のインバータ回路１１の
駆動能力とクロックドインバータ回路３１の駆動能力と
が加わって大きくなり、発振開始を早めるように動作す
る。

【００４２】そして、発振を開始すると、発振検出出力
信号ＸＯＵＴが“Ｈ”レベルになり、これによりクロッ
ク信号φ、φＢが対応して“Ｈ”、“Ｌ”となり、クロ
ックドインバータ回路３１が非活性状態になり、発振回
路の駆動能力は第１のインバータ回路１１の駆動能力の
みとなる。

【００４３】そして、発振開始後は、リセット制御回路
３２において、第６のインバータ回路１６の“Ｈ”レベ
ル出力とリセット信号ＲＥＳＥＴの“Ｈ”レベルとのア
ンド処理によりアンド回路１７の出力（リセット信号Ｒ
Ｓ）は“Ｈ”レベルになり、この“Ｈ”レベル状態を保
持するので、計数回路２０はリセットされず、発振検出
出力信号ＸＯＵＴが“Ｈ”レベル状態を保持するように
なる。

【００４４】しかし、リセット制御回路３２の第５のイ
ンバータ回路１５の入出力伝達特性を例えば図２（ａ）
に示したように設定しておくと、電源電圧ＶDDが低下し
て所定値以下になると、第６のインバータ回路１６の出
力は“Ｌ”レベルになり、アンド回路１７の出力（リセ
ット信号ＲＳ）は“Ｌ”レベルになる。

【００４５】これにより、計数回路２０がリセットさ
れ、発振検出出力信号ＸＯＵＴが“Ｌ”レベルになり、
クロック信号φ、φＢが対応して“Ｈ”、“Ｌ”とな
り、クロックドインバータ回路３１が活性状態になり、
発振回路の駆動能力は前記した発振開始時と同様に大き
くなり、発振動作状態を維持しようとする。

【００４６】従って、図４の発振回路によれば、図１乃
至図３を参照して前述した発振回路の効果のほか、発振
開始時間特性および発振停止電圧特性が向上するという
効果が得られる。この際、発振開始時間特性および発振
停止電圧特性を向上させるために発振用の第１のインバ
ータ回路１１の使用トランジスタのサイズを大きく設計
する必要がなく、発振中は、クロックドインバータ回路
３１は動作しないので、消費電流の増大をまねかずに済
む。

【００４７】図６は、本発明の第３の実施の形態に係る
発振回路および発振用部品を示している。図６の構成
は、図１の構成と比べて、ＣＭＯＳクロックドインバー
タ回路３１、一対のクロック信号入力端子（発振開始制
御用の第１のクロック信号入力端子６１、発振停止制御
用の第２のクロック信号入力端子６２）およびクロック
信号入力回路６３を含む発振制御回路６０が付加されて
おり、その他は同じであるので図１中と同一符号を付し
ている。

【００４８】前記クロックドインバータ回路３１は、相
補的なクロック信号により駆動されるものであり、その
入力端および出力端は対応して前記第１のインバータ回
路１１の入力端および出力端に接続されている。

【００４９】前記クロック信号入力回路６３は、外部か
ら一対のクロック信号入力端子を介して入力するクロッ
ク信号の排他的オア処理を行う排他的オア回路からな
り、上記排他的オア回路６３のクロック信号出力φＳお
よびそれがインバータ回路６４により反転された反転信
号を前記クロックドインバータ回路３１に印加するよう
に構成されている。

【００５０】図７は、図６の発振回路の動作を説明する
ために示す真理値表である。ここで、図６の発振回路中
の第２のインバータ回路１２が例えば図２（ａ）に示し
た入出力伝達特性を有する場合の発振動作について説明
する。

【００５１】図６の発振回路の動作は、図１乃至図３を
参照して前述した発振回路の動作と基本的には同じであ
るが、クロックドインバータ回路３１、一対のクロック
信号入力端子６１、６２およびクロック信号入力回路６
３が付加されているので、さらに以下に述べるような動
作が行われる。

【００５２】発振開始制御用の第１のクロック信号入力
端子６１には発振開始用の外部信号ＳＴＡＲＴが入力す
るものであり、このＳＴＡＲＴ信号は、発振開始時は
“Ｌ”レベルに制御され、発振中は“Ｈ”レベルに制御
される。

【００５３】発振停止制御用の第２のクロック信号入力
端子６２には発振停止用の外部信号ＳＴＯＰが入力する
ものであり、このＳＴＯＰ信号は、発振中は“Ｌ”レベ
ルに制御され、発振が停止しそうになると“Ｈ”レベル
に制御される。

【００５４】従って、図７の真理値表に示すように、Ｓ
ＴＡＲＴ信号およびＳＴＯＰ信号がそれぞれ“Ｌ”の時
とそれぞれ“Ｈ”の時には、排他的オア回路６３の出力
信号φＳは、“Ｌ”レベルになり、この時はクロックド
インバータ回路３１が活性化され、発振回路の駆動能力
は大きくなる。

【００５５】これに対して、発振回路の発振中は、ＳＴ
ＡＲＴ信号／ＳＴＯＰ信号が各対応して“Ｈ”／“Ｌ”
となり、排他的オア回路６３の出力信号φＳは“Ｈ”レ
ベルになり、この時はクロックドインバータ回路３１が
非活性化され、発振回路の駆動能力は小さくなる。

【００５６】なお、ＳＴＡＲＴ信号／ＳＴＯＰ信号が各
対応して“Ｌ”／“Ｈ”となる制御モード（発振回路を
発振させようとしている状態で発振を停止しそうな状
態）は使用しない。

【００５７】

【発明の効果】上述したように本発明の発振回路によれ
ば、発振検出出力信号に基づいて発振開始時間を正確に
評価することができる。また、本発明の発振回路によれ
ば、消費電流の増大をまねかずに、発振開始時間特性お
よび発振停止電圧特性を向上させることができる。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態に係るＬＳＩ内部に
形成された発振回路およびＬＳＩ外部に接続された発振
用部品を示す回路図。

【図２】図１中の波形整形用の第２のインバータ回路の
入出力伝達特性の相異なる例を示す特性図。

【図３】図１の発振回路の発振開始時の動作例を示すタ
イミング波形図。

【図４】本発明の第２の実施の形態に係る発振回路およ
び発振用部品を示す回路図。

【図５】図４の発振回路の発振開始時の動作例を示すタ
イミング波形図。

【図６】本発明の第３の実施の形態に係る発振回路およ
び発振用部品を示す回路図。

【図７】図６の発振回路の動作を説明するために示す真
理値表。

【図８】ＬＳＩ内部に形成された発振回路およびＬＳＩ
外部に接続された発振用部品の従来例を示す回路図。

【図９】図８中の波形整形用の第２のインバータ回路の
入出力伝達特性を示す図。

【図１０】図８の発振回路の発振開始時の動作例を示す
タイミング波形図。

【符号の説明】

１１…発振用の第１のＣＭＯＳインバータ回路、１２…波形整形用の第２のＣＭＯＳインバータ回路、２０…発振検出回路、１０１、１０２…一対の発振素子接続端子。

Claims

【特許請求の範囲】

【請求項１】半導体集積回路内部に形成され、その入
力端および出力端が一対の発振素子接続端子に接続され
た発振用の第１のＣＭＯＳインバータ回路と、前記第１
のＣＭＯＳインバータ回路の次段に接続された波形整形
用の第２のＣＭＯＳインバータ回路と、前記第２のＣＭ
ＯＳインバータ回路の次段に接続され、リセット信号に
より初期化され、発振検出出力信号が取り出される発振
検出回路とを具備し、前記第２のＣＭＯＳインバータ回
路の入力閾値電圧は前記各回路の動作電源電圧ＶDDの１
／２から偏位していることを特徴とする発振回路。
【請求項２】請求項１記載の発振回路において、前記
第１のＣＭＯＳインバータ回路に並列接続され、相補的
なクロック信号により駆動されるＣＭＯＳクロックドイ
ンバータ回路と、前記ＣＭＯＳクロックドインバータ回
路を発振回路の発振開始まで活性化させるように駆動制
御するように前記相補的なクロック信号を供給するクロ
ック駆動制御回路とをさらに具備することを特徴とする
発振回路。
【請求項３】請求項２記載の発振回路において、前記
クロック駆動制御回路は、前記発振検出回路の出力信号
およびその反転信号を前記相補的なクロック信号として
供給することを特徴とする発振回路。
【請求項４】請求項１記載の発振回路において、前記
第１のＣＭＯＳインバータ回路に並列接続され、相補的
なクロック信号により駆動されるＣＭＯＳクロックドイ
ンバータ回路と、発振開始時と発振中とでは異なる論理
レベルに制御される発振開始信号が外部から入力する発
振開始制御用の第１のクロック信号入力端子と、発振中
と発振が停止しそうになる状態とでは異なる論理レベル
に制御される発振停止信号が外部から入力する発振停止
制御用の第２のクロック信号入力端子と、前記一対のク
ロック信号入力端子を介して外部から入力する信号を論
理処理し、発振回路の発振開始までは前記ＣＭＯＳクロ
ックドインバータ回路を活性化させ、発振回路の発振中
は前記ＣＭＯＳクロックドインバータ回路を非活性状態
にするように前記ＣＭＯＳクロックドインバータ回路を
駆動制御するように前記相補的なクロック信号を供給す
るクロック駆動制御回路とをさらに具備することを特徴
とする発振回路。
【請求項５】請求項１乃至４のいずれか１項に記載の
発振回路において、前記発振検出回路にリセット信号を
供給するリセット制御回路は、電源電圧ＶDDが低下して
所定値以下になると前記発振検出回路にリセット信号を
供給する回路からなり、前記発振検出回路の出力および
その反転信号を用いた前記相補的なクロック信号が前記
クロックドインバータ回路を活性化させ、発振回路の駆
動能力を発振開始時と同様に大きくすることを特徴とす
る発振回路。
【請求項６】請求項５記載の発振回路において、前記
リセット制御回路は、電源電圧ＶDDが入力する偶数段接
続されたＣＭＯＳインバータ回路と、上記偶数段接続さ
れたＣＭＯＳインバータ回路の出力信号が一方の入力端
に入力し、リセット入力端子からリセット信号が他方の
入力端に入力する二入力のアンド回路とをさらに具備
し、前記偶数段接続されたＣＭＯＳインバータ回路の初
段回路の入力閾値電圧は前記各回路の動作電源電圧ＶDD
の１／２から偏位していることを特徴とする発振回路。