JPH10336002A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPH10336002A JPH10336002A JP10052479A JP5247998A JPH10336002A JP H10336002 A JPH10336002 A JP H10336002A JP 10052479 A JP10052479 A JP 10052479A JP 5247998 A JP5247998 A JP 5247998A JP H10336002 A JPH10336002 A JP H10336002A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- input
- transmission gate
- flip
- output terminal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims description 9
- 230000005540 biological transmission Effects 0.000 claims description 78
- 239000003990 capacitor Substances 0.000 claims description 6
- 238000010586 diagram Methods 0.000 description 12
- 230000008878 coupling Effects 0.000 description 2
- 238000010168 coupling process Methods 0.000 description 2
- 238000005859 coupling reaction Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/003—Modifications for increasing the reliability for protection
Landscapes
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Logic Circuits (AREA)
- Power Sources (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】
【課題】 制御回路において、電源投入時の制御されて
いない不安定な状態で論理回路より誤ったデータが出力
されることを予防する手段を設ける。 【解決手段】 制御回路内に二つの論理回路を用い、そ
の出力の否定論理和もしくは否定論理積とることで、上
記の課題を解決する。
いない不安定な状態で論理回路より誤ったデータが出力
されることを予防する手段を設ける。 【解決手段】 制御回路内に二つの論理回路を用い、そ
の出力の否定論理和もしくは否定論理積とることで、上
記の課題を解決する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体素子により
構成される制御回路に関わり、電源投入時の論理回路の
不安定な状態に左右されずデータを制御することができ
る制御回路及び、それを搭載した半導体集積回路装置に
関する。
構成される制御回路に関わり、電源投入時の論理回路の
不安定な状態に左右されずデータを制御することができ
る制御回路及び、それを搭載した半導体集積回路装置に
関する。
【０００２】
【従来の技術】従来の制御回路では、図５に記載されて
いるように、二つの入力端子が一つの論理回路だけに接
続されていて、その出力と出力端子を接続して制御回路
を構成し、制御を行っていた。
いるように、二つの入力端子が一つの論理回路だけに接
続されていて、その出力と出力端子を接続して制御回路
を構成し、制御を行っていた。
【０００３】
【発明が解決しようとする課題】しかし、従来の制御回
路では、論理回路が一つしかないため電源投入時の不安
定な状態において論理回路から誤ったデータが出力され
た時に、それを予防する手段がないという問題点があっ
た。この発明は、従来の制御回路を改良して、上述のよ
うな問題点を取り除くことを課題とする。
路では、論理回路が一つしかないため電源投入時の不安
定な状態において論理回路から誤ったデータが出力され
た時に、それを予防する手段がないという問題点があっ
た。この発明は、従来の制御回路を改良して、上述のよ
うな問題点を取り除くことを課題とする。
【０００４】
【課題を解決するための手段】上記課題を解決するため
に、この発明は以下のような手段をとった。第一の手段
として、図１のように制御回路に二つの論理回路を用い
て、第一の入力端子は第一の論理回路とはインバーター
回路を経由して接続し、第二の論理回路とは直接接続
し、第一の論理回路と第二の論理回路の出力をＮＯＲ回
路に接続するといった手段をとった。
に、この発明は以下のような手段をとった。第一の手段
として、図１のように制御回路に二つの論理回路を用い
て、第一の入力端子は第一の論理回路とはインバーター
回路を経由して接続し、第二の論理回路とは直接接続
し、第一の論理回路と第二の論理回路の出力をＮＯＲ回
路に接続するといった手段をとった。
【０００５】第二の手段として、第一の手段記載の制御
回路において、前記ＮＯＲ回路をＮＡＮＤ回路とする手
段をとった。第三の手段として、第一又は第二の手段記
載の制御回路において、第一の論理回路をセット付きフ
リップフロップ回路とし、第二の論理回路をリセット付
きフリップフロップ回路とする手段をとった。該セット
付きフリップフロップ回路のマスター部及びスレーブ部
はそれぞれ第一の伝送ゲートと第二の伝送ゲートとイン
バータ回路とＮＯＲ回路で構成され、第一の伝送ゲート
と第二の伝送ゲートのスイッチングの極性は相反するも
のであり、第一の伝送ゲートの第一の入出力端子と第二
の伝送ゲートの第一の入出力端子とＮＯＲ回路の第一の
入力端子が接続されており、ＮＯＲ回路の出力端子とイ
ンバータ回路の入力端子と接続されており、インバータ
回路の出力端子と第二の伝送ゲートの第二の入出力端子
が接続されており、ＮＯＲ回路の第二の入力端子にセッ
ト信号が入力されるセット付きフリップフロップ回路で
ある。また、該リセット付きフリップフロップ回路のマ
スター部及びスレーブ部はそれぞれ第一の伝送ゲートと
第二の伝送ゲートとインバータ回路とＮＡＮＤ回路で構
成され、第一の伝送ゲートと第二の伝送ゲートのスイッ
チングの極性は相反するものであり、第一の伝送ゲート
の第一の入出力端子と第二の伝送ゲートの第一の入出力
端子とＮＡＮＤ回路の第一の入力端子が接続されてお
り、ＮＡＮＤ回路の出力端子とインバータ回路の入力端
子と接続されており、インバータ回路の出力端子と第二
の伝送ゲートの第二の入出力端子が接続されており、Ｎ
ＡＮＤ回路の第二の入力端子にリセット信号が入力され
るリセット付きフリップフロップ回路である。
回路において、前記ＮＯＲ回路をＮＡＮＤ回路とする手
段をとった。第三の手段として、第一又は第二の手段記
載の制御回路において、第一の論理回路をセット付きフ
リップフロップ回路とし、第二の論理回路をリセット付
きフリップフロップ回路とする手段をとった。該セット
付きフリップフロップ回路のマスター部及びスレーブ部
はそれぞれ第一の伝送ゲートと第二の伝送ゲートとイン
バータ回路とＮＯＲ回路で構成され、第一の伝送ゲート
と第二の伝送ゲートのスイッチングの極性は相反するも
のであり、第一の伝送ゲートの第一の入出力端子と第二
の伝送ゲートの第一の入出力端子とＮＯＲ回路の第一の
入力端子が接続されており、ＮＯＲ回路の出力端子とイ
ンバータ回路の入力端子と接続されており、インバータ
回路の出力端子と第二の伝送ゲートの第二の入出力端子
が接続されており、ＮＯＲ回路の第二の入力端子にセッ
ト信号が入力されるセット付きフリップフロップ回路で
ある。また、該リセット付きフリップフロップ回路のマ
スター部及びスレーブ部はそれぞれ第一の伝送ゲートと
第二の伝送ゲートとインバータ回路とＮＡＮＤ回路で構
成され、第一の伝送ゲートと第二の伝送ゲートのスイッ
チングの極性は相反するものであり、第一の伝送ゲート
の第一の入出力端子と第二の伝送ゲートの第一の入出力
端子とＮＡＮＤ回路の第一の入力端子が接続されてお
り、ＮＡＮＤ回路の出力端子とインバータ回路の入力端
子と接続されており、インバータ回路の出力端子と第二
の伝送ゲートの第二の入出力端子が接続されており、Ｎ
ＡＮＤ回路の第二の入力端子にリセット信号が入力され
るリセット付きフリップフロップ回路である。
【０００６】第四の手段として、第三の手段記載のセッ
ト付きフリップフロップ回路を構成する第一の伝送ゲー
トの第一の入出力端子とＮＯＲ回路の第一の入力端子と
第二の伝送ゲートの第一の入出力端子の接点に容量の第
一の入出力端子を接続し、容量の第二の入出力端子を電
源電圧に接続する構成のセット付きフリップフロップ回
路を第一の論理回路に用いる手段をとった。
ト付きフリップフロップ回路を構成する第一の伝送ゲー
トの第一の入出力端子とＮＯＲ回路の第一の入力端子と
第二の伝送ゲートの第一の入出力端子の接点に容量の第
一の入出力端子を接続し、容量の第二の入出力端子を電
源電圧に接続する構成のセット付きフリップフロップ回
路を第一の論理回路に用いる手段をとった。
【０００７】第五の手段として、第三の手段記載のセッ
ト付きフリップフロップ回路を構成するＮＯＲ回路の第
一の入力端子がゲート入力になっているＮ型ＭＯＳトラ
ンジスタのＬ長が他のＮ型ＭＯＳトランジスタより短い
構成のセット付きフリップフロップ回路を第一の論理回
路に用いる手段をとった。第六の手段として、第三の手
段記載のセット付きフリップフロップ回路を構成するＮ
ＯＲ回路の第一の入力端子がＮＯＲ回路内の電源電圧に
ソース端子が接続されているＰ型ＭＯＳトランジスタの
ゲート入力に接続されている構成のセット付きフリップ
フロップ回路を第一の論理回路に用いる手段をとった。
ト付きフリップフロップ回路を構成するＮＯＲ回路の第
一の入力端子がゲート入力になっているＮ型ＭＯＳトラ
ンジスタのＬ長が他のＮ型ＭＯＳトランジスタより短い
構成のセット付きフリップフロップ回路を第一の論理回
路に用いる手段をとった。第六の手段として、第三の手
段記載のセット付きフリップフロップ回路を構成するＮ
ＯＲ回路の第一の入力端子がＮＯＲ回路内の電源電圧に
ソース端子が接続されているＰ型ＭＯＳトランジスタの
ゲート入力に接続されている構成のセット付きフリップ
フロップ回路を第一の論理回路に用いる手段をとった。
【０００８】第七の手段として、第一又は第二の手段記
載の制御回路において、第一の論理回路をセット・リセ
ット付きフリップフロップ回路とし、第二の論理回路も
セット・リセット付きフリップフロップ回路とする手段
をとった。第八の手段として、第一、第二、第三、第
四、第五、第六及び第七の手段記載の制御回路におい
て、前記制御回路を用いた不揮発性メモリを半導体集積
回路装置に用いる手段をとった。
載の制御回路において、第一の論理回路をセット・リセ
ット付きフリップフロップ回路とし、第二の論理回路も
セット・リセット付きフリップフロップ回路とする手段
をとった。第八の手段として、第一、第二、第三、第
四、第五、第六及び第七の手段記載の制御回路におい
て、前記制御回路を用いた不揮発性メモリを半導体集積
回路装置に用いる手段をとった。
【０００９】
【発明の実施の形態】本発明の制御回路では、制御回路
内に二つ論理回路を用い、さらにその出力の否定論理和
もしくは否定論理積をとることで、電源投入時の論理回
路の不安定な状態に誤ったデータが出力されることを防
ぐ手段を設ける。前記電源投入時の論理回路の不安定な
状態に誤ったデータが出力されることを防ぐ手段の第一
として制御回路内に第一の論理回路と第二の論理回路の
二つの論理回路を用い、第一の入力端子は第一の論理回
路とはインバーター回路を経由して接続し、第二の論理
回路とは直接接続し、第一の論理回路と第二の論理回路
の出力をＮＯＲ回路に接続することが適切である。電源
投入後の安定した状態においては論理回路は正しく制御
されるので、第一及び第二の論理回路がともに「Ｌ」を
出力した時、本発明による制御回路は期待どおりのデー
タ（「Ｈ」アクティブ）を出力するが、電源投入時の論
理回路が不安定で制御されない状態では論理回路よりど
のようなデータが出力されるかは不定である。しかし、
論理回路を二つ用い、その二つの論理回路からは電源投
入時の論理回路が不安定で制御されない状態では、互い
に正負反対のデータを出力するような構成とし、その否
定論理和をとることにより、電源投入時の論理回路が不
安定な状態においても誤ったデータが出力されることを
防ぐ。
内に二つ論理回路を用い、さらにその出力の否定論理和
もしくは否定論理積をとることで、電源投入時の論理回
路の不安定な状態に誤ったデータが出力されることを防
ぐ手段を設ける。前記電源投入時の論理回路の不安定な
状態に誤ったデータが出力されることを防ぐ手段の第一
として制御回路内に第一の論理回路と第二の論理回路の
二つの論理回路を用い、第一の入力端子は第一の論理回
路とはインバーター回路を経由して接続し、第二の論理
回路とは直接接続し、第一の論理回路と第二の論理回路
の出力をＮＯＲ回路に接続することが適切である。電源
投入後の安定した状態においては論理回路は正しく制御
されるので、第一及び第二の論理回路がともに「Ｌ」を
出力した時、本発明による制御回路は期待どおりのデー
タ（「Ｈ」アクティブ）を出力するが、電源投入時の論
理回路が不安定で制御されない状態では論理回路よりど
のようなデータが出力されるかは不定である。しかし、
論理回路を二つ用い、その二つの論理回路からは電源投
入時の論理回路が不安定で制御されない状態では、互い
に正負反対のデータを出力するような構成とし、その否
定論理和をとることにより、電源投入時の論理回路が不
安定な状態においても誤ったデータが出力されることを
防ぐ。
【００１０】前記電源投入時の論理回路の不安定な状態
に誤ったデータが出力されることを防ぐ手段の第二とし
て制御回路内に第一の論理回路と第二の論理回路の二つ
の論理回路を用い、第一の入力端子は第一の論理回路と
はインバーター回路を経由して接続し、第二の論理回路
とは直接接続し、第一の論理回路と第二の論理回路の出
力をＮＡＮＤ回路に接続することが適切である。電源投
入後の安定した状態においては論理回路は正しく制御さ
れるので、第一及び第二の論理回路がともに「Ｈ」を出
力した時、本発明による制御回路は期待どおりのデータ
（「Ｌ」アクティブ）を出力するが、電源投入時の論理
回路が不安定で制御されない状態では論理回路よりどの
ようなデータが出力されるかは不定である。しかし、論
理回路を二つ用い、その二つの論理回路からは電源投入
時の論理回路が不安定で制御されない状態では、互いに
正負反対のデータを出力するような構成とし、その否定
論理積をとることにより、電源投入時の論理回路が不安
定な状態においても誤ったデータが出力されることを防
ぐ。
に誤ったデータが出力されることを防ぐ手段の第二とし
て制御回路内に第一の論理回路と第二の論理回路の二つ
の論理回路を用い、第一の入力端子は第一の論理回路と
はインバーター回路を経由して接続し、第二の論理回路
とは直接接続し、第一の論理回路と第二の論理回路の出
力をＮＡＮＤ回路に接続することが適切である。電源投
入後の安定した状態においては論理回路は正しく制御さ
れるので、第一及び第二の論理回路がともに「Ｈ」を出
力した時、本発明による制御回路は期待どおりのデータ
（「Ｌ」アクティブ）を出力するが、電源投入時の論理
回路が不安定で制御されない状態では論理回路よりどの
ようなデータが出力されるかは不定である。しかし、論
理回路を二つ用い、その二つの論理回路からは電源投入
時の論理回路が不安定で制御されない状態では、互いに
正負反対のデータを出力するような構成とし、その否定
論理積をとることにより、電源投入時の論理回路が不安
定な状態においても誤ったデータが出力されることを防
ぐ。
【００１１】前記電源投入時の論理回路の不安定な状態
に誤ったデータが出力されることを防ぐ手段の第三とし
て前記手段の第一又は第二の制御回路において、第一の
論理回路をセット付きフリップフロップ回路とし、第二
の論理回路をリセット付きフリップフロップ回路とする
ことが適切である。該セット付きフリップフロップ回路
のマスター部及びスレーブ部はそれぞれ第一の伝送ゲー
トと第二の伝送ゲートとインバータ回路とＮＯＲ回路で
構成され、第一の伝送ゲートと第二の伝送ゲートのスイ
ッチングの極性は相反するものであり、第一の伝送ゲー
トの第一の入出力端子と第二の伝送ゲートの第一の入出
力端子とＮＯＲ回路の第一の入力端子が接続されてお
り、ＮＯＲ回路の出力端子とインバータ回路の入力端子
と接続されており、インバータ回路の出力端子と第二の
伝送ゲートの第二の入出力端子が接続されており、ＮＯ
Ｒ回路の第二の入力端子にセット信号が入力されるセッ
ト付きフリップフロップ回路であり、該リセット付きフ
リップフロップ回路のマスター部とスレーブ部はそれぞ
れ第一の伝送ゲートと第二の伝送ゲートとインバータ回
路とＮＡＮＤ回路で構成され、第一の伝送ゲートと第二
の伝送ゲートのスイッチングの極性は相反するものであ
り、第一の伝送ゲートの第一の入出力端子と第二の伝送
ゲートの第一の入出力端子とＮＡＮＤ回路の第一の入力
端子が接続されており、ＮＡＮＤ回路の出力端子とイン
バータ回路の入力端子と接続されており、インバータ回
路の出力端子と第二の伝送ゲートの第二の入出力端子が
接続されており、ＮＡＮＤ回路の第二の入力端子にリセ
ット信号が入力されるリセット付きフリップフロップ回
路である。電源投入後の安定した状態においてはフリッ
プフロップ回路は正しく制御されるので、セット付き及
びリセット付きフリップフロップのセット、リセットは
ともに「Ｌ」が入力され、ＮＯＲ回路の場合はともに
［Ｌ」を、ＮＡＮＤ回路の場合はともに「Ｈ」を出力
し、本発明による制御回路は期待どおりのデータ（ＮＯ
Ｒ回路の場合「Ｈ」アクティブ、ＮＡＮＤ回路の場合
「Ｌ」アクティブ）が出力されるが、電源投入時のフリ
ップフロップ回路が不安定で制御されない状態ではフリ
ップフロップ回路よりどのようなデータが出力されるか
は不定であるが、セット付きとリセット付きの二つのフ
リップフロップ回路を用いることにより、電源投入時の
フリップフロップ回路が不安定で制御されない状態では
第一のフリップフロップ回路のＱ出力と第二のフリップ
フロップ回路のＱＸ出力からはかならず互いに正負反対
のデータを出力する。その否定論理和又は否定論理積を
とることにより、電源投入時の論理回路が不安定な状態
においても誤ったデータが出力されることを防ぐ。
に誤ったデータが出力されることを防ぐ手段の第三とし
て前記手段の第一又は第二の制御回路において、第一の
論理回路をセット付きフリップフロップ回路とし、第二
の論理回路をリセット付きフリップフロップ回路とする
ことが適切である。該セット付きフリップフロップ回路
のマスター部及びスレーブ部はそれぞれ第一の伝送ゲー
トと第二の伝送ゲートとインバータ回路とＮＯＲ回路で
構成され、第一の伝送ゲートと第二の伝送ゲートのスイ
ッチングの極性は相反するものであり、第一の伝送ゲー
トの第一の入出力端子と第二の伝送ゲートの第一の入出
力端子とＮＯＲ回路の第一の入力端子が接続されてお
り、ＮＯＲ回路の出力端子とインバータ回路の入力端子
と接続されており、インバータ回路の出力端子と第二の
伝送ゲートの第二の入出力端子が接続されており、ＮＯ
Ｒ回路の第二の入力端子にセット信号が入力されるセッ
ト付きフリップフロップ回路であり、該リセット付きフ
リップフロップ回路のマスター部とスレーブ部はそれぞ
れ第一の伝送ゲートと第二の伝送ゲートとインバータ回
路とＮＡＮＤ回路で構成され、第一の伝送ゲートと第二
の伝送ゲートのスイッチングの極性は相反するものであ
り、第一の伝送ゲートの第一の入出力端子と第二の伝送
ゲートの第一の入出力端子とＮＡＮＤ回路の第一の入力
端子が接続されており、ＮＡＮＤ回路の出力端子とイン
バータ回路の入力端子と接続されており、インバータ回
路の出力端子と第二の伝送ゲートの第二の入出力端子が
接続されており、ＮＡＮＤ回路の第二の入力端子にリセ
ット信号が入力されるリセット付きフリップフロップ回
路である。電源投入後の安定した状態においてはフリッ
プフロップ回路は正しく制御されるので、セット付き及
びリセット付きフリップフロップのセット、リセットは
ともに「Ｌ」が入力され、ＮＯＲ回路の場合はともに
［Ｌ」を、ＮＡＮＤ回路の場合はともに「Ｈ」を出力
し、本発明による制御回路は期待どおりのデータ（ＮＯ
Ｒ回路の場合「Ｈ」アクティブ、ＮＡＮＤ回路の場合
「Ｌ」アクティブ）が出力されるが、電源投入時のフリ
ップフロップ回路が不安定で制御されない状態ではフリ
ップフロップ回路よりどのようなデータが出力されるか
は不定であるが、セット付きとリセット付きの二つのフ
リップフロップ回路を用いることにより、電源投入時の
フリップフロップ回路が不安定で制御されない状態では
第一のフリップフロップ回路のＱ出力と第二のフリップ
フロップ回路のＱＸ出力からはかならず互いに正負反対
のデータを出力する。その否定論理和又は否定論理積を
とることにより、電源投入時の論理回路が不安定な状態
においても誤ったデータが出力されることを防ぐ。
【００１２】前記電源投入時の論理回路の不安定な状態
に誤ったデータが出力されることを防ぐ手段の第四とし
て前記手段の第三記載のセット付きフリップフロップ回
路の第一の伝送ゲートの第一の入出力端子と第二の伝送
ゲートの第一の入出力端子とＮＯＲ回路の第一の入力端
子が接続されている接点に容量の第一の入出力端子を接
続し、容量の第二の入出力端子を電源電圧に接続するセ
ット付きフリップフロップ回路を第一の論理回路に用い
る事が適切である。容量（約５０ｆＦ）を接続すること
により、セット付きフリップフロップ回路の第一の伝送
ゲートの第一の入出力端子と第二の伝送ゲートの第一の
入出力端子とＮＯＲ回路の第一の入力端子が接続されて
いる接点の電位が上がる。これは容量を接続することで
接点のノードと電源電圧とのカップリングが強くなるか
らである。これにより、セット付きフリップフロップ回
路出力は電源投入時のフリップフロップ回路が不安定で
制御されない状態でも一定値（Ｑ＝「Ｈ］，ＱＸ＝
「Ｌ］）を出力しやすくなり、電源投入時の論理回路が
不安定な状態においても誤ったデータが出力されること
を防ぐ。
に誤ったデータが出力されることを防ぐ手段の第四とし
て前記手段の第三記載のセット付きフリップフロップ回
路の第一の伝送ゲートの第一の入出力端子と第二の伝送
ゲートの第一の入出力端子とＮＯＲ回路の第一の入力端
子が接続されている接点に容量の第一の入出力端子を接
続し、容量の第二の入出力端子を電源電圧に接続するセ
ット付きフリップフロップ回路を第一の論理回路に用い
る事が適切である。容量（約５０ｆＦ）を接続すること
により、セット付きフリップフロップ回路の第一の伝送
ゲートの第一の入出力端子と第二の伝送ゲートの第一の
入出力端子とＮＯＲ回路の第一の入力端子が接続されて
いる接点の電位が上がる。これは容量を接続することで
接点のノードと電源電圧とのカップリングが強くなるか
らである。これにより、セット付きフリップフロップ回
路出力は電源投入時のフリップフロップ回路が不安定で
制御されない状態でも一定値（Ｑ＝「Ｈ］，ＱＸ＝
「Ｌ］）を出力しやすくなり、電源投入時の論理回路が
不安定な状態においても誤ったデータが出力されること
を防ぐ。
【００１３】前記電源投入時の論理回路の不安定な状態
に誤ったデータが出力されることを防ぐ手段の第五とし
て前記手段の第三のセット付きフリップフロップ回路に
おいて、ＮＯＲ回路の第一の入力端子がゲート入力にな
っているＮ型ＭＯＳトランジスタのＬ長を他のＮ型ＭＯ
Ｓトランジスタより短いセット付きフリップフロップ回
路を第一の論理回路に用いる事が適切である。前記Ｎ型
ＭＯＳトランジスタのＬ長を他のＮ型ＭＯＳトランジス
タのＬ長（２μｍ）より短い１．６μｍにすると、前記
Ｎ型ＭＯＳトランジスタのサブスレッショルド電流が増
加する。これにより、セット付きフリップフロップ回路
出力は電源投入時のフリップフロップ回路が不安定で制
御されない状態でも一定値（Ｑ＝「Ｈ］，ＱＸ＝
「Ｌ］）を出力しやすくなり、電源投入時の論理回路が
不安定な状態においても誤ったデータが出力されること
を防ぐ。
に誤ったデータが出力されることを防ぐ手段の第五とし
て前記手段の第三のセット付きフリップフロップ回路に
おいて、ＮＯＲ回路の第一の入力端子がゲート入力にな
っているＮ型ＭＯＳトランジスタのＬ長を他のＮ型ＭＯ
Ｓトランジスタより短いセット付きフリップフロップ回
路を第一の論理回路に用いる事が適切である。前記Ｎ型
ＭＯＳトランジスタのＬ長を他のＮ型ＭＯＳトランジス
タのＬ長（２μｍ）より短い１．６μｍにすると、前記
Ｎ型ＭＯＳトランジスタのサブスレッショルド電流が増
加する。これにより、セット付きフリップフロップ回路
出力は電源投入時のフリップフロップ回路が不安定で制
御されない状態でも一定値（Ｑ＝「Ｈ］，ＱＸ＝
「Ｌ］）を出力しやすくなり、電源投入時の論理回路が
不安定な状態においても誤ったデータが出力されること
を防ぐ。
【００１４】前記電源投入時の論理回路の不安定な状態
に誤ったデータが出力されることを防ぐ手段の第六とし
て前記手段の第三のセット付きフリップフロップ回路に
おいて、ＮＯＲ回路の第一の入力端子がＮＯＲ回路内の
電源電圧にソース端子が接続されているＰ型ＭＯＳトラ
ンジスタのゲート入力に接続されているセット付きフリ
ップフロップ回路を第一の論理回路に用いる事が適切で
ある。ＮＯＲ回路の第一の入力端子がＮＯＲ回路内の電
源電圧にソース端子が接続されているＰ型ＭＯＳトラン
ジスタのゲート入力に接続されていると、セット付きフ
リップフロップ回路の第一の伝送ゲートの第一の入出力
端子と第二の伝送ゲートの第一の入出力端子とＮＯＲ回
路の第一の入力端子が接続されている接点の電位が上が
る。これは前記接点のノードと電源電圧とのカップリン
グ強くなるからである。これにより、セット付きフリッ
プフロップ回路出力は電源投入時のフリップフロップ回
路が不安定で制御されない状態でも一定値（Ｑ＝
「Ｈ］，ＱＸ＝「Ｌ］）を出力しやすくなり、電源投入
時の論理回路が不安定な状態においても誤ったデータが
出力されることを防ぐ。
に誤ったデータが出力されることを防ぐ手段の第六とし
て前記手段の第三のセット付きフリップフロップ回路に
おいて、ＮＯＲ回路の第一の入力端子がＮＯＲ回路内の
電源電圧にソース端子が接続されているＰ型ＭＯＳトラ
ンジスタのゲート入力に接続されているセット付きフリ
ップフロップ回路を第一の論理回路に用いる事が適切で
ある。ＮＯＲ回路の第一の入力端子がＮＯＲ回路内の電
源電圧にソース端子が接続されているＰ型ＭＯＳトラン
ジスタのゲート入力に接続されていると、セット付きフ
リップフロップ回路の第一の伝送ゲートの第一の入出力
端子と第二の伝送ゲートの第一の入出力端子とＮＯＲ回
路の第一の入力端子が接続されている接点の電位が上が
る。これは前記接点のノードと電源電圧とのカップリン
グ強くなるからである。これにより、セット付きフリッ
プフロップ回路出力は電源投入時のフリップフロップ回
路が不安定で制御されない状態でも一定値（Ｑ＝
「Ｈ］，ＱＸ＝「Ｌ］）を出力しやすくなり、電源投入
時の論理回路が不安定な状態においても誤ったデータが
出力されることを防ぐ。
【００１５】前記電源投入時の論理回路の不安定な状態
に誤ったデータが出力されることを防ぐ手段の第七とし
て前記手段の第一又は第二の制御回路において、第一の
論理回路をセット・リセット付きフリップフロップ回路
とし、第二の論理回路もセット・リセット付きフリップ
フロップ回路とすることが適切である。該セット・リセ
ット付きフリップフロップ回路のマスター部及びスレー
ブ部はそれぞれ第一の伝送ゲートと第二の伝送ゲートと
インバータ回路と２ＯＲ２ＮＡＮＤのコンプレックスゲ
ート回路で構成され、第一の伝送ゲートと第二の伝送ゲ
ートのスイッチングの極性は相反するものであり、第一
の伝送ゲートの第一の入出力端子と第二の伝送ゲートの
第一の入出力端子と２ＯＲ２ＮＡＮＤのコンプレックス
ゲート回路のＯＲ回路側の第一の入力端子が接続されて
おり、２ＯＲ２ＮＡＮＤのコンプレックスゲート回路の
出力端子とインバータ回路の入力端子と接続されてお
り、インバータ回路の出力端子と第二の伝送ゲートの第
二の入出力端子が接続されており、２ＯＲ２ＮＡＮＤの
コンプレックスゲート回路のＯＲ側の第二の入力端子に
セット信号が入力され、２ＯＲ２ＮＡＮＤのコンプレッ
クスゲート回路のＮＡＮＤ側の第一の入力端子にリセッ
ト信号が入力される。電源投入時のフリップフロップ回
路が不安定で制御されない状態ではフリップフロップ回
路よりどのようなデータが出力されるかは不定である
が、セット・リセット付きのフリップフロップ回路を二
つ用いることにより、電源投入時のフリップフロップ回
路が不安定で制御されない状態でも全く同じフリップフ
ロップ回路を用いているので第一のセット・リセット付
きフリップフロップ回路のＱ出力と第二のセット・リセ
ット付きフリップフロップ回路のＱＸ出力からはかなら
ず互いに正負反対のデータを出力する。その否定論理和
又は否定論理積をとることにより、電源投入時の論理回
路が不安定な状態においても誤ったデータが出力される
ことを防ぐ。
に誤ったデータが出力されることを防ぐ手段の第七とし
て前記手段の第一又は第二の制御回路において、第一の
論理回路をセット・リセット付きフリップフロップ回路
とし、第二の論理回路もセット・リセット付きフリップ
フロップ回路とすることが適切である。該セット・リセ
ット付きフリップフロップ回路のマスター部及びスレー
ブ部はそれぞれ第一の伝送ゲートと第二の伝送ゲートと
インバータ回路と２ＯＲ２ＮＡＮＤのコンプレックスゲ
ート回路で構成され、第一の伝送ゲートと第二の伝送ゲ
ートのスイッチングの極性は相反するものであり、第一
の伝送ゲートの第一の入出力端子と第二の伝送ゲートの
第一の入出力端子と２ＯＲ２ＮＡＮＤのコンプレックス
ゲート回路のＯＲ回路側の第一の入力端子が接続されて
おり、２ＯＲ２ＮＡＮＤのコンプレックスゲート回路の
出力端子とインバータ回路の入力端子と接続されてお
り、インバータ回路の出力端子と第二の伝送ゲートの第
二の入出力端子が接続されており、２ＯＲ２ＮＡＮＤの
コンプレックスゲート回路のＯＲ側の第二の入力端子に
セット信号が入力され、２ＯＲ２ＮＡＮＤのコンプレッ
クスゲート回路のＮＡＮＤ側の第一の入力端子にリセッ
ト信号が入力される。電源投入時のフリップフロップ回
路が不安定で制御されない状態ではフリップフロップ回
路よりどのようなデータが出力されるかは不定である
が、セット・リセット付きのフリップフロップ回路を二
つ用いることにより、電源投入時のフリップフロップ回
路が不安定で制御されない状態でも全く同じフリップフ
ロップ回路を用いているので第一のセット・リセット付
きフリップフロップ回路のＱ出力と第二のセット・リセ
ット付きフリップフロップ回路のＱＸ出力からはかなら
ず互いに正負反対のデータを出力する。その否定論理和
又は否定論理積をとることにより、電源投入時の論理回
路が不安定な状態においても誤ったデータが出力される
ことを防ぐ。
【００１６】また、本発明の制御回路を用いた不揮発性
メモリを半導体集積回路装置に用いることにより、電源
投入時の論理回路が不安定な状態において意図せぬ書き
込み動作を行うことがない不揮発性メモリを搭載した半
導体集積回路装置を得ることができる。
メモリを半導体集積回路装置に用いることにより、電源
投入時の論理回路が不安定な状態において意図せぬ書き
込み動作を行うことがない不揮発性メモリを搭載した半
導体集積回路装置を得ることができる。
【００１７】
【実施例】以下に、この発明の実施例を図に基づいて説
明する。図１に示される実施例において、入力端子101
からインバーター回路103を経由して論理回路104に接続
し、入力端子101から直接論理回路105に接続する。ま
た、入力端子102から論理回路104と論理回路105に直接
接続する。そして、論理回路104と論理回路105の出力と
ＮＯＲ回路106を接続し、ＮＯＲ回路106の出力と出力端
子107とを接続して制御回路を構成し、、電源投入時の
論理回路が不安定な状態において誤ったデータが出力さ
れることを防ぐ制御回路を形成している。
明する。図１に示される実施例において、入力端子101
からインバーター回路103を経由して論理回路104に接続
し、入力端子101から直接論理回路105に接続する。ま
た、入力端子102から論理回路104と論理回路105に直接
接続する。そして、論理回路104と論理回路105の出力と
ＮＯＲ回路106を接続し、ＮＯＲ回路106の出力と出力端
子107とを接続して制御回路を構成し、、電源投入時の
論理回路が不安定な状態において誤ったデータが出力さ
れることを防ぐ制御回路を形成している。
【００１８】図２に示される実施例において、入力端子
101からインバーター回路103を経由して論理回路104に
接続し、入力端子101から直接論理回路105に接続する。
また、入力端子102から論理回路104と論理回路105に直
接接続する。そして、論理回路104と論理回路105の出力
とＮＡＮＤ回路201を接続し、ＮＡＮＤ回路201の出力と
出力端子107とを接続して制御回路を構成し、電源投入
時の論理回路が不安定な状態において誤ったデータが出
力されることを防ぐ制御回路を形成している。
101からインバーター回路103を経由して論理回路104に
接続し、入力端子101から直接論理回路105に接続する。
また、入力端子102から論理回路104と論理回路105に直
接接続する。そして、論理回路104と論理回路105の出力
とＮＡＮＤ回路201を接続し、ＮＡＮＤ回路201の出力と
出力端子107とを接続して制御回路を構成し、電源投入
時の論理回路が不安定な状態において誤ったデータが出
力されることを防ぐ制御回路を形成している。
【００１９】図３に示される実施例において、入力端子
101からインバーター回路103を経由してセット付きフリ
ップフロップ回路301に接続し、入力端子101から直接リ
セット付きフリップフロップ回路302に接続する。ま
た、入力端子102からセット付きフリップフロップ回路3
01とリセット付きフリップフロップ回路302に直接接続
する。そして、セット付きフリップフロップ回路301と
リセット付きフリップフロップ回路302の出力とＮＯＲ
回路106又はＮＡＮＤ回路201を接続し、ＮＯＲ回路106
又はＮＡＮＤ回路201の出力と出力端子107とを接続して
制御回路を構成し、電源投入時の論理回路が不安定な状
態において誤ったデータが出力されることを防ぐ制御回
路を形成している。
101からインバーター回路103を経由してセット付きフリ
ップフロップ回路301に接続し、入力端子101から直接リ
セット付きフリップフロップ回路302に接続する。ま
た、入力端子102からセット付きフリップフロップ回路3
01とリセット付きフリップフロップ回路302に直接接続
する。そして、セット付きフリップフロップ回路301と
リセット付きフリップフロップ回路302の出力とＮＯＲ
回路106又はＮＡＮＤ回路201を接続し、ＮＯＲ回路106
又はＮＡＮＤ回路201の出力と出力端子107とを接続して
制御回路を構成し、電源投入時の論理回路が不安定な状
態において誤ったデータが出力されることを防ぐ制御回
路を形成している。
【００２０】図４に図３の実施例に示される制御回路の
ＮＯＲ回路をＮＡＮＤ回路にした図を示す。図６に図３
の実施例に示されるセット付きフリップフロップ回路の
マスター部及びスレーブ部の等価回路の図を示す。図３
のインバータ回路を経由して入力されたデータは、伝送
ゲート601を経由して、伝送ゲート602とＮＯＲ回路のＰ
型ＭＯＳトランジスタ605とＮ型ＭＯＳトランジスタ606
のゲートに接続する。セット信号はＮＯＲ回路のＰ型Ｍ
ＯＳトランジスタ604とＮ型ＭＯＳトランジスタ607のゲ
ートに入る。ＮＯＲ回路の出力はＱＸ出力となり、イン
バータ回路603を経由してＱ出力となる。また、Ｑ出力
は伝送ゲート602と接続される。
ＮＯＲ回路をＮＡＮＤ回路にした図を示す。図６に図３
の実施例に示されるセット付きフリップフロップ回路の
マスター部及びスレーブ部の等価回路の図を示す。図３
のインバータ回路を経由して入力されたデータは、伝送
ゲート601を経由して、伝送ゲート602とＮＯＲ回路のＰ
型ＭＯＳトランジスタ605とＮ型ＭＯＳトランジスタ606
のゲートに接続する。セット信号はＮＯＲ回路のＰ型Ｍ
ＯＳトランジスタ604とＮ型ＭＯＳトランジスタ607のゲ
ートに入る。ＮＯＲ回路の出力はＱＸ出力となり、イン
バータ回路603を経由してＱ出力となる。また、Ｑ出力
は伝送ゲート602と接続される。
【００２１】図７に示される実施例において、図６に示
されたセット付きフリップフロップ回路における伝送ゲ
ート601と伝送ゲート602とＮＯＲ回路のＰ型ＭＯＳトラ
ンジスタ605とＮ型ＭＯＳトランジスタ606のゲートの接
点と電源電圧の間に容量701を接続したセット付きフリ
ップフロップ回路を図３の実施例に示される制御回路に
用いて制御回路を構成し、電源投入時の論理回路が不安
定な状態において誤ったデータが出力されることを防ぐ
制御回路を形成している。
されたセット付きフリップフロップ回路における伝送ゲ
ート601と伝送ゲート602とＮＯＲ回路のＰ型ＭＯＳトラ
ンジスタ605とＮ型ＭＯＳトランジスタ606のゲートの接
点と電源電圧の間に容量701を接続したセット付きフリ
ップフロップ回路を図３の実施例に示される制御回路に
用いて制御回路を構成し、電源投入時の論理回路が不安
定な状態において誤ったデータが出力されることを防ぐ
制御回路を形成している。
【００２２】図８に示される実施例において、図６に示
されたセット付きフリップフロップ回路におけるＮＯＲ
回路のＮ型ＭＯＳトランジスタ606のＬ長を他のＮ型Ｍ
ＯＳトランジスタより短くしたＮ型ＭＯＳトランジスタ
801をＮ型ＭＯＳトランジスタ606の変わりに用いたセッ
ト付きフリップフロップ回路を図３の実施例に示される
制御回路に用いて制御回路を構成し、電源投入時の論理
回路が不安定な状態において誤ったデータが出力される
ことを防ぐ制御回路を形成している。
されたセット付きフリップフロップ回路におけるＮＯＲ
回路のＮ型ＭＯＳトランジスタ606のＬ長を他のＮ型Ｍ
ＯＳトランジスタより短くしたＮ型ＭＯＳトランジスタ
801をＮ型ＭＯＳトランジスタ606の変わりに用いたセッ
ト付きフリップフロップ回路を図３の実施例に示される
制御回路に用いて制御回路を構成し、電源投入時の論理
回路が不安定な状態において誤ったデータが出力される
ことを防ぐ制御回路を形成している。
【００２３】図９に示される実施例において、図６に示
されたセット付きフリップフロップ回路において伝送ゲ
ート601と伝送ゲート602とＮＯＲ回路のＰ型ＭＯＳトラ
ンジスタ604とＮ型ＭＯＳトランジスタ606のゲートが接
続され、セット信号はＮＯＲ回路のＰ型ＭＯＳトランジ
スタ605とＮ型ＭＯＳトランジスタ607のゲートに入る構
成のセット付きフリップフロップ回路を図３の実施例に
示される制御回路に用いて制御回路を構成し、電源投入
時の論理回路が不安定な状態において誤ったデータが出
力されることを防ぐ制御回路を形成している。
されたセット付きフリップフロップ回路において伝送ゲ
ート601と伝送ゲート602とＮＯＲ回路のＰ型ＭＯＳトラ
ンジスタ604とＮ型ＭＯＳトランジスタ606のゲートが接
続され、セット信号はＮＯＲ回路のＰ型ＭＯＳトランジ
スタ605とＮ型ＭＯＳトランジスタ607のゲートに入る構
成のセット付きフリップフロップ回路を図３の実施例に
示される制御回路に用いて制御回路を構成し、電源投入
時の論理回路が不安定な状態において誤ったデータが出
力されることを防ぐ制御回路を形成している。
【００２４】図１０に示される実施例において、入力端
子101からインバーター回路103を経由してセット・リセ
ット付きフリップフロップ回路1001に接続し、入力端子
101から直接セット・リセット付きフリップフロップ回
路1002に接続する。また、入力端子102からセット・リ
セット付きフリップフロップ回路1001とセット・リセッ
ト付きフリップフロップ回路1002に直接接続する。そし
て、セット・リセット付きフリップフロップ回路1001と
セット・リセット付きフリップフロップ回路1002の出力
とＮＯＲ回路106を接続し、ＮＯＲ回路106の出力と出力
端子107とを接続して制御回路を構成し、電源投入時の
論理回路が不安定な状態において誤ったデータが出力さ
れることを防ぐ制御回路を形成している。
子101からインバーター回路103を経由してセット・リセ
ット付きフリップフロップ回路1001に接続し、入力端子
101から直接セット・リセット付きフリップフロップ回
路1002に接続する。また、入力端子102からセット・リ
セット付きフリップフロップ回路1001とセット・リセッ
ト付きフリップフロップ回路1002に直接接続する。そし
て、セット・リセット付きフリップフロップ回路1001と
セット・リセット付きフリップフロップ回路1002の出力
とＮＯＲ回路106を接続し、ＮＯＲ回路106の出力と出力
端子107とを接続して制御回路を構成し、電源投入時の
論理回路が不安定な状態において誤ったデータが出力さ
れることを防ぐ制御回路を形成している。
【００２５】図１１に図１０の実施例に示されるセット
・リセット付きフリップフロップ回路のマスター部及び
スレーブ部の等価回路の図を示す。図１０のインバータ
回路を経由して入力されたデータは、伝送ゲート601を
経由して、伝送ゲート602と２ＯＲ２ＮＡＮＤのコンプ
レックスゲート回路のＯＲ側のＰ型ＭＯＳトランジスタ
1102とＮ型ＭＯＳトランジスタ1104のゲートに接続す
る。セット信号は２ＯＲ２ＮＡＮＤのコンプレックスゲ
ート回路のＯＲ側のＰ型ＭＯＳトランジスタ1101とＮ型
ＭＯＳトランジスタ1106のゲートに入る。リセット信号
は２ＯＲ２ＮＡＮＤのコンプレックスゲート回路のＮＡ
ＮＤ側のＰ型ＭＯＳトランジスタ1103とＮ型ＭＯＳトラ
ンジスタ1105のゲートに入る。２ＯＲ２ＮＡＮＤのコン
プレックスゲート回路の出力はＱＸ出力となり、インバ
ータ回路603を経由してＱ出力となる。また、Ｑ出力は
伝送ゲート602と接続される。
・リセット付きフリップフロップ回路のマスター部及び
スレーブ部の等価回路の図を示す。図１０のインバータ
回路を経由して入力されたデータは、伝送ゲート601を
経由して、伝送ゲート602と２ＯＲ２ＮＡＮＤのコンプ
レックスゲート回路のＯＲ側のＰ型ＭＯＳトランジスタ
1102とＮ型ＭＯＳトランジスタ1104のゲートに接続す
る。セット信号は２ＯＲ２ＮＡＮＤのコンプレックスゲ
ート回路のＯＲ側のＰ型ＭＯＳトランジスタ1101とＮ型
ＭＯＳトランジスタ1106のゲートに入る。リセット信号
は２ＯＲ２ＮＡＮＤのコンプレックスゲート回路のＮＡ
ＮＤ側のＰ型ＭＯＳトランジスタ1103とＮ型ＭＯＳトラ
ンジスタ1105のゲートに入る。２ＯＲ２ＮＡＮＤのコン
プレックスゲート回路の出力はＱＸ出力となり、インバ
ータ回路603を経由してＱ出力となる。また、Ｑ出力は
伝送ゲート602と接続される。
【００２６】
【発明の効果】本発明は、以上説明したような形態で実
施され、以下に記載されるような効果を奏する。制御回
路内の論理回路を二つ用いて、二つの出力の否定論理和
又は否定論理積をとることにより、電源投入時の論理回
路が不安定な状態において誤ったデータが出力されるこ
と防ぐことができる。また、本発明の制御回路を用いた
不揮発性メモリを半導体集積回路装置に用いることによ
り、電源投入時の論理回路が不安定な状態において意図
せぬ書き込み動作を行うことがない半導体集積回路装置
を得ることができる。
施され、以下に記載されるような効果を奏する。制御回
路内の論理回路を二つ用いて、二つの出力の否定論理和
又は否定論理積をとることにより、電源投入時の論理回
路が不安定な状態において誤ったデータが出力されるこ
と防ぐことができる。また、本発明の制御回路を用いた
不揮発性メモリを半導体集積回路装置に用いることによ
り、電源投入時の論理回路が不安定な状態において意図
せぬ書き込み動作を行うことがない半導体集積回路装置
を得ることができる。
【図１】制御回路の実施例を示す回路図である。
【図２】制御回路の実施例を示す回路図である。
【図３】制御回路の実施例を示す回路図である。
【図４】制御回路の実施例を示す回路図である。
【図５】従来の制御回路を示す回路図である。
【図６】図３記載のセット付きフリップフロップ回路の
等価回路である。
等価回路である。
【図７】制御回路の実施例を示す回路図である。
【図８】制御回路の実施例を示す回路図である。
【図９】制御回路の実施例を示す回路図である。
【図１０】制御回路の実施例を示す回路図である。
【図１１】図１０記載のセット・リセット付きフリップ
フロップ回路の等価回路である。
フロップ回路の等価回路である。
101、102 入力端子 103 インバーター回路 104、105 論理回路 106 ＮＯＲ回路 107 出力回路 201 ＮＡＮＤ回路 301 セット付きフリップフロップ回路 302 リセット付きフリップフロップ回路 601、602 伝送ゲート 603 インバータ回路 604、605 ＮＯＲ回路のＰ型ＭＯＳトランジスタ 606、607 ＮＯＲ回路のＮ型ＭＯＳトランジスタ 701 容量 801 ＮＯＲ回路のＬ長の短いＮ型ＭＯＳトランジスタ 1001 セット・リセット付きフリップフロップ回路 1101、1102、1103 ２ＯＲ２ＮＡＮＤコンプレックスゲ
ート回路のＰ型ＭＯＳトランジスタ 1104、1105、1106 ２ＯＲ２ＮＡＮＤコンプレックスゲ
ート回路のＮ型ＭＯＳトランジスタ
ート回路のＰ型ＭＯＳトランジスタ 1104、1105、1106 ２ＯＲ２ＮＡＮＤコンプレックスゲ
ート回路のＮ型ＭＯＳトランジスタ
Claims (11)
- 【請求項１】 第一の入力端子と第二の入力端子とイン
バーター回路と第一の論理回路と第二の論理回路とゲー
ト回路と１つの出力端子で構成され、前記第一の入力端
子は前記インバータ回路の入力と第二の論理回路に接続
され、前記インバーター回路の出力と第一の論理回路の
入力が接続されており、前記第二の入力端子は前記第一
の論理回路と第二の論理回路に接続されており、前記第
一の論理回路と第二の論理回路の出力が前記ゲート回路
の入力と接続されており、前記ゲート回路の出力と前記
出力端子とが接続されており、第一の論理回路と第二の
論理回路が互いに正負反対の値を出力することを特徴と
する制御回路。 - 【請求項２】 前記ゲート回路がＮＯＲ回路である請求
項１記載の制御回路。 - 【請求項３】 前記ゲート回路がＮＡＮＤ回路である請
求項１記載の制御回路。 - 【請求項４】 前記第一の論理回路がセット付きフリッ
プフロップ回路で、前記第二の論理回路がリセット付き
フリップフロップ回路である請求項２又は３記載の制御
回路。 - 【請求項５】 前記セット付きフリップフロップ回路
で、該セット付きフリップフロップ回路のマスター部及
びスレーブ部はそれぞれ第一の伝送ゲートと第二の伝送
ゲートとインバータ回路とＮＯＲ回路で構成され、第一
の伝送ゲートと第二の伝送ゲートのスイッチングの極性
は相反するものであり、第一の伝送ゲートの第一の入出
力端子と第二の伝送ゲートの第一の入出力端子とＮＯＲ
回路の第一の入力端子が接続されており、ＮＯＲ回路の
出力端子とインバータ回路の入力端子と接続されてお
り、インバータ回路の出力端子と第二の伝送ゲートの第
二の入出力端子が接続されており、ＮＯＲ回路の第二の
入力端子にセット信号が入力され、前記リセット付きフ
リップフロップ回路で、該リセット付きフリップフロッ
プ回路のマスター部及びスレーブ部はそれぞれ第一の伝
送ゲートと第二の伝送ゲートとインバータ回路とＮＡＮ
Ｄ回路で構成され、第一の伝送ゲートと第二の伝送ゲー
トのスイッチングの極性は相反するものであり、第一の
伝送ゲートの第一の入出力端子と第二の伝送ゲートの第
一の入出力端子とＮＡＮＤ回路の第一の入力端子が接続
されており、ＮＡＮＤ回路の出力端子とインバータ回路
の入力端子と接続されており、インバータ回路の出力端
子と第二の伝送ゲートの第二の入出力端子が接続されて
おり、ＮＡＮＤ回路の第二の入力端子にリセット信号が
入力される請求項４記載の制御回路。 - 【請求項６】 前記セット付きフリップフロップ回路の
第一の伝送ゲートの第一の入出力端子と第二の伝送ゲー
トの第一の入出力端子とＮＯＲ回路の第一の入力端子が
接続されている接点に容量の第一の入出力端子を接続
し、前記容量の第二の入出力端子を電源電圧に接続する
請求項５記載の制御回路。 - 【請求項７】 前記セット付きフリップフロップ回路に
おいて、ＮＯＲ回路の第一の入力端子がゲート入力にな
っているＮ型ＭＯＳトランジスタのＬ長を他のＮ型ＭＯ
Ｓトランジスタより短くする請求項５記載の制御回路。 - 【請求項８】 前記セット付きフリップフロップ回路に
おいて、ＮＯＲ回路の第一の入力端子がＮＯＲ回路内の
電源電圧にソース端子が接続されているＰ型ＭＯＳトラ
ンジスタのゲート入力に接続されている請求項５記載の
制御回路。 - 【請求項９】 前記第一の論理回路が第一のセット・リ
セット付きフリップフロップ回路で、前記第二の論理回
路が第二のセット・リセット付きフリップフロップ回路
である請求項２又は３記載の制御回路。 - 【請求項１０】 前記第一のセット・リセット付きフリ
ップフロップ回路と前記第二のセット・リセット付きフ
リップフロップ回路において、マスター部及びスレーブ
部はそれぞれ第一の伝送ゲートと第二の伝送ゲートとイ
ンバータ回路と２ＯＲ２ＮＡＮＤのコンプレックスゲー
ト回路で構成され、第一の伝送ゲートと第二の伝送ゲー
トのスイッチングの極性は相反するものであり、第一の
伝送ゲートの第一の入出力端子と第二の伝送ゲートの第
一の入出力端子と２ＯＲ２ＮＡＮＤのコンプレックスゲ
ート回路のＯＲ回路側の第一の入力端子が接続されてお
り、２ＯＲ２ＮＡＮＤのコンプレックスゲート回路の出
力端子とインバータ回路の入力端子と接続されており、
インバータ回路の出力端子と第二の伝送ゲートの第二の
入出力端子が接続されており、２ＯＲ２ＮＡＮＤのコン
プレックスゲート回路のＯＲ側の第二の入力端子にセッ
ト信号が入力され、２ＯＲ２ＮＡＮＤのコンプレックス
ゲート回路のＮＡＮＤ側の第一の入力端子にリセット信
号が入力される請求項９記載の制御回路。 - 【請求項１１】 請求項１、２、３、４、５、６、７、
８、９又は１０記載の制御回路を使用して不揮発性メモ
リの電源投入時の意図せぬ書き込み動作を防ぐことを特
徴とする半導体集積回路装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10052479A JP2936474B2 (ja) | 1997-04-03 | 1998-03-04 | 半導体集積回路装置 |
| US09/054,325 US6154070A (en) | 1997-04-03 | 1998-04-02 | Control circuit and semiconductor integrated circuit device |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8537297 | 1997-04-03 | ||
| JP9-85372 | 1997-04-03 | ||
| JP10052479A JP2936474B2 (ja) | 1997-04-03 | 1998-03-04 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10336002A true JPH10336002A (ja) | 1998-12-18 |
| JP2936474B2 JP2936474B2 (ja) | 1999-08-23 |
Family
ID=26393081
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10052479A Expired - Lifetime JP2936474B2 (ja) | 1997-04-03 | 1998-03-04 | 半導体集積回路装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6154070A (ja) |
| JP (1) | JP2936474B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007174492A (ja) * | 2005-12-26 | 2007-07-05 | Citizen Holdings Co Ltd | メモリ回路 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4437541B2 (ja) * | 2004-11-17 | 2010-03-24 | 富士通マイクロエレクトロニクス株式会社 | リセット制御回路及びリセット制御方法 |
| JP2007235680A (ja) * | 2006-03-02 | 2007-09-13 | Rohm Co Ltd | レジスタ回路、半導体装置、電気機器 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2246117B1 (ja) * | 1973-09-28 | 1976-05-14 | Labo Cent Telecommunicat | |
| JPS57164620A (en) * | 1981-04-02 | 1982-10-09 | Sony Corp | Phase comparator |
| US4600845A (en) * | 1983-12-30 | 1986-07-15 | The Charles Stark Draper Laboratory, Inc. | Fault-tolerant clock system |
| US5122694A (en) * | 1990-12-26 | 1992-06-16 | Tektronix, Inc. | Method and electrical circuit for eliminating time jitter caused by metastable conditions in asynchronous logic circuits |
| JP2704103B2 (ja) * | 1993-11-09 | 1998-01-26 | 日本電気エンジニアリング株式会社 | 位相比較回路 |
-
1998
- 1998-03-04 JP JP10052479A patent/JP2936474B2/ja not_active Expired - Lifetime
- 1998-04-02 US US09/054,325 patent/US6154070A/en not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007174492A (ja) * | 2005-12-26 | 2007-07-05 | Citizen Holdings Co Ltd | メモリ回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| US6154070A (en) | 2000-11-28 |
| JP2936474B2 (ja) | 1999-08-23 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2621993B2 (ja) | フリップフロップ回路 | |
| JP2772522B2 (ja) | パワーオン信号発生回路 | |
| JPH11289246A (ja) | 半導体集積回路 | |
| JPH1188143A (ja) | 半導体回路 | |
| JPS62203416A (ja) | 特にマイクロプロセツサの周辺装置用の、ｍｏｓ技術の論理回路のためのパワ−オンリセツテイング回路 | |
| JP2982196B2 (ja) | 異電源インターフェース回路 | |
| US6097230A (en) | Clock-independent latch setup-and-hold time in a combined D-type latch and flip-flop | |
| KR940027316A (ko) | 저전력 모드 및 클럭 증폭기 회로를 가진 집적 회로 | |
| KR100211758B1 (ko) | 멀티 파워를 사용하는 데이터 출력버퍼 | |
| US4274017A (en) | Cascode polarity hold latch having integrated set/reset capability | |
| JP2936474B2 (ja) | 半導体集積回路装置 | |
| JP2703890B2 (ja) | 半導体集積回路 | |
| KR100379607B1 (ko) | 래치 회로 | |
| JP3500598B2 (ja) | ラッチ回路 | |
| CA1265850A (en) | Complementary input circuit with nonlinear front end | |
| JPH05102312A (ja) | 半導体集積回路 | |
| JPH11353066A (ja) | 出力バッファ | |
| JP2563570B2 (ja) | セット・リセット式フリップフロップ回路 | |
| JPH056371B2 (ja) | ||
| JPH11163686A (ja) | Ｒｓフリップフロップ | |
| JPH10276069A (ja) | データラッチ回路 | |
| JPH06260902A (ja) | フリップフロップ回路 | |
| JPH11330917A (ja) | フリップ・フロップ | |
| JP2608368B2 (ja) | 電子装置 | |
| JPH098644A (ja) | 論理＆レベル変換回路及び半導体装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19990427 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080611 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090611 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100611 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100611 Year of fee payment: 11 |
|
| RD03 | Notification of appointment of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: R3D03 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100611 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110611 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120611 Year of fee payment: 13 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130611 Year of fee payment: 14 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130611 Year of fee payment: 14 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| EXPY | Cancellation because of completion of term |