JPH0548968B2 - - Google Patents
Info
- Publication number
- JPH0548968B2 JPH0548968B2 JP2936486A JP2936486A JPH0548968B2 JP H0548968 B2 JPH0548968 B2 JP H0548968B2 JP 2936486 A JP2936486 A JP 2936486A JP 2936486 A JP2936486 A JP 2936486A JP H0548968 B2 JPH0548968 B2 JP H0548968B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- oscillation
- inverter
- input terminal
- external clock
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 230000010355 oscillation Effects 0.000 claims description 41
- 239000004065 semiconductor Substances 0.000 claims description 7
- 238000010586 diagram Methods 0.000 description 4
- 239000013078 crystal Substances 0.000 description 3
- 239000000470 constituent Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は発振制御回路に関し、特にCMOS型
の半導体集積回路の内部発振回路を制御する発振
制御回路に関する。
の半導体集積回路の内部発振回路を制御する発振
制御回路に関する。
近年、CMOS型を含む半導体集積回路におい
ては、低消費電力化が進み、その一つとして、内
部発振回路の発振出力が必要ない時には発振を一
時停止させ、半導体集積回路の消費電力を極力減
らすことが行なわれている。
ては、低消費電力化が進み、その一つとして、内
部発振回路の発振出力が必要ない時には発振を一
時停止させ、半導体集積回路の消費電力を極力減
らすことが行なわれている。
第２図は従来の発振制御回路の一例を示す回路
図である。
図である。
この回路は、半導体集積回路の内部回路６への
クロツク信号の供給を内部発振により行なう場合
は、外部クロツク入力端子５２と出力端子５３と
の間に水晶振動子５１を接続する。この場合は、
インバータ４とバイアス回路５４と水晶振動子５
１とから発振回路５が構成され、バイアス回路５
４は、発振停止信号STOPがないとき、スイツチ
回路２のＮ型及びＰ型のトランジスタQ2，Q3が
導通状態になり、トランジスタQ2，Q3の持つ抵
抗分を介してインバータ４のＮ型及びＰ型のトラ
ンジスタQ6，Q7にバイアスを与え発振する。
クロツク信号の供給を内部発振により行なう場合
は、外部クロツク入力端子５２と出力端子５３と
の間に水晶振動子５１を接続する。この場合は、
インバータ４とバイアス回路５４と水晶振動子５
１とから発振回路５が構成され、バイアス回路５
４は、発振停止信号STOPがないとき、スイツチ
回路２のＮ型及びＰ型のトランジスタQ2，Q3が
導通状態になり、トランジスタQ2，Q3の持つ抵
抗分を介してインバータ４のＮ型及びＰ型のトラ
ンジスタQ6，Q7にバイアスを与え発振する。
一方、外部クロツクにより内部回路６を駆動す
る場合は、外部クロツク入力端子から外部クロツ
ク信号CKを入力する。
る場合は、外部クロツク入力端子から外部クロツ
ク信号CKを入力する。
また、この回路は、内部回路６から高レベルの
発振停止信号STOPがくると、第１のスイツチ回
路１のＮ型のトランジスタQ1が導通状態になり
インバータ４の入力端を低レベルに固定し、同時
に第２のスイツチ回路２のトランジスタQ2，Q3
が非導通状態になりバイアス回路５４を開放に
し、発振回路５の発振を停止する構成となつてい
る。
発振停止信号STOPがくると、第１のスイツチ回
路１のＮ型のトランジスタQ1が導通状態になり
インバータ４の入力端を低レベルに固定し、同時
に第２のスイツチ回路２のトランジスタQ2，Q3
が非導通状態になりバイアス回路５４を開放に
し、発振回路５の発振を停止する構成となつてい
る。
ところが上述した従来の発振制御回路は、内部
発振による動作時には特に問題は生じないが、外
部クロツクによる動作時には、内部回路６からの
発振停止信号STOPによつてＮ型のトランジスタ
Q1が導通状態になりインバータ４の入力端が低
レベルになるが、その場合でも外部クロツク信号
CKの供給が続行されるので、外部クロツク信号
CKが高レベルのとき、外部クロツク入力端子５
２からＮ型のトランジスタQ1を通して貫通電流
が流れ、電力が消費されるという欠点があつた。
発振による動作時には特に問題は生じないが、外
部クロツクによる動作時には、内部回路６からの
発振停止信号STOPによつてＮ型のトランジスタ
Q1が導通状態になりインバータ４の入力端が低
レベルになるが、その場合でも外部クロツク信号
CKの供給が続行されるので、外部クロツク信号
CKが高レベルのとき、外部クロツク入力端子５
２からＮ型のトランジスタQ1を通して貫通電流
が流れ、電力が消費されるという欠点があつた。
さらにこのとき、インバータ４の入力端は低レ
ベルでも高レベルでもない中間レベルとなるの
で、インバータ４を構成するＰ型及びＮ型のトラ
ンジスタQ6，Q7を通しても貫通電流が流れ、電
力が消費されるという欠点があつた。
ベルでも高レベルでもない中間レベルとなるの
で、インバータ４を構成するＰ型及びＮ型のトラ
ンジスタQ6，Q7を通しても貫通電流が流れ、電
力が消費されるという欠点があつた。
本発明の目的は、外部クロツク動作時に、外部
クロツク入力端子から第１のスイツチ回路のトラ
ンジスタに流れ込む貫通電流と、発振回路を構成
するインバータのトランジスタを流れる貫通電流
とを遮断することにより、消費電力が低減できる
発振制御回路を提供することにある。
クロツク入力端子から第１のスイツチ回路のトラ
ンジスタに流れ込む貫通電流と、発振回路を構成
するインバータのトランジスタを流れる貫通電流
とを遮断することにより、消費電力が低減できる
発振制御回路を提供することにある。
本発明の発振制御回路は、CMOS型の半導体
集積回路の内部回路に供給するクロツク信号を出
力し発振回路の構成要素となるインバータと、こ
のインバータの入力端を前記内部回路からの発振
停止信号により一方のレベルに固定して前記発振
回路の発振を停止させる第１のスイツチ回路と、
前記インバータの入力端と出力端との間に接続さ
れ前記発振停止信号により前記インバータのバイ
アス回路を開放にする第２のスイツチ回路と、前
記内部回路が駆動される外部クロツク信号を前記
インバータの入力端に供給する外部クロツク入力
端子とを有する発振制御回路において、前記第１
のスイツチ回路および前記インバータの入力端の
接続点と前記外部クロツク入力端子との間に前記
発振停止信号により開放となる第３のスイツチ回
路を設けて構成される。
集積回路の内部回路に供給するクロツク信号を出
力し発振回路の構成要素となるインバータと、こ
のインバータの入力端を前記内部回路からの発振
停止信号により一方のレベルに固定して前記発振
回路の発振を停止させる第１のスイツチ回路と、
前記インバータの入力端と出力端との間に接続さ
れ前記発振停止信号により前記インバータのバイ
アス回路を開放にする第２のスイツチ回路と、前
記内部回路が駆動される外部クロツク信号を前記
インバータの入力端に供給する外部クロツク入力
端子とを有する発振制御回路において、前記第１
のスイツチ回路および前記インバータの入力端の
接続点と前記外部クロツク入力端子との間に前記
発振停止信号により開放となる第３のスイツチ回
路を設けて構成される。
次に、本発明の実施例について図面を参照して
説明する。
説明する。
第１図は本発明の一実施例の回路図である。
この実施例が第２図に示す従来の発振制御回路
と相違する点は、インバータ４の入力端および第
１のスイツチ回路１の接続点と外部クロツク入力
端子５２との間に、発振停止信号STOPによつて
開放となる第３のスイツチ回路３を設けた点であ
る。
と相違する点は、インバータ４の入力端および第
１のスイツチ回路１の接続点と外部クロツク入力
端子５２との間に、発振停止信号STOPによつて
開放となる第３のスイツチ回路３を設けた点であ
る。
内部回路６からの高レベルの発振停止信号
STOPにより、第１のスイツチ回路１のＮ型のト
ランジスタQ1は導通状態となり、インバータ４
の入力端を低レベルに固定する。また、同時に第
３のスイツチ回路のＮ型及びＰ型のトランジスタ
Q4，Q5が非導通状態となるため、外部クロツク
信号CKは遮断され、インバータ４の入力端とト
ランジスタQ1との接続点には到達しない。
STOPにより、第１のスイツチ回路１のＮ型のト
ランジスタQ1は導通状態となり、インバータ４
の入力端を低レベルに固定する。また、同時に第
３のスイツチ回路のＮ型及びＰ型のトランジスタ
Q4，Q5が非導通状態となるため、外部クロツク
信号CKは遮断され、インバータ４の入力端とト
ランジスタQ1との接続点には到達しない。
従つて、外部クロツクによる動作時に、外部ク
ロツク信号CKが高レベルになつても、インバー
タ４の入力端とトランジスタQ1との接続点は低
レベルのままであるので、トランジスタQ1とイ
ンバータ４を構成しているＮ型及びＰ型のトラン
ジスタQ6，Q7には貫通電流が流れることはない。
ロツク信号CKが高レベルになつても、インバー
タ４の入力端とトランジスタQ1との接続点は低
レベルのままであるので、トランジスタQ1とイ
ンバータ４を構成しているＮ型及びＰ型のトラン
ジスタQ6，Q7には貫通電流が流れることはない。
以上説明したように本発明は、発振回路を構成
するインバータの入力端および第１のスイツチ回
路の接続点と、外部クロツク入力端子との間に、
発振停止信号により開放となる第３のスイツチ回
路を設けることにより、外部クロツク動作時に、
外部クロツク入力端子から第１のスイツチ回路の
トランジスタに流れ込む貫通電流と、発振回路を
構成するインバータのトランジスタを流れる貫通
電流とを遮断することができ、消費電力を低減す
ることができる効果がある。
するインバータの入力端および第１のスイツチ回
路の接続点と、外部クロツク入力端子との間に、
発振停止信号により開放となる第３のスイツチ回
路を設けることにより、外部クロツク動作時に、
外部クロツク入力端子から第１のスイツチ回路の
トランジスタに流れ込む貫通電流と、発振回路を
構成するインバータのトランジスタを流れる貫通
電流とを遮断することができ、消費電力を低減す
ることができる効果がある。
第１図は本発明の一実施例の回路図、第２図は
従来の発振制御回路の一例を示す回路図である。 １，２，３……スイツチ回路、４……インバー
タ、５……発振回路、６……内部回路、２１……
インバータ、５１……水晶振動子、５２……外部
クロツク入力端子、５３……出力端子、５４……
バイアス回路、Q1〜Q7……トランジスタ。
従来の発振制御回路の一例を示す回路図である。 １，２，３……スイツチ回路、４……インバー
タ、５……発振回路、６……内部回路、２１……
インバータ、５１……水晶振動子、５２……外部
クロツク入力端子、５３……出力端子、５４……
バイアス回路、Q1〜Q7……トランジスタ。
Claims (1)
- １ CMOS型の半導体集積回路の内部回路に供
給するクロツク信号を出力し発振回路の構成要素
となるインバータと、このインバータの入力端を
前記内部回路からの発振停止信号により一方のレ
ベルに固定して前記発振回路の発振を停止させる
第１のスイツチ回路と、前記インバータの入力端
と出力端との間に接続され前記発振停止信号によ
り前記インバータのバイアス回路を開放にする第
２のスイツチ回路と、前記内部回路が駆動される
外部クロツク信号を前記インバータの入力端に供
給する外部クロツク入力端子とを有する発振制御
回路において、前記第１のスイツチ回路および前
記インバータの入力端の接続点と前記外部クロツ
ク入力端子との間に前記発振停止信号により開放
となる第３のスイツチ回路を設けたことを特徴と
する発振制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2936486A JPS62186617A (ja) | 1986-02-12 | 1986-02-12 | 発振制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2936486A JPS62186617A (ja) | 1986-02-12 | 1986-02-12 | 発振制御回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62186617A JPS62186617A (ja) | 1987-08-15 |
| JPH0548968B2 true JPH0548968B2 (ja) | 1993-07-23 |
Family
ID=12274119
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2936486A Granted JPS62186617A (ja) | 1986-02-12 | 1986-02-12 | 発振制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62186617A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0223703A (ja) * | 1988-07-12 | 1990-01-25 | Nec Corp | 発振制御回路 |
| US5453719A (en) * | 1993-12-17 | 1995-09-26 | Nec Corporation | Oscillator circuit generating oscillation signal responsive to one of resonant element and external clock signal |
| JP3499766B2 (ja) * | 1998-12-21 | 2004-02-23 | Ｎｅｃエレクトロニクス株式会社 | Ｐｌｌのロック判定回路 |
-
1986
- 1986-02-12 JP JP2936486A patent/JPS62186617A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62186617A (ja) | 1987-08-15 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH05120457A (ja) | 発振回路を備えるｉｃ回路 | |
| KR100225213B1 (ko) | 반도체 장치 및 이 반도체 장치의 클럭 신호 제어방법(control of clock signal in semiconductor device) | |
| JPS62186617A (ja) | 発振制御回路 | |
| JPH04306008A (ja) | 水晶発振回路 | |
| JPH0722245B2 (ja) | 発振回路 | |
| JP3843720B2 (ja) | 定電圧出力装置 | |
| JP2000124785A (ja) | 半導体集積回路 | |
| JPH11284437A (ja) | 発振回路 | |
| JPH0223703A (ja) | 発振制御回路 | |
| JPS63111718A (ja) | 半導体集積回路 | |
| JP2614621B2 (ja) | 論理出力回路 | |
| JPS59195726A (ja) | マイクロコンピユ−タ | |
| JPH054846B2 (ja) | ||
| JPH0279603A (ja) | 発振回路 | |
| JPH0677731A (ja) | 発振制御回路および発振回路 | |
| JPH0553402B2 (ja) | ||
| JPH0669727A (ja) | 発振回路 | |
| JPH0426221A (ja) | 発振回路 | |
| JP4523119B2 (ja) | レギュレータ回路およびこれを用いた回路 | |
| JP2006295817A (ja) | 発振バッファ回路 | |
| JPS63202103A (ja) | 発振回路 | |
| JPH05144945A (ja) | 半導体集積回路 | |
| JPH0799412A (ja) | 発振回路 | |
| JP2000066780A (ja) | バスホールド回路を有する論理集積回路 | |
| JPH03156388A (ja) | 水晶発振回路 |