JPH0918254A - 電界効果型トランジスタ - Google Patents
電界効果型トランジスタInfo
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- JPH0918254A JPH0918254A JP7160585A JP16058595A JPH0918254A JP H0918254 A JPH0918254 A JP H0918254A JP 7160585 A JP7160585 A JP 7160585A JP 16058595 A JP16058595 A JP 16058595A JP H0918254 A JPH0918254 A JP H0918254A
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- Microwave Amplifiers (AREA)
- Amplifiers (AREA)
Abstract
(57)【要約】
【目的】 パッケージの横幅に制限されずにＦＥＴペレ
ットのトータルゲート幅を増やし、高出力化を図り、ま
たゲート幅を増やす際に生じる位相ずれによる整合ロス
を低減し、かつ部材点数を削減する。 【構成】 ゲートリード端子１０からドレインリード端
子１１に至る信号の伝送方向に対してＦＥＴペレット２
のゲート２ａ列とドレイン２ｂ列とを平行に配置し、Ｆ
ＥＴペレット２のゲート２ａとドレイン２ｂとを内部整
合回路５，６に前記信号の伝送方向に対して直角方向で
接続する。
ットのトータルゲート幅を増やし、高出力化を図り、ま
たゲート幅を増やす際に生じる位相ずれによる整合ロス
を低減し、かつ部材点数を削減する。 【構成】 ゲートリード端子１０からドレインリード端
子１１に至る信号の伝送方向に対してＦＥＴペレット２
のゲート２ａ列とドレイン２ｂ列とを平行に配置し、Ｆ
ＥＴペレット２のゲート２ａとドレイン２ｂとを内部整
合回路５，６に前記信号の伝送方向に対して直角方向で
接続する。
Description
【０００１】
【産業上の利用分野】本発明は内部整合回路つき電界効
果型トランジスタに関し、特にマイクロ波帯用の内部整
合回路つきの高出力増幅用電界効果型トランジスタに関
する。
果型トランジスタに関し、特にマイクロ波帯用の内部整
合回路つきの高出力増幅用電界効果型トランジスタに関
する。
【０００２】
【従来の技術】従来の内部整合回路つき電界効果型トラ
ンジスタ（以下、ＦＥＴという）を図２に示す。図２に
示されるようにＦＥＴペレット２が組み込まれたＦＥＴ
パッケージ１内に、入出力側メタライズパターン５，６
による内部整合回路が形成された入出力側セラミック基
板３，４が実装されている。このＦＥＴペレット２は、
高周波（ＲＦ）信号方向すなわちゲートリード端子１０
からドレインリード端子１１に至る信号の伝送方向に対
して垂直に配置されている。
ンジスタ（以下、ＦＥＴという）を図２に示す。図２に
示されるようにＦＥＴペレット２が組み込まれたＦＥＴ
パッケージ１内に、入出力側メタライズパターン５，６
による内部整合回路が形成された入出力側セラミック基
板３，４が実装されている。このＦＥＴペレット２は、
高周波（ＲＦ）信号方向すなわちゲートリード端子１０
からドレインリード端子１１に至る信号の伝送方向に対
して垂直に配置されている。
【０００３】またセラミック基板３，４によりＦＥＴペ
レット２の入出力インピーダンスを変換し（理想的には
５０Ω）、外部整合回路によるインピーダンス整合を取
り易くし、十分に性能を引き出せるようにしている。
レット２の入出力インピーダンスを変換し（理想的には
５０Ω）、外部整合回路によるインピーダンス整合を取
り易くし、十分に性能を引き出せるようにしている。
【０００４】内部整合回路用メタライズパターン５，６
は、入力側及び出力側ともに前記信号の伝送方向に対し
て左右対称な形状になっている。またＦＥＴペレット２
は電気的に並列接続して高出力化を図っている。７はパ
ッケージセラミック部，８は入力側パッケージメタライ
ズパターン，９は出力側パッケージメタライズパターン
である。図示されたＦＥＴは、例えば特開平４−３２１
３０８号公報に開示されている。
は、入力側及び出力側ともに前記信号の伝送方向に対し
て左右対称な形状になっている。またＦＥＴペレット２
は電気的に並列接続して高出力化を図っている。７はパ
ッケージセラミック部，８は入力側パッケージメタライ
ズパターン，９は出力側パッケージメタライズパターン
である。図示されたＦＥＴは、例えば特開平４−３２１
３０８号公報に開示されている。
【０００５】
【発明が解決しようとする課題】従来の内部整合回路で
はＦＥＴペレット２のゲート２ａ列が前記信号の伝送方
向に対して直角方向に向いているため、高出力化、つま
りＦＥＴペレット内のゲート幅を拡大することはＦＥＴ
ペレット２のサイズも大きくなることから、パッケージ
の横幅寸法によってＦＥＴペレット２のゲート幅が制限
されてしまい、高出力化が妨げられるという問題があっ
た。
はＦＥＴペレット２のゲート２ａ列が前記信号の伝送方
向に対して直角方向に向いているため、高出力化、つま
りＦＥＴペレット内のゲート幅を拡大することはＦＥＴ
ペレット２のサイズも大きくなることから、パッケージ
の横幅寸法によってＦＥＴペレット２のゲート幅が制限
されてしまい、高出力化が妨げられるという問題があっ
た。
【０００６】またパッケージの横幅を拡大して、かつ複
数のＦＥＴペレットを並列することによりトータルゲー
ト幅を拡大した場合、ＲＦ信号通過の際、例えば図３に
示すＩ点２６からＪ点２７に至るコースＡ１３とコース
Ｂ１４では、信号伝達距離の差が大きくなり、結果とし
て位相ずれの増大による損失が増大し、高出力化が妨げ
られてしまう。これを図示したのが図５であり、コース
Ａ１３とコースＢ１４では位相ずれθ２８が生じて、干
渉によりＲＦ信号は弱められ出力が低下してしまう。
数のＦＥＴペレットを並列することによりトータルゲー
ト幅を拡大した場合、ＲＦ信号通過の際、例えば図３に
示すＩ点２６からＪ点２７に至るコースＡ１３とコース
Ｂ１４では、信号伝達距離の差が大きくなり、結果とし
て位相ずれの増大による損失が増大し、高出力化が妨げ
られてしまう。これを図示したのが図５であり、コース
Ａ１３とコースＢ１４では位相ずれθ２８が生じて、干
渉によりＲＦ信号は弱められ出力が低下してしまう。
【０００７】また複数のＦＥＴペレットを配置する際、
ＦＥＴペレットのパッケージ占有率が高くなり、セラミ
ック基板等の大きさを縮少しなければならないという問
題があった。
ＦＥＴペレットのパッケージ占有率が高くなり、セラミ
ック基板等の大きさを縮少しなければならないという問
題があった。
【０００８】本発明の目的は、パッケージの横幅に制限
されず、かつ位相ずれによる整合ロスを低減した電界効
果型トランジスタを提供することにある。
されず、かつ位相ずれによる整合ロスを低減した電界効
果型トランジスタを提供することにある。
【０００９】
【課題を解決するための手段】前記目的を達成するた
め、本発明に係る電界効果型トランジスタは、ＦＥＴペ
レットと、内部整合回路とをパッケージ内に有し、ゲー
トリード端子からの高周波信号を電力増幅してドレイン
リード端子に出力する電界効果型トランジスタであっ
て、ＦＥＴペレットは、高周波信号の電力増幅を行うも
のであって、複数のゲート及びドレインを対向する側縁
に列状に配列したものであり、内部整合回路は、前記Ｆ
ＥＴペレットのゲート列にゲートリード端子からの信号
を分岐する入力側整合回路と、前記ＦＥＴペレットのド
レイン列から出力される信号を整合してドレインリード
端子に出力する出力側整合回路とからなるものであり、
前記ＦＥＴペレットは、ゲート列及びドレイン列をゲー
トリード端子からドレインリード端子に至る信号の伝送
方向に対して平行に配置して設置されたものである。
め、本発明に係る電界効果型トランジスタは、ＦＥＴペ
レットと、内部整合回路とをパッケージ内に有し、ゲー
トリード端子からの高周波信号を電力増幅してドレイン
リード端子に出力する電界効果型トランジスタであっ
て、ＦＥＴペレットは、高周波信号の電力増幅を行うも
のであって、複数のゲート及びドレインを対向する側縁
に列状に配列したものであり、内部整合回路は、前記Ｆ
ＥＴペレットのゲート列にゲートリード端子からの信号
を分岐する入力側整合回路と、前記ＦＥＴペレットのド
レイン列から出力される信号を整合してドレインリード
端子に出力する出力側整合回路とからなるものであり、
前記ＦＥＴペレットは、ゲート列及びドレイン列をゲー
トリード端子からドレインリード端子に至る信号の伝送
方向に対して平行に配置して設置されたものである。
【００１０】また前記ＦＥＴペレットは、ゲート列とド
レイン列が内部整合回路に前記信号の伝送方向に対して
直交する方向でそれぞれ接続されたものである。
レイン列が内部整合回路に前記信号の伝送方向に対して
直交する方向でそれぞれ接続されたものである。
【００１１】また前記ＦＥＴペレットは、前記信号の伝
送方向に列状に配置されたものである。
送方向に列状に配置されたものである。
【００１２】また前記ＦＥＴペレット列は、前記信号の
伝送方向に並列に複数配列されたものである。
伝送方向に並列に複数配列されたものである。
【００１３】また前記内部整合回路は、メタライズパタ
ーンで構成されたものである。
ーンで構成されたものである。
【００１４】また前記出力側整合回路のメタライズパタ
ーンは、パッケージの外壁をなすセラミック部上に形成
したものである。
ーンは、パッケージの外壁をなすセラミック部上に形成
したものである。
【００１５】
【作用】ゲートリード端子からドレインリード端子に至
る信号の伝送方向に対してＦＥＴのゲート列及びドレイ
ン列を平行に配列することにより、パッケージの横幅寸
法による制限をクリアする。またＦＥＴのゲート列及び
ドレイン列と内部整合回路とを前記信号の伝送方向と直
交する方向で接続することにより、高周波信号を同位相
にて合成して位相ずれによる損失をなくする。
る信号の伝送方向に対してＦＥＴのゲート列及びドレイ
ン列を平行に配列することにより、パッケージの横幅寸
法による制限をクリアする。またＦＥＴのゲート列及び
ドレイン列と内部整合回路とを前記信号の伝送方向と直
交する方向で接続することにより、高周波信号を同位相
にて合成して位相ずれによる損失をなくする。
【００１６】
【実施例】以下、本発明の実施例を図により説明する。
【００１７】（実施例１）図１は本発明の実施例１を示
す平面図である。
す平面図である。
【００１８】図において本発明に係る電界効果型トラン
ジスタは基本的構成として、ＦＥＴペレット２と、内部
整合回路５，６，９とをパッケージ１内に有し、ゲート
リード端子１０からの高周波信号を電力増幅してドレイ
ンリード端子１１に出力するようにしたものである。
ジスタは基本的構成として、ＦＥＴペレット２と、内部
整合回路５，６，９とをパッケージ１内に有し、ゲート
リード端子１０からの高周波信号を電力増幅してドレイ
ンリード端子１１に出力するようにしたものである。
【００１９】各構成の機能について説明すると、ＦＥＴ
ペレット２は、高周波信号の電力増幅を行うものであっ
て、複数のゲート２ａ及びドレイン２ｂを対向する側縁
に列状に配列したものであり、内部整合回路は入力側整
合回路５と出力側整合回路６，９からなる。入力側整合
回路５はゲートリード端子１０からの信号をＦＥＴペレ
ット２のゲート２ａ列に分岐させるものであり、出力側
整合回路６，９はＦＥＴペレット２のドレイン２ｂ列か
ら出力される信号を整合してドレインリード端子１１に
出力するようになっている。
ペレット２は、高周波信号の電力増幅を行うものであっ
て、複数のゲート２ａ及びドレイン２ｂを対向する側縁
に列状に配列したものであり、内部整合回路は入力側整
合回路５と出力側整合回路６，９からなる。入力側整合
回路５はゲートリード端子１０からの信号をＦＥＴペレ
ット２のゲート２ａ列に分岐させるものであり、出力側
整合回路６，９はＦＥＴペレット２のドレイン２ｂ列か
ら出力される信号を整合してドレインリード端子１１に
出力するようになっている。
【００２０】さらにＦＥＴペレット２は、ゲート２ａ列
及びドレイン２ｂ列をゲートリード端子１０からドレイ
ンリード端子１１に至る信号の伝送方向に対して平行に
配置して設置されており、入力側整合回路５と出力側整
合回路６は、ＦＥＴペレット２に隣接して前記信号の伝
送方向に平行に配列され、出力側整合回路６は整合回路
９を介してドレインリード端子１１に接続されている。
そしてＦＥＴペレット２は、ゲート２ａ列，ドレイン２
ｂ列が内部整合回路５，６に前記信号の伝送方向に対し
て直交する方向でそれぞれ接続されている。
及びドレイン２ｂ列をゲートリード端子１０からドレイ
ンリード端子１１に至る信号の伝送方向に対して平行に
配置して設置されており、入力側整合回路５と出力側整
合回路６は、ＦＥＴペレット２に隣接して前記信号の伝
送方向に平行に配列され、出力側整合回路６は整合回路
９を介してドレインリード端子１１に接続されている。
そしてＦＥＴペレット２は、ゲート２ａ列，ドレイン２
ｂ列が内部整合回路５，６に前記信号の伝送方向に対し
て直交する方向でそれぞれ接続されている。
【００２１】またＦＥＴペレット２は、前記信号の伝送
方向に列状に配置されており、そのＦＥＴペレット列
は、前記信号の伝送方向に並列に複数配列される。また
内部整合回路５，６，９は、メタライズパターンで構成
されており、メタライズパターン６，９は、パッケージ
１の外壁をなすセラミック部で形成してある。
方向に列状に配置されており、そのＦＥＴペレット列
は、前記信号の伝送方向に並列に複数配列される。また
内部整合回路５，６，９は、メタライズパターンで構成
されており、メタライズパターン６，９は、パッケージ
１の外壁をなすセラミック部で形成してある。
【００２２】次に本発明を具体例を用いて説明する。図
１においてパッケージ１に、４個の例えば出力１０Ｗ，
ゲート幅（ゲート２ａ列の長さ）２０ｍｍのＧａＡｓＦ
ＥＴペレット２と、例えば９２％純度のアルミナ，厚さ
０．３８１ｍｍ上に金メッキ厚さ２μｍにより４個のＦ
ＥＴペレット２にゲートリード端子１０の信号を分割，
インピーダンス変換を行う入力側整合回路５が形成され
た入力側セラミック基板３とが搭載されている。セラミ
ック基板３上の入力側整合回路５はゲートリード端子１
０からドレインリード端子１１に至る信号の伝送方向に
沿って配置され、ＦＥＴペレット２はゲート２ａ列とド
レイン２ｂ列を前記信号の伝送方向に平行に配置して、
入力側整合回路５の両側に配列されている。
１においてパッケージ１に、４個の例えば出力１０Ｗ，
ゲート幅（ゲート２ａ列の長さ）２０ｍｍのＧａＡｓＦ
ＥＴペレット２と、例えば９２％純度のアルミナ，厚さ
０．３８１ｍｍ上に金メッキ厚さ２μｍにより４個のＦ
ＥＴペレット２にゲートリード端子１０の信号を分割，
インピーダンス変換を行う入力側整合回路５が形成され
た入力側セラミック基板３とが搭載されている。セラミ
ック基板３上の入力側整合回路５はゲートリード端子１
０からドレインリード端子１１に至る信号の伝送方向に
沿って配置され、ＦＥＴペレット２はゲート２ａ列とド
レイン２ｂ列を前記信号の伝送方向に平行に配置して、
入力側整合回路５の両側に配列されている。
【００２３】例えば内寸２０ｍｍ×２０ｍｍのパッケー
ジ１内の、例えば幅５ｍｍの両側のパッケージセラミッ
ク部７上に、金メッキ厚さ２μｍによりメタライズされ
たメタライズパターン６を出力側整合回路として構成し
ており、出力側整合回路としてのメタライズパターン６
はＦＥＴペレット２列のドレイン２ｂ列側に設けられ
る。
ジ１内の、例えば幅５ｍｍの両側のパッケージセラミッ
ク部７上に、金メッキ厚さ２μｍによりメタライズされ
たメタライズパターン６を出力側整合回路として構成し
ており、出力側整合回路としてのメタライズパターン６
はＦＥＴペレット２列のドレイン２ｂ列側に設けられ
る。
【００２４】ゲートリード端子１０に接続した入力側パ
ッケージメタライズパターン８と入力側セラミック基板
３上の入力側整合回路用メタライズパターン５とは、例
えばφ２０μｍの金ボンディングワイヤー１２にて熱圧
着により接続し、入力側メタライズパターン５とＦＥＴ
ペレット２のゲート２ａ，ＦＥＴペレット２のドレイン
２ｂと出力側パッケージメタライズパターン６は同様に
ボンディングワイヤー１２にて熱圧着により接続してい
る。
ッケージメタライズパターン８と入力側セラミック基板
３上の入力側整合回路用メタライズパターン５とは、例
えばφ２０μｍの金ボンディングワイヤー１２にて熱圧
着により接続し、入力側メタライズパターン５とＦＥＴ
ペレット２のゲート２ａ，ＦＥＴペレット２のドレイン
２ｂと出力側パッケージメタライズパターン６は同様に
ボンディングワイヤー１２にて熱圧着により接続してい
る。
【００２５】ゲートリード端子１０に印加された例えば
４ＧＨｚの高周波（ＲＦ）信号は、入力側セラミック基
板３上の入力側メタライズパターン５を通過し、２列に
配置された４個のＦＥＴペレット２に分岐する。２列の
うち、片側２つのＦＥＴペレット２に注目すると、ＦＥ
Ｔペレット２に入力する際に生じるＦＥＴペレット２間
の位相差例えば１１０°は、出力側メタライズパターン
６を通過する際に生じる位相差例えば−１１０°により
解消され、結局入力したＲＦ信号は同相となり、ドレイ
ンリード端子１１に至る。同様にして、もう片側の列の
２つのＦＥＴペレット２においても同様に同相にて信号
はドレインリード端子１１に至り、２列のＦＥＴペレッ
ト２を通過したＲＦ信号は合成されることになる。これ
を図示したのが図４，図６であり、コースＣ２３，コー
スＤ２４コースＥ２５ではＦＥＴペレットに入力する際
には位相がずれているが、ＦＥＴペレットからドレイン
リード端子に至るまでに位相ずれが解消され、同相とな
って出力される。
４ＧＨｚの高周波（ＲＦ）信号は、入力側セラミック基
板３上の入力側メタライズパターン５を通過し、２列に
配置された４個のＦＥＴペレット２に分岐する。２列の
うち、片側２つのＦＥＴペレット２に注目すると、ＦＥ
Ｔペレット２に入力する際に生じるＦＥＴペレット２間
の位相差例えば１１０°は、出力側メタライズパターン
６を通過する際に生じる位相差例えば−１１０°により
解消され、結局入力したＲＦ信号は同相となり、ドレイ
ンリード端子１１に至る。同様にして、もう片側の列の
２つのＦＥＴペレット２においても同様に同相にて信号
はドレインリード端子１１に至り、２列のＦＥＴペレッ
ト２を通過したＲＦ信号は合成されることになる。これ
を図示したのが図４，図６であり、コースＣ２３，コー
スＤ２４コースＥ２５ではＦＥＴペレットに入力する際
には位相がずれているが、ＦＥＴペレットからドレイン
リード端子に至るまでに位相ずれが解消され、同相とな
って出力される。
【００２６】以上の構成によりトータルゲート幅８０ｍ
ｍ（２０ｍｍ×４個）にＦＥＴペレット２のゲート幅を
拡大し、かつ同相にてＲＦ信号を増幅することにより、
従来例に比較して出力を２０Ｗから４０Ｗに高出力化さ
れている。また出力側整合回路用セラミック基板を用い
ずに、パッケージ１の外壁をなすセラミック部上に出力
側整合回路６，９のメタライズパターンを形成すること
により、部材点数を１つ削減でき、これにより部材組立
工数及び部材コストを削減できる。
ｍ（２０ｍｍ×４個）にＦＥＴペレット２のゲート幅を
拡大し、かつ同相にてＲＦ信号を増幅することにより、
従来例に比較して出力を２０Ｗから４０Ｗに高出力化さ
れている。また出力側整合回路用セラミック基板を用い
ずに、パッケージ１の外壁をなすセラミック部上に出力
側整合回路６，９のメタライズパターンを形成すること
により、部材点数を１つ削減でき、これにより部材組立
工数及び部材コストを削減できる。
【００２７】（実施例２）図７は本発明の実施例２を示
す平面図である。本実施例ではパッケージ１内に６個の
例えば出力１０Ｗ，ゲート幅２０ｍｍのＦＥＴペレット
２がゲートリード端子１０からドレインリード端子１１
に至る信号の伝送方向に平行に３列に配置されている。
入力側整合用回路として、パッケージ１のセラミック部
７上に形成したメタライズパターン８と、セラミック基
板３上に形成したメタライズパターン５とを用い、出力
側整合用回路として、パッケージ１のセラミック部７上
に形成したメタライズパターン８と、セラミック基板４
上に形成したメタライズパターン６とを用いた構成とな
っている。これによりＦＥＴのトータルゲート幅を１２
０ｍｍ（２０ｍｍ×６個）とし、出力を６０Ｗと高出力
化されている。
す平面図である。本実施例ではパッケージ１内に６個の
例えば出力１０Ｗ，ゲート幅２０ｍｍのＦＥＴペレット
２がゲートリード端子１０からドレインリード端子１１
に至る信号の伝送方向に平行に３列に配置されている。
入力側整合用回路として、パッケージ１のセラミック部
７上に形成したメタライズパターン８と、セラミック基
板３上に形成したメタライズパターン５とを用い、出力
側整合用回路として、パッケージ１のセラミック部７上
に形成したメタライズパターン８と、セラミック基板４
上に形成したメタライズパターン６とを用いた構成とな
っている。これによりＦＥＴのトータルゲート幅を１２
０ｍｍ（２０ｍｍ×６個）とし、出力を６０Ｗと高出力
化されている。
【００２８】
【発明の効果】以上説明したように本発明は、ＦＥＴペ
レットのゲート列及びドレイン列をゲートリード端子か
らドレインリード端子に至る信号の伝送方向に対して平
行に配置して、ＦＥＴペレットを複数配列することによ
り、従来の構造では例えばサイズ５ｍｍ×１ｍｍ×０．
１ｍｍの出力１０Ｗ用ＦＥＴペレットを４個並べるため
にパッケージ幅が２３ｍｍ以上必要であったのに対し、
入力側整合回路幅例えば３ｍｍと出力側整合回路幅例え
ば片側３ｍｍとＦＥＴペレット幅各１ｍｍ及びクリアラ
ンスからＦＥＴペレットのトータルゲート幅を２倍ない
しそれ以上に拡大しても、パッケージ幅は例えば１４ｍ
ｍに抑えることができ、パッケージのスリム化を実現で
きる。
レットのゲート列及びドレイン列をゲートリード端子か
らドレインリード端子に至る信号の伝送方向に対して平
行に配置して、ＦＥＴペレットを複数配列することによ
り、従来の構造では例えばサイズ５ｍｍ×１ｍｍ×０．
１ｍｍの出力１０Ｗ用ＦＥＴペレットを４個並べるため
にパッケージ幅が２３ｍｍ以上必要であったのに対し、
入力側整合回路幅例えば３ｍｍと出力側整合回路幅例え
ば片側３ｍｍとＦＥＴペレット幅各１ｍｍ及びクリアラ
ンスからＦＥＴペレットのトータルゲート幅を２倍ない
しそれ以上に拡大しても、パッケージ幅は例えば１４ｍ
ｍに抑えることができ、パッケージのスリム化を実現で
きる。
【００２９】また高周波信号を同位相にて合成すること
ができるため、従来位相ずれによる損失例えば０．４ｄ
Ｂにより出力１０Ｗ用ＦＥＴペレットを４個並べても４
０Ｗが得られず、３６．５Ｗに劣化していたのに対し、
４０Ｗの出力を得ることができ、また出力を４０Ｗ以上
に高出力化するのに際しても有効である。
ができるため、従来位相ずれによる損失例えば０．４ｄ
Ｂにより出力１０Ｗ用ＦＥＴペレットを４個並べても４
０Ｗが得られず、３６．５Ｗに劣化していたのに対し、
４０Ｗの出力を得ることができ、また出力を４０Ｗ以上
に高出力化するのに際しても有効である。
【００３０】またパッケージのセラミック部上に形成し
たメタライズパターンを用いることにより、出力側セラ
ミック基板などの部品点数を削減することができ、更に
組立工数の低減，歩留り例えば０．０２％の向上，部材
コストの削減ができる。
たメタライズパターンを用いることにより、出力側セラ
ミック基板などの部品点数を削減することができ、更に
組立工数の低減，歩留り例えば０．０２％の向上，部材
コストの削減ができる。
【図１】本発明の実施例１を示す平面図である。
【図２】従来技術による電界効果型トランジスタを示す
平面図である。
平面図である。
【図３】従来技術における高周波信号の通過経路を示す
図である。
図である。
【図４】本発明における高周波信号の通過経路を示す図
である。
である。
【図５】従来技術における高周波信号の通過経路別の位
相回り（ＦＥＴの増幅度を１とした場合）を示すチャー
ト図である。
相回り（ＦＥＴの増幅度を１とした場合）を示すチャー
ト図である。
【図６】本発明における高周波信号の通過経路別の位相
回り（ＦＥＴの増幅度を１とした場合）を示すチャート
図である。
回り（ＦＥＴの増幅度を１とした場合）を示すチャート
図である。
【図７】本発明の実施例２を示す平面図である。
１ パッケージ ２ ＦＥＴペレット ２ａ ＦＥＴペレットのゲート ２ｂ ＦＥＴペレットのドレイン ３ 入力側セラミック基板 ４ 出力側セラミック基板 ５ 入力側メタライズパターン（整合回路） ６ 出力側メタライズパターン（整合回路） ７ パッケージの外壁をなすセラミック部 ８ 入力側メタライズパターン（整合回路） ９ 出力側メタライズパターン（整合回路） １０ ゲートリード端子 １１ ドレインリード端子 １２ 金ボンディングワイヤー １３ コースＡ １４ コースＢ ２３ コースＣ ２４ コースＤ ２８ 位相ずれθ
Claims (6)
- 【請求項１】 ＦＥＴペレットと、内部整合回路とをパ
ッケージ内に有し、ゲートリード端子からの高周波信号
を電力増幅してドレインリード端子に出力する電界効果
型トランジスタであって、 ＦＥＴペレットは、高周波信号の電力増幅を行うもので
あって、複数のゲート及びドレインを対向する側縁に列
状に配列したものであり、 内部整合回路は、前記ＦＥＴペレットのゲート列にゲー
トリード端子からの信号を分岐する入力側整合回路と、
前記ＦＥＴペレットのドレイン列から出力される信号を
整合してドレインリード端子に出力する出力側整合回路
とからなるものであり、 前記ＦＥＴペレットは、ゲート列及びドレイン列をゲー
トリード端子からドレインリード端子に至る信号の伝送
方向に対して平行に配置して設置されたものであること
を特徴とする電界効果型トランジスタ。 - 【請求項２】 前記ＦＥＴペレットは、ゲート列とドレ
イン列が内部整合回路に前記信号の伝送方向に対して直
交する方向でそれぞれ接続されたものであることを特徴
とする請求項１に記載の電界効果型トランジスタ。 - 【請求項３】 前記ＦＥＴペレットは、前記信号の伝送
方向に列状に配置されたものであることを特徴とする請
求項１又は２に記載の電界効果型トランジスタ。 - 【請求項４】 前記ＦＥＴペレット列は、前記信号の伝
送方向に並列に複数配列されたものであることを特徴と
する請求項３に記載の電界効果型トランジスタ。 - 【請求項５】 前記内部整合回路は、メタライズパター
ンで構成されたものであることを特徴とする請求項１に
記載の電界効果型トランジスタ。 - 【請求項６】 前記出力側整合回路のメタライズパター
ンは、パッケージの外壁をなすセラミック部上に形成し
たものであることを特徴とする請求項５に記載の電界効
果型トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7160585A JP2980001B2 (ja) | 1995-06-27 | 1995-06-27 | 電界効果型トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7160585A JP2980001B2 (ja) | 1995-06-27 | 1995-06-27 | 電界効果型トランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0918254A true JPH0918254A (ja) | 1997-01-17 |
| JP2980001B2 JP2980001B2 (ja) | 1999-11-22 |
Family
ID=15718144
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7160585A Expired - Fee Related JP2980001B2 (ja) | 1995-06-27 | 1995-06-27 | 電界効果型トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2980001B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008515335A (ja) * | 2004-09-30 | 2008-05-08 | テレフオンアクチーボラゲット エル エム エリクソン（パブル） | 縮小された領域上の増幅器の結合回路 |
| US9806039B2 (en) | 2015-04-15 | 2017-10-31 | Mitsubishi Electric Corporation | Amplifier |
-
1995
- 1995-06-27 JP JP7160585A patent/JP2980001B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008515335A (ja) * | 2004-09-30 | 2008-05-08 | テレフオンアクチーボラゲット エル エム エリクソン（パブル） | 縮小された領域上の増幅器の結合回路 |
| US9806039B2 (en) | 2015-04-15 | 2017-10-31 | Mitsubishi Electric Corporation | Amplifier |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2980001B2 (ja) | 1999-11-22 |
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