JPH09185486A - 表示制御装置 - Google Patents
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- JPH09185486A JPH09185486A JP8000764A JP76496A JPH09185486A JP H09185486 A JPH09185486 A JP H09185486A JP 8000764 A JP8000764 A JP 8000764A JP 76496 A JP76496 A JP 76496A JP H09185486 A JPH09185486 A JP H09185486A
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- 238000006243 chemical reaction Methods 0.000 description 9
- 238000010586 diagram Methods 0.000 description 6
- 238000000034 method Methods 0.000 description 2
- 239000003086 colorant Substances 0.000 description 1
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- 230000002542 deteriorative effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
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- Digital Computer Display Output (AREA)
- Liquid Crystal Display Device Control (AREA)
- Controls And Circuits For Display Device (AREA)
Abstract
(57)【要約】
【課題】 フレームメモリから読み出される同一内容の
描画・表示データをＣＲＴおよびＬＣＤのいずれにも表
示可能とさせる表示制御装置において、メモリを節約
し、かつ、ＬＣＤ表示用クロックが非同期でも対応し、
描画性能を落とさずに一般的に非同期なＬＣＤとＣＲＴ
の同時表示が可能となる表示制御装置を提供する。 【解決手段】 ＬＣＤ用メモリ１０５またはＬＣＤ用Ｆ
ＩＦＯバッファと専用のＬＣＤ用メモリ制御回路１０６
またはＬＣＤ用ＦＩＦＯバッファ制御回路を設けること
により、ＬＣＤ１０９とＣＲＴ１１０のドット表示周波
数差を利用することでその比率分メモリを節約し、か
つ、ＬＣＤ表示用クロックが非同期でも対応するため、
描画性能を落とさずに一般的に非同期なＬＣＤ１０９と
ＣＲＴ１１０の同時表示が可能となる。
描画・表示データをＣＲＴおよびＬＣＤのいずれにも表
示可能とさせる表示制御装置において、メモリを節約
し、かつ、ＬＣＤ表示用クロックが非同期でも対応し、
描画性能を落とさずに一般的に非同期なＬＣＤとＣＲＴ
の同時表示が可能となる表示制御装置を提供する。 【解決手段】 ＬＣＤ用メモリ１０５またはＬＣＤ用Ｆ
ＩＦＯバッファと専用のＬＣＤ用メモリ制御回路１０６
またはＬＣＤ用ＦＩＦＯバッファ制御回路を設けること
により、ＬＣＤ１０９とＣＲＴ１１０のドット表示周波
数差を利用することでその比率分メモリを節約し、か
つ、ＬＣＤ表示用クロックが非同期でも対応するため、
描画性能を落とさずに一般的に非同期なＬＣＤ１０９と
ＣＲＴ１１０の同時表示が可能となる。
Description
【０００１】
【発明の属する技術分野】本発明は、描画・表示データ
を格納するフレームメモリを備え、フレームメモリから
読み出される同一内容の描画・表示データをＣＲＴおよ
びＬＣＤのいずれにも表示可能とさせる表示制御装置に
関する。
を格納するフレームメモリを備え、フレームメモリから
読み出される同一内容の描画・表示データをＣＲＴおよ
びＬＣＤのいずれにも表示可能とさせる表示制御装置に
関する。
【０００２】
【従来の技術】従来技術では、描画・表示データを格納
するフレームメモリを備え、該フレームメモリから読み
出される同一内容の前記描画・表示データをＣＲＴおよ
びＬＣＤのいずれにも表示可能とさせるには、ＣＲＴ用
フレームバッファからのＣＲＴ出力データを一旦ＬＣＤ
用フレームバッファに取り込み、このフレームバッファ
からＬＣＤ同期クロックでＬＣＤに表示出力することが
必要であった。即ち、ＬＣＤ用表示のために１画面分の
フレームバッファを持つことで、描画性能を維持してい
たが、大容量のフレームメモリが必要である。
するフレームメモリを備え、該フレームメモリから読み
出される同一内容の前記描画・表示データをＣＲＴおよ
びＬＣＤのいずれにも表示可能とさせるには、ＣＲＴ用
フレームバッファからのＣＲＴ出力データを一旦ＬＣＤ
用フレームバッファに取り込み、このフレームバッファ
からＬＣＤ同期クロックでＬＣＤに表示出力することが
必要であった。即ち、ＬＣＤ用表示のために１画面分の
フレームバッファを持つことで、描画性能を維持してい
たが、大容量のフレームメモリが必要である。
【０００３】特開平５−３０３３４８号公報には、ＬＣ
Ｄ用フレームバッファのメモリ容畳を少なくする方法が
開示されているが、その条件としてはＬＣＤのフレーム
周波数とＣＲＴのフレーム周波数とは同期していること
が必要であり、ＬＣＤのフレーム周波数とＣＲＴのフレ
ーム周波数とが非同期の場合には成立しない。
Ｄ用フレームバッファのメモリ容畳を少なくする方法が
開示されているが、その条件としてはＬＣＤのフレーム
周波数とＣＲＴのフレーム周波数とは同期していること
が必要であり、ＬＣＤのフレーム周波数とＣＲＴのフレ
ーム周波数とが非同期の場合には成立しない。
【０００４】特開昭６３−５０８９３号公報には、ＬＣ
Ｄ用フレームバッファの代わりにＦＩＦＯバッファを使
用して小容量化した表示制御回路が開示されている。図
４は上記公報に開示された表示制御回路の構成を示すブ
ロック図である。図中、符号４０１は画像メモリ（ＶＲ
ＡＭ）、４０２は表示コントローラ（ＧＤＣ）、４０３
はパラレルーシリアル変換回路、４０４はタイミング発
生回路、４０５はＬＣＤ用ＦＩＦＯバッファ、４０６、
４０７はカウンタ、４０８はアドレスラッチ、４０９、
４１０、４１１はマルチプレクサ、４１２、４１３、４
１４はそれぞれＣＰＵ（図示せず）からのアドレス信
号、書込信号、コントロール信号である。
Ｄ用フレームバッファの代わりにＦＩＦＯバッファを使
用して小容量化した表示制御回路が開示されている。図
４は上記公報に開示された表示制御回路の構成を示すブ
ロック図である。図中、符号４０１は画像メモリ（ＶＲ
ＡＭ）、４０２は表示コントローラ（ＧＤＣ）、４０３
はパラレルーシリアル変換回路、４０４はタイミング発
生回路、４０５はＬＣＤ用ＦＩＦＯバッファ、４０６、
４０７はカウンタ、４０８はアドレスラッチ、４０９、
４１０、４１１はマルチプレクサ、４１２、４１３、４
１４はそれぞれＣＰＵ（図示せず）からのアドレス信
号、書込信号、コントロール信号である。
【０００５】本公報のＤｕａｌ−ＳｃａｎＳＴＮ−ＬＣ
Ｄの場合、上下パネル用のデータを時分割にＬＣＤ用Ｆ
ＩＦＯバッファ４０５に格納する際、ＣＲＴ用フレーム
バッファである画像メモリ（ＶＲＡＭ）４０１がＤｕａ
ｌ−Ｐｏｒｔ−ＲＡＭでも、ＣＲＴ用表示リードアクセ
スの他にＬＣＤ用表示リードアクセスが上下パネルのど
ちらか一方余計必要となり、最悪ＬＣＤのフレーム周波
数とＣＲＴのフレーム周波数とが非同期の場合は上下パ
ネル分の表示リードアクセスが増える分、従来方式より
描画性能が低下する。また、性能を下げないためにもＣ
ＲＴ用フレームバッファとしてＤｕａｌ−Ｐｏｒｔ−Ｒ
ＡＭでなければならない。
Ｄの場合、上下パネル用のデータを時分割にＬＣＤ用Ｆ
ＩＦＯバッファ４０５に格納する際、ＣＲＴ用フレーム
バッファである画像メモリ（ＶＲＡＭ）４０１がＤｕａ
ｌ−Ｐｏｒｔ−ＲＡＭでも、ＣＲＴ用表示リードアクセ
スの他にＬＣＤ用表示リードアクセスが上下パネルのど
ちらか一方余計必要となり、最悪ＬＣＤのフレーム周波
数とＣＲＴのフレーム周波数とが非同期の場合は上下パ
ネル分の表示リードアクセスが増える分、従来方式より
描画性能が低下する。また、性能を下げないためにもＣ
ＲＴ用フレームバッファとしてＤｕａｌ−Ｐｏｒｔ−Ｒ
ＡＭでなければならない。
【０００６】
【発明が解決しようとする課題】従来方式では、ＬＣＤ
用表示のために１画面分のフレームバッファを持つこと
で、描画性能を維持していたが、このため大容量のフレ
ームメモリが必要である。また、そのフレームバッファ
を小容量化するためには、ＣＲＴのフレーム周波数とＬ
ＣＤのフレーム周波数とを同期に制限することが必要で
ある。また、ＣＲＴフレームバッファとしてＤｕａｌ−
Ｐｏｒｔ−ＲＡＭを、ＬＣＤ用フレームバッファの代わ
りにＦＩＦＯバッファを使用する方法は、描画性能に影
響を与えていた。
用表示のために１画面分のフレームバッファを持つこと
で、描画性能を維持していたが、このため大容量のフレ
ームメモリが必要である。また、そのフレームバッファ
を小容量化するためには、ＣＲＴのフレーム周波数とＬ
ＣＤのフレーム周波数とを同期に制限することが必要で
ある。また、ＣＲＴフレームバッファとしてＤｕａｌ−
Ｐｏｒｔ−ＲＡＭを、ＬＣＤ用フレームバッファの代わ
りにＦＩＦＯバッファを使用する方法は、描画性能に影
響を与えていた。
【０００７】本発明の目的は、フレームメモリから読み
出される同一内容の描画・表示データをＣＲＴおよびＬ
ＣＤのいずれにも表示可能とさせる表示制御装置におい
て、メモリを節約し、かつ、ＬＣＤ表示用クロックが非
同期でも対応し、描画性能を落とさずに一般的に非同期
なＬＣＤとＣＲＴの同時表示が可能となる表示制御装置
を提供することにある。
出される同一内容の描画・表示データをＣＲＴおよびＬ
ＣＤのいずれにも表示可能とさせる表示制御装置におい
て、メモリを節約し、かつ、ＬＣＤ表示用クロックが非
同期でも対応し、描画性能を落とさずに一般的に非同期
なＬＣＤとＣＲＴの同時表示が可能となる表示制御装置
を提供することにある。
【０００８】
【課題を解決するための手段】本発明の表示制御装置
は、描画・表示データを格納するフレームメモリを備
え、フレームメモリから読み出される同一内容の描画・
表示データをＣＲＴおよびＬＣＤのいずれにも表示可能
とさせる表示制御装置において、ＣＲＴ用描画・表示デ
ータが設定された色に変換されＲＧＢデータとして出力
されるパレットから出力されるＲＧＢデータを一時格納
するＬＣＤ用メモリと、パレットから出力されるＲＧＢ
データのＬＣＤ用メモリへの格納やＣＲＴとＬＣＤの表
示周期差に応じてＬＣＤ用表示リードを制御するＬＣＤ
用メモリ制御回路とが設けられている。
は、描画・表示データを格納するフレームメモリを備
え、フレームメモリから読み出される同一内容の描画・
表示データをＣＲＴおよびＬＣＤのいずれにも表示可能
とさせる表示制御装置において、ＣＲＴ用描画・表示デ
ータが設定された色に変換されＲＧＢデータとして出力
されるパレットから出力されるＲＧＢデータを一時格納
するＬＣＤ用メモリと、パレットから出力されるＲＧＢ
データのＬＣＤ用メモリへの格納やＣＲＴとＬＣＤの表
示周期差に応じてＬＣＤ用表示リードを制御するＬＣＤ
用メモリ制御回路とが設けられている。
【０００９】また、描画・表示データを格納するフレー
ムメモリを備え、フレームメモリから読み出される同一
内容の描画・表示データをＣＲＴおよびＬＣＤのいずれ
にも表示可能とさせる表示制御装置において、ＣＲＴ用
描画・表示データが設定された色に変換されＲＧＢデー
タとして出力されるパレットから出力されるＲＧＢデー
タを一時格納するＬＣＤ用ＦＩＦＯバッファと、パレッ
トから出力されるＲＧＢデータのＬＣＤ用ＦＩＦＯバッ
ファへの格納やＣＲＴとＬＣＤの表示周期差に応じてＬ
ＣＤ用表示リードを制御するＬＣＤ用ＦＩＦＯバッファ
制御回路とが設けられていてもよい。
ムメモリを備え、フレームメモリから読み出される同一
内容の描画・表示データをＣＲＴおよびＬＣＤのいずれ
にも表示可能とさせる表示制御装置において、ＣＲＴ用
描画・表示データが設定された色に変換されＲＧＢデー
タとして出力されるパレットから出力されるＲＧＢデー
タを一時格納するＬＣＤ用ＦＩＦＯバッファと、パレッ
トから出力されるＲＧＢデータのＬＣＤ用ＦＩＦＯバッ
ファへの格納やＣＲＴとＬＣＤの表示周期差に応じてＬ
ＣＤ用表示リードを制御するＬＣＤ用ＦＩＦＯバッファ
制御回路とが設けられていてもよい。
【００１０】従ってＬＣＤ用メモリまたはＬＣＤ用ＦＩ
ＦＯバッファと専用のＬＣＤ用メモリ制御回路またはＬ
ＣＤ用ＦＩＦＯバッファ制御回路を設けることにより、
ＬＣＤとＣＲＴのドット表示周波数差を利用することで
その比率分メモリを節約し、かつ、ＬＣＤ表示用クロッ
クが非同期でも対応するため、描画性能を落とさずに一
般的に非同期なＬＣＤとＣＲＴの同時表示が可能とな
る。
ＦＯバッファと専用のＬＣＤ用メモリ制御回路またはＬ
ＣＤ用ＦＩＦＯバッファ制御回路を設けることにより、
ＬＣＤとＣＲＴのドット表示周波数差を利用することで
その比率分メモリを節約し、かつ、ＬＣＤ表示用クロッ
クが非同期でも対応するため、描画性能を落とさずに一
般的に非同期なＬＣＤとＣＲＴの同時表示が可能とな
る。
【００１１】
【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して説明する。図１は本発明の第１の実施
の形態を説明するためのブロック図、図２は本発明の実
施の形態を説明するためのタイミング図である。
て図面を参照して説明する。図１は本発明の第１の実施
の形態を説明するためのブロック図、図２は本発明の実
施の形態を説明するためのタイミング図である。
【００１２】図中、符号１０１はフレームメモリ、１０
２は表示コントローラ、１０３は表示データ用バッフ
ァ、１０４はパレット、１０５はＬＣＤ用メモリ、１０
６はＬＣＤ用メモリ制御回路、１０７は階調変換回路、
１０８はＤＡコンバ−タ、１０９はＬＣＤ（Ｄｕａｌ−
ＳｃａｎＳＴＮ−ＬＣＤ）、１ｌ０はＣＲＴである。
２は表示コントローラ、１０３は表示データ用バッフ
ァ、１０４はパレット、１０５はＬＣＤ用メモリ、１０
６はＬＣＤ用メモリ制御回路、１０７は階調変換回路、
１０８はＤＡコンバ−タ、１０９はＬＣＤ（Ｄｕａｌ−
ＳｃａｎＳＴＮ−ＬＣＤ）、１ｌ０はＣＲＴである。
【００１３】図１に示すとおり、本発明の第１の実施の
形態の表示制御装置は描画・表示データを格納するフレ
ームメモリ１０１と、フレームメモリ１０１からの描画
・表示データリードやバッファ制御を司る表示コントロ
ーラ１０２と、描画・表示データを一時格納する描画・
表示データ用バッファ１０３と、パレット１０４と、パ
レット１０４から出力されるデータを一時格納するＬＣ
Ｄ用メモリ１０５と、ＬＣＤ用メモリ１０５へのパレッ
ト１０４出力データの格納やＣＲＴ１１０とＬＣＤ１０
９表示周期差に応じてＬＣＤ用表示リードを制御するＬ
ＣＤ用メモリ制御回路１０６と、階調変換回路１０７
と、ＤＡコンバータ１０８と、ＬＣＤ（Ｄｕａｌ−Ｓｃ
ａｎＳＴＮ−ＬＣＤ）１０９と、ＣＲＴ１１０とから構
成される。
形態の表示制御装置は描画・表示データを格納するフレ
ームメモリ１０１と、フレームメモリ１０１からの描画
・表示データリードやバッファ制御を司る表示コントロ
ーラ１０２と、描画・表示データを一時格納する描画・
表示データ用バッファ１０３と、パレット１０４と、パ
レット１０４から出力されるデータを一時格納するＬＣ
Ｄ用メモリ１０５と、ＬＣＤ用メモリ１０５へのパレッ
ト１０４出力データの格納やＣＲＴ１１０とＬＣＤ１０
９表示周期差に応じてＬＣＤ用表示リードを制御するＬ
ＣＤ用メモリ制御回路１０６と、階調変換回路１０７
と、ＤＡコンバータ１０８と、ＬＣＤ（Ｄｕａｌ−Ｓｃ
ａｎＳＴＮ−ＬＣＤ）１０９と、ＣＲＴ１１０とから構
成される。
【００１４】次に本発明の第１の実施の形態の動作につ
いて図２により説明する。
いて図２により説明する。
【００１５】ＣＲＴ表示シーケンスとしては、まず、表
示コントローラ１０２がフレームメモリ１０１よりＣＲ
Ｔ用描画・表示データをリードし、ＣＲＴ用描画・表示
データを描画・表示データ用バッファ１０３に格納させ
る。そして、ＣＲＴ表示クロックのタイミングで描画・
表示データ用バッファ１０３に格納されているＣＲＴ用
描画・表示データをパレット１０４に出力し、パレット
１０４にてＣＲＴ用描画・表示データがパレット設定さ
れた色に変換されてＲＧＢデータ（デジタルデータ）と
なり、ＲＧＢデータをＤＡコンバータ１０８にてアナロ
グ信号に変換してＣＲＴ１１０に出力する。
示コントローラ１０２がフレームメモリ１０１よりＣＲ
Ｔ用描画・表示データをリードし、ＣＲＴ用描画・表示
データを描画・表示データ用バッファ１０３に格納させ
る。そして、ＣＲＴ表示クロックのタイミングで描画・
表示データ用バッファ１０３に格納されているＣＲＴ用
描画・表示データをパレット１０４に出力し、パレット
１０４にてＣＲＴ用描画・表示データがパレット設定さ
れた色に変換されてＲＧＢデータ（デジタルデータ）と
なり、ＲＧＢデータをＤＡコンバータ１０８にてアナロ
グ信号に変換してＣＲＴ１１０に出力する。
【００１６】また、ＬＣＤ表示シーケンスとしては、上
記パレット１０４から出力されたＲＧＢデータをＣＲＴ
表示クロックタイミングでＬＣＤ用メモリ１０５に格納
する。格納するデータ容量はＬＣＤ１０９とＣＲＴ１１
０の表示周波数比分が１／２の場合（図２のタイミング
の様にＣＲＴ−ＶＳＹＮＣ＝６０ＨｚでＬＣＤ片側のＶ
ＳＹＮＣ（Ｄｕａｌ−ＳｃａｎＳＴＮ−ＬＣＤではＦＬ
Ｍ）＝３０Ｈｚの場合）、パネル上下の表示に必要なメ
モリ容量のｌ／２（図２のＣＲＴ表示出力タイミングを
示すＣＲＴ−ＤＩＳＰの上下のｌ／２分格納するメモリ
容量）となる。同様にＣＲＴ−ＶＳＹＮＣ＝９０ＨＺで
ＬＣＤ片側のＶＳＹＮＣ（ＬＣＤ−ＦＬＭ）＝３０Ｈｚ
の場合、格納するデータ容量はパネル上下の表示に必要
なメモリ容量の１／３となる。
記パレット１０４から出力されたＲＧＢデータをＣＲＴ
表示クロックタイミングでＬＣＤ用メモリ１０５に格納
する。格納するデータ容量はＬＣＤ１０９とＣＲＴ１１
０の表示周波数比分が１／２の場合（図２のタイミング
の様にＣＲＴ−ＶＳＹＮＣ＝６０ＨｚでＬＣＤ片側のＶ
ＳＹＮＣ（Ｄｕａｌ−ＳｃａｎＳＴＮ−ＬＣＤではＦＬ
Ｍ）＝３０Ｈｚの場合）、パネル上下の表示に必要なメ
モリ容量のｌ／２（図２のＣＲＴ表示出力タイミングを
示すＣＲＴ−ＤＩＳＰの上下のｌ／２分格納するメモリ
容量）となる。同様にＣＲＴ−ＶＳＹＮＣ＝９０ＨＺで
ＬＣＤ片側のＶＳＹＮＣ（ＬＣＤ−ＦＬＭ）＝３０Ｈｚ
の場合、格納するデータ容量はパネル上下の表示に必要
なメモリ容量の１／３となる。
【００１７】ＬＣＤ用メモリ制御回路６にて、ＣＲＴ用
描画・表示データリードのアドレスカウンタ値を検出し
ながら、パレツト１０４からＤＡコンバータ１０８に出
力されるＲＣＢデータを、パネル上、パネル下に相当す
る格納すべきデータを格納するアドレス範囲内でＬＣＤ
用メモリ１０５に順次取り込む（タイミングは図２のＬ
ＣＤ−格納データ）。
描画・表示データリードのアドレスカウンタ値を検出し
ながら、パレツト１０４からＤＡコンバータ１０８に出
力されるＲＣＢデータを、パネル上、パネル下に相当す
る格納すべきデータを格納するアドレス範囲内でＬＣＤ
用メモリ１０５に順次取り込む（タイミングは図２のＬ
ＣＤ−格納データ）。
【００１８】次に、ＬＣＤ用メモリ制御回路１０６がＬ
ＣＤ用メモリ１０５に対し、格納されているＲＧＢデー
タをＬＣＤ用表示クロックタイミングで上下パネル用に
時分割にして階調変換回路１０７に出力する（タイミン
グは図２のＬＣＤ−ＤＩＳＰ）。
ＣＤ用メモリ１０５に対し、格納されているＲＧＢデー
タをＬＣＤ用表示クロックタイミングで上下パネル用に
時分割にして階調変換回路１０７に出力する（タイミン
グは図２のＬＣＤ−ＤＩＳＰ）。
【００１９】そして、階調変換回路１０７にて階調変換
され、Ｄｕａｌ−ＳｃａｎＳＴＮ−ＬＣＤ（パネル上
下）１０９に出力する。
され、Ｄｕａｌ−ＳｃａｎＳＴＮ−ＬＣＤ（パネル上
下）１０９に出力する。
【００２０】次に残りの分の表示については、上記を繰
り返すことで表示を完了させる。
り返すことで表示を完了させる。
【００２１】次に、本発明の第２の実施の形態について
図面を参照して説明する。図３は本発明の第２の実施の
形態を説明するためのブロック図である。
図面を参照して説明する。図３は本発明の第２の実施の
形態を説明するためのブロック図である。
【００２２】図中、符号３０１はフレームメモリ、３０
２は表示コントローラ、３０３は表示データ用バッフ
ァ、３０４はパレット、３０５はＬＣＤ用ＦＩＦＯバッ
ファ、３０６はＬＣＤ用ＦＩＦＯバッファ制御回路、３
０７は階調変換回路、３０８はＤＡコンバ−タ、３０９
はＬＣＤ（Ｄｕａｌ−ＳｃａｎＳＴＮ−ＬＣＤ）、３ｌ
０はＣＲＴである。
２は表示コントローラ、３０３は表示データ用バッフ
ァ、３０４はパレット、３０５はＬＣＤ用ＦＩＦＯバッ
ファ、３０６はＬＣＤ用ＦＩＦＯバッファ制御回路、３
０７は階調変換回路、３０８はＤＡコンバ−タ、３０９
はＬＣＤ（Ｄｕａｌ−ＳｃａｎＳＴＮ−ＬＣＤ）、３ｌ
０はＣＲＴである。
【００２３】図３に示すとおり、本発明の第２の実施の
形態の表示制御装置は描画・表示データを格納するフレ
ームメモリ３０１と、フレームメモリ３０１からの表示
データリードやバッファ制御を司る表示コントローラ３
０２と、描画・表示データを一時格納する描画・表示デ
ータ用バッファ３０３と、パレット３０４と、パレット
３０４から出力されるデータを一時格納するＬＣＤ用Ｆ
ＩＦＯバッファ３０５と、ＬＣＤ用ＦＩＦＯバッファ３
０５へのパレット３０４出力データの格納やＣＲＴ３１
０とＬＣＤ３０９表示周期差に応じてＬＣＤ用表示リー
ドを制御するＬＣＤ用ＦＩＦＯバッファ制御回路３０６
と、階調変換回路３０７と、ＤＡコンバータ３０８と、
ＬＣＤ（Ｄｕａｌ−ＳｃａｎＳＴＮ−ＬＣＤ）３０９
と、ＣＲＴ３１０とから構成される。
形態の表示制御装置は描画・表示データを格納するフレ
ームメモリ３０１と、フレームメモリ３０１からの表示
データリードやバッファ制御を司る表示コントローラ３
０２と、描画・表示データを一時格納する描画・表示デ
ータ用バッファ３０３と、パレット３０４と、パレット
３０４から出力されるデータを一時格納するＬＣＤ用Ｆ
ＩＦＯバッファ３０５と、ＬＣＤ用ＦＩＦＯバッファ３
０５へのパレット３０４出力データの格納やＣＲＴ３１
０とＬＣＤ３０９表示周期差に応じてＬＣＤ用表示リー
ドを制御するＬＣＤ用ＦＩＦＯバッファ制御回路３０６
と、階調変換回路３０７と、ＤＡコンバータ３０８と、
ＬＣＤ（Ｄｕａｌ−ＳｃａｎＳＴＮ−ＬＣＤ）３０９
と、ＣＲＴ３１０とから構成される。
【００２４】本発明の第２の実施の形態の動作について
は、上述の本発明の第１の実施の形態の動作において、
ＬＣＤ用メモリ１０５の代わりにＬＣＤ用ＦＩＦＯバッ
ファ３０５と、ＬＣＤ用メモリ制御回路１０６の代わり
にＬＣＤ用ＦＩＦＯバッファ制御回路３０６と置き換え
ることによって同様に説明できる。
は、上述の本発明の第１の実施の形態の動作において、
ＬＣＤ用メモリ１０５の代わりにＬＣＤ用ＦＩＦＯバッ
ファ３０５と、ＬＣＤ用メモリ制御回路１０６の代わり
にＬＣＤ用ＦＩＦＯバッファ制御回路３０６と置き換え
ることによって同様に説明できる。
【００２５】
【発明の効果】以上説明したように本発明は、ＬＣＤ用
メモリまたはＬＣＤ用ＦＩＦＯバッファと専用のＬＣＤ
用メモリ制御回路またはＬＣＤ用ＦＩＦＯバッファ制御
回路を設けることにより、ＬＣＤとＣＲＴのドット表示
周波数差を利用することでその比率分メモリを節約し、
かつ、ＬＣＤ表示用クロックが非同期でも対応するた
め、描画性能を落とさずに一般的に非同期なＬＣＤとＣ
ＲＴの同時表示を可能にするという効果がある。
メモリまたはＬＣＤ用ＦＩＦＯバッファと専用のＬＣＤ
用メモリ制御回路またはＬＣＤ用ＦＩＦＯバッファ制御
回路を設けることにより、ＬＣＤとＣＲＴのドット表示
周波数差を利用することでその比率分メモリを節約し、
かつ、ＬＣＤ表示用クロックが非同期でも対応するた
め、描画性能を落とさずに一般的に非同期なＬＣＤとＣ
ＲＴの同時表示を可能にするという効果がある。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態を説明するためのブ
ロック図である。
ロック図である。
【図２】本発明の実施の形態を説明するためのタイミン
グ図である。
グ図である。
【図３】本発明の第２の実施の形態を説明するためのブ
ロック図である。
ロック図である。
【図４】公報に開示された表示制御回路の構成を示すブ
ロック図である。
ロック図である。
１０１、３０１ フレームメモリ １０２、３０２、４０２ 表示コントローラ １０３、３０３ 描画・表示データ用バッファ １０４、３０４ パレット １０５ ＬＣＤ用メモリ １０６ ＬＣＤ用メモリ制御回路 １０７、３０７ 階調変換回路 １０８、３０８ ＤＡコンバ−タ １０９、３０９ ＬＣＤ（Ｄｕａｌ−ＳｃａｎＳＴＮ
−ＬＣＤ） １ｌ０、３１０ ＣＲＴ ３０５、４０５ ＬＣＤ用ＦＩＦＯバッファ ３０６ ＬＣＤ用ＦＩＦＯバッファ制御回路 ４０１ 画像メモリ（ＶＲＡＭ） ４０３ パラレルーシリアル変換回路 ４０４ タイミング発生回路 ４０６、４０７ カウンタ ４０８ アドレスラッチ ４０９、４１０、４１１ マルチプレクサ ４１２ ＣＰＵからのアドレス信号 ４１３ ＣＰＵからの書込信号 ４１４ ＣＰＵからのコントロール信号
−ＬＣＤ） １ｌ０、３１０ ＣＲＴ ３０５、４０５ ＬＣＤ用ＦＩＦＯバッファ ３０６ ＬＣＤ用ＦＩＦＯバッファ制御回路 ４０１ 画像メモリ（ＶＲＡＭ） ４０３ パラレルーシリアル変換回路 ４０４ タイミング発生回路 ４０６、４０７ カウンタ ４０８ アドレスラッチ ４０９、４１０、４１１ マルチプレクサ ４１２ ＣＰＵからのアドレス信号 ４１３ ＣＰＵからの書込信号 ４１４ ＣＰＵからのコントロール信号
Claims (2)
- 【請求項１】 描画・表示データを格納するフレームメ
モリを備え、該フレームメモリから読み出される同一内
容の前記描画・表示データをＣＲＴおよびＬＣＤのいず
れにも表示可能とさせる表示制御装置において、 ＣＲＴ用前記描画・表示データが設定された色に変換さ
れＲＧＢデータとして出力されるパレットから出力され
る前記ＲＧＢデータを一時格納するＬＣＤ用メモリと、 前記パレットから出力される前記ＲＧＢデータの前記Ｌ
ＣＤ用メモリへの格納やＣＲＴとＬＣＤの表示周期差に
応じてＬＣＤ用表示リードを制御するＬＣＤ用メモリ制
御回路とが設けられていることを特徴とする表示制御装
置。 - 【請求項２】 描画・表示データを格納するフレームメ
モリを備え、該フレームメモリから読み出される同一内
容の前記描画・表示データをＣＲＴおよびＬＣＤのいず
れにも表示可能とさせる表示制御装置において、 ＣＲＴ用前記描画・表示データが設定された色に変換さ
れＲＧＢデータとして出力されるパレットから出力され
る前記ＲＧＢデータを一時格納するＬＣＤ用ＦＩＦＯバ
ッファと、 前記パレットから出力される前記ＲＧＢデータの前記Ｌ
ＣＤ用ＦＩＦＯバッファへの格納やＣＲＴとＬＣＤの表
示周期差に応じてＬＣＤ用表示リードを制御するＬＣＤ
用ＦＩＦＯバッファ制御回路とが設けられていることを
特徴とする表示制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8000764A JP2817690B2 (ja) | 1996-01-08 | 1996-01-08 | 表示制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8000764A JP2817690B2 (ja) | 1996-01-08 | 1996-01-08 | 表示制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09185486A true JPH09185486A (ja) | 1997-07-15 |
| JP2817690B2 JP2817690B2 (ja) | 1998-10-30 |
Family
ID=11482772
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8000764A Expired - Lifetime JP2817690B2 (ja) | 1996-01-08 | 1996-01-08 | 表示制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2817690B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002519737A (ja) * | 1998-06-30 | 2002-07-02 | テーウー エレクトロニクス カンパニー リミテッド | 交流形プラズマディスプレイパネルシステムのデータインターフェーシング装置 |
-
1996
- 1996-01-08 JP JP8000764A patent/JP2817690B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002519737A (ja) * | 1998-06-30 | 2002-07-02 | テーウー エレクトロニクス カンパニー リミテッド | 交流形プラズマディスプレイパネルシステムのデータインターフェーシング装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2817690B2 (ja) | 1998-10-30 |
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