JPH09185526A - デバッグ装置 - Google Patents

Abstract

(57)【要約】 【課題】 特定のアドレスに期待した順番で期待するデ
ータが書き込まれない場合にブレークするブレーク機能
を論理回路で実現すると、前記データに対応する期待値
の数が多くなるため前記論理回路が大規模化し複雑化す
る課題があった。 【解決手段】 特定のアドレスに対し発生するアクセス
についての期待値を、前記アクセスの発生する順で予め
複数格納する期待値記憶手段と、ターゲットプログラム
実行の際に前記格納した期待値を前記アクセスの発生す
る毎に順に読み出し、ブレーク条件の期待値として設定
する期待値設定回路とを備える。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、マイクロプロセ
ッサのプログラム開発に使用するデバッグ装置に関する
ものである。

【０００２】

【従来の技術】図４は、マイクロプロセッサのプログラ
ム開発に使用する従来のデバッグ装置のシステム構成図
である。図において、２１はホストコンピュータ、２２
は通信ケーブル、２３はターゲットプログラムを実行
し、ターゲットプログラムの誤りを見つけ出すためのエ
ミュレータ、２４はマイクロプロセッサを搭載するター
ゲットシステム、２５はエミュレータ２３とターゲット
システム２４とを接続するプローブである。

【０００３】図５は、エミュレータ２３の内部回路の構
成を示すブロック図である。図において、３１はデバッ
グモードを備えているエミュレーション用マイクロプロ
セッサ、３２はターゲットプログラムが格納されるエミ
ュレーションメモリ、３３はシステムバス、３４は論理
回路により組み上げられて構成されたブレーク回路、３
５はターゲットプログラムが実行されたときの各種情報
を図示していないメモリにトレース情報として格納する
トレース回路、３６はエミュレータ各部を制御するため
のモニタ回路、３７はシステムバス３３を制御するバス
制御回路である。

【０００４】図６は、ブレーク回路３４の構成を示すブ
ロック図である。図において、３４ａは予め設定された
アドレス情報とシステムバス上に出力されたアドレスと
を比較し、一致判定を行うためのアドレス比較回路、３
４ｂは予め設定された期待値と前記アドレスに対するア
クセスが発生したときのデータ、つまり前記アクセスが
ライトアクセスである場合には前記アドレスへ書き込ま
れるデータとの一致判定を行う期待値比較回路である。

【０００５】次に動作について説明する。このデバッグ
装置は、マイクロプロセッサのプログラム開発において
作成したプログラムの間違いを見つけるデバッグ作業で
使用するツールであり、主要な機能としては、プログラ
ムの実行機能とプログラム実行のブレーク機能とリアル
タイムトレース機能とを備えている。以下、これらプロ
グラムの実行機能、プログラム実行のブレーク機能、リ
アルタイムトレース機能について簡単に説明する。

【０００６】（イ）プログラムの実行機能 ターゲットシステム２４（たとえば電子ジャー、エアコ
ン等）では、プログラムを最終的にＲＯＭに搭載し、マ
イクロプロセッサにより前記ターゲットシステム２４を
動作させるのであるが、このデバッグ装置ではプログラ
ムをＲＯＭに搭載することなく、作成したプログラムを
実行し、前記ターゲットシステム２４を動作させること
が可能である。

【０００７】（ロ）プログラム実行のブレーク機能 前記（イ）のプログラムの実行機能によりプログラムを
実行した結果、ターゲットシステムが正しく動作しなか
った場合、プログラムの間違った箇所を見つけ出し修正
する必要がある。このようなデバッグ作業では、プログ
ラムの実行を途中で停止させるブレーク機能を用いるこ
とになる。ブレーク機能を用いてプログラムを少しずつ
実行し、ターゲットシステム２４の動きやプログラム実
行のアドレス等を確認することによってプログラムの間
違った箇所が発見できる。このブレーク機能では、特定
のアドレスにバスアクセス（リード・ライト・命令フェ
ッチ）が発生した際にブレークするように、ブレーク条
件が指定できる。

【０００８】（ハ）リアルタイムトレース機能 複雑なプログラムの間違いが発生した場合、ブレーク機
能でプログラムを少しずつ実行するだけではプログラム
の間違い箇所が判明できないことがある。このような場
合、ブレーク機能と併せてリアルタイムトレース機能を
利用する。リアルタイムトレース機能は、プログラムの
実行を遅延させることなく（すなわちプログラム実行の
リアルタイム性を保証しつつ）プログラム実行中のバス
アクセスに関する情報をトレースメモリと呼ばれるメモ
リに逐一格納する。このリアルタイムトレース機能を利
用すると、プログラム実行をブレークした後、トレース
メモリを参照することによって、ブレークするまでにど
のような経路でプログラムが実行されたか、またどのよ
うなデータアクセスがあったかを確認することができ
る。

【０００９】このデバッグ装置では、ホストコンピュー
タ２１はエミュレータ２３を制御するために使用する。
ユーザはホストコンピュータ２１上でデバッグソフトウ
ェアと呼ばれるソフトウェアを起動し、そのソフトウェ
アを操作することによってエミュレータ２３を制御す
る。

【００１０】ホストコンピュータ２１とエミュレータ２
３とを接続している通信ケーブル２２により、ホストコ
ンピュータ２１とエミュレータ２３との間でコマンドや
データの通信を行う。エミュレータ２３とターゲットシ
ステム２４とは、プローブ２５で接続されており、プロ
ーブ２５の先端は、ターゲットシステム２４の基板上に
装着されるマイクロプロセッサのＩＣパッケージと同じ
形状であり、ターゲットシステム２４の基板上で前記マ
イクロプロセッサが装着されるソケットに接続する。

【００１１】図５に示すエミュレータ２３のモニタ回路
３６は、エミュレータ内部の各ブロックを制御する中枢
となる回路である。このモニタ回路３６は、ユーザがホ
ストコンピュータ２１を操作することで発行されたコマ
ンドを解釈し、前記コマンドに対応した処理を行う。モ
ニタ回路３６の主な処理を以下に示す。 （イ）ホストコンピュータからプログラム情報を受け取
り、エミュレーションメモリ３２に格納する。 （ロ）プログラム実行に先立ち、予めユーザが設定した
ブレーク条件をブレーク回路３４に設定する。 （ハ）エミュレーションメモリ３２に格納したターゲッ
トプログラムをエミュレーション用マイクロプロセッサ
３１に実行させる。 （ニ）ブレーク回路３４からブレークを指示する信号が
送られてきたときに前記ターゲットプログラムの実行を
ブレークさせる。

【００１２】ブレーク回路３４は、バス制御回路３７を
介してシステムバス３３上の情報を監視し、モニタ回路
３６によって予め設定されたブレーク条件を満たすバス
アクセスが発生したか否か判別し、ブレーク条件を満た
したバスアクセスが発生するとその旨をモニタ回路３６
に伝える。トレース回路３５は、プログラム実行中、シ
ステムバス３３の情報をトレース回路３５の図示してい
ないトレースメモリに格納する。バス制御回路３７は、
モニタ回路３６により制御されてシステムバス３３を制
御する。

【００１３】ブレーク回路３４では、図６に示すアドレ
ス比較回路３４ａがモニタ回路３６から送られてきたブ
レーク条件の内のアドレス情報を記憶する。そして、エ
ミュレーション用マイクロプロセッサ３１のメモリアク
セスの際にシステムバス３３上に出力されたアドレスを
毎回検出し、前記記憶したアドレス情報と一致するか否
か比較判定する。

【００１４】またブレーク回路３４の期待値比較回路３
４ｂは、モニタ回路３６から送られてきたブレーク条件
の内、期待値すなわちメモリアクセスの際のデータ情報
を記憶する。そして、アドレス比較回路３４ａがアドレ
スの一致を認識した際のバスサイクルにおいてシステム
バス３３上に出力されたデータを検出し、前記記憶した
データ情報と一致するか否か判定する。

【００１５】このアドレス比較回路３４ａと期待値比較
回路３４ｂとの対によって、「特定のアドレスに特定の
データがアクセスされた」場合、そのメモリアクセスの
発生を検出することができる。

【００１６】このアドレス比較回路３４ａと期待値比較
回路３４ｂとの対は、回路の規模を大きくすることによ
って複数増設することができる。また、期待値比較回路
３４ｂでの比較を、期待値との一致、不一致などの条件
だけでなく、大小関係などの条件で比較できるものがあ
る。

【００１７】

【発明が解決しようとする課題】従来のデバッグ装置は
以上のように構成されているので、ブレーク回路３４の
アドレス比較回路３４ａおよび期待値比較回路３４ｂは
論理回路の組み合わせで実現しており、アドレス比較回
路３４ａや期待値比較回路３４ｂにおける比較機能の数
を増やすためには前記アドレス比較回路３４ａと期待値
比較回路３４ｂとの対を構成する論理回路の組み合わせ
を大規模化する必要があるが、コストやエミュレータ２
３の大きさとの関係上、極端に前記比較機能の数を増や
すのは困難である。特に特定のアドレスに対するライト
アクセスを連続的に継続して監視するためには例えば期
待値比較回路３４ｂを前記ライトアクセスの発生のたび
に異なった期待値の設定された別のアドレス比較回路と
期待値比較回路との対へ切り換える必要が生じるなど、
ブレーク回路３４の回路規模が大きくなるという課題が
あった。

【００１８】つまり、特定のアドレスに期待した順番で
期待するデータが例えばライトされたか否か判別し、前
記順番で期待通りにライトされなかった際にブレークす
るようなブレーク条件を設定する場合、ブレーク回路を
構成するアドレス比較回路と期待値比較回路との対を構
成する論理回路の組み合わせが大規模化し、コストやエ
ミュレータ２３の大きさなどの制約により、数回のライ
トアクセスしか監視することができない課題があった。

【００１９】この発明は、上記のような課題を解決する
ためになされたもので、特定のアドレスに対するアクセ
スをブレーク条件と期待値とを基に継続して監視し、前
記特定のアドレスに対し継続的に発生する複数のアクセ
スが前記ブレーク条件を満足したときにプログラム実行
をブレークする機能を、ブレーク回路の回路規模を増大
させ複雑化することなく実現し、また前記アクセスを監
視する際の前記期待値の数の変更をハードウェアの変更
を要することなく実現できるデバッグ装置を得ることを
目的とする。

【００２０】また、この発明は、ターゲットプログラム
上の誤りの検出を信頼性良く行うことのできるデバッグ
装置を得ることを目的とする。

【００２１】

【課題を解決するための手段】請求項１記載の発明に係
るデバッグ装置は、特定のアドレスに対し発生するアク
セスについての期待値を、前記アクセスの発生する順で
複数格納する期待値記憶手段と、該期待値記憶手段によ
り記憶された前記期待値を、前記アクセスの発生する毎
に順に読み出しブレーク回路のブレーク条件の期待値と
して設定する期待値設定回路とを備えるようにしたもの
である。

【００２２】請求項２記載の発明に係るデバッグ装置
は、特定のアドレスに対し発生するアクセスについての
期待値を、前記アクセスの発生する順で複数格納する期
待値記憶手段と、該期待値記憶手段により記憶された前
記期待値を、前記アクセスの発生する毎に順に読み出し
ブレーク条件の期待値として設定する期待値設定回路と
をブレーク回路に設けるようにしたものである。

【００２３】請求項３記載の発明に係るデバッグ装置
は、特定のアドレスに対し発生するライトアクセスにつ
いての期待値を、前記特定のアドレスに対するライトア
クセスの発生する順で予め複数記憶しておき、ターゲッ
トプログラム実行の際に前記記憶した前記期待値を前記
ライトアクセスの発生する毎に順に読み出しブレーク条
件の期待値として設定する構成を備えるようにしたもの
である。

【００２４】請求項４記載の発明に係るデバッグ装置
は、デバッグ対象となるターゲットプログラムの実行に
よりシステムバス上に出力された情報をトレース情報と
して記憶するトレース回路と、該トレース回路により記
憶された前記トレース情報から特定のアドレスに対し発
生するアクセスについての期待値を抽出する期待値抽出
手段と、該期待値抽出手段により抽出された前記期待値
を、前記特定のアドレスに対するアクセスの発生する順
で予め複数記憶する期待値記憶手段とを備えるようにし
たものである。

【００２５】

【発明の実施の形態】以下、この発明の実施の一形態を
説明する。 実施の形態１．図１は、この発明の実施の形態１のデバ
ッグ装置を示すシステム構成図である。図において、２
１はホストコンピュータ、２２は通信ケーブル、２４は
マイクロプロセッサを搭載するターゲットシステム、２
５はエミュレータ４３とターゲットシステム２４とを接
続するプローブである。以上の構成は、図４に示した従
来のデバッグ装置の構成と同様である。４３はターゲッ
トプログラムを実行し、ターゲットプログラムの誤りを
見つけ出すためのエミュレータである。

【００２６】図２は、エミュレータ４３の内部回路の構
成を示すブロック図である。図において、３１はデバッ
グモードを備えているエミュレーション用マイクロプロ
セッサ、３２はターゲットプログラムが格納されるエミ
ュレーションメモリ、３３はシステムバス、３５はター
ゲットプログラムが実行されたときの各種情報を図示し
ていないメモリにトレース情報として格納するトレース
回路、３６はエミュレータ各部を制御するためのモニタ
回路、３７はシステムバス３３を制御するバス制御回路
である。これら各部の構成は、図５の従来のデバッグ装
置のエミュレータ２３の構成と同様である。５８はシス
テムバス３３上のアクセスを監視し、ブレーク条件を満
足したアクセスが発生したときにブレーク信号を発生す
るブレーク回路である。

【００２７】図３は、ブレーク回路５８の構成を示す内
部ブロック図である。図において、３４ａは予め設定さ
れたアドレス情報とシステムバス上に出力されたアドレ
スとを比較し、一致判定を行うためのアドレス比較回
路、３４ｂは予め設定された期待値と前記アドレスに対
するアクセスが発生したときのデータとの一致判定を行
う期待値比較回路である。これら各部の構成は、図６に
示した従来のブレーク回路３４の構成と同様である。５
８ｃは期待値を期待値比較回路３４ｂへ設定する期待値
設定回路、５８ｄは前記期待値を保持するメモリ（期待
値記憶手段）である。このメモリ５８ｄは、ＦＩＦＯ
（Ｆｉｒｓｔ Ｉｎ Ｆｉｒｓｔ Ｏｕｔ）方式により
前記期待値の書き込み・読み出しが行われる記憶装置と
しての構成を備えている。なお、この明細書中で「ブレ
ーク条件の期待値」という場合は、ターゲットプログラ
ムの実行をブレークするブレーク条件に合致するか否か
判定を行う際の比較に用いる期待値という意味で用い
る。

【００２８】次に動作について説明する。ユーザは、タ
ーゲットプログラムを実行する前に、特定のアドレスお
よび該特定のアドレスに対してライトされると予想され
るデータ列、つまり期待値をホストコンピュータ２１か
らエミュレータ４３に設定する。これらの情報の内、前
記特定のアドレスはモニタ回路３６により図３に示すア
ドレス比較回路３４ａへ格納され、また前記データ列は
メモリ５８ｄに格納される。期待値設定回路５８ｃは、
メモリ５８ｄに前記ブレーク条件の期待値として格納さ
れた前記データ列の内の１つ目のデータを期待値比較回
路３４ｂに設定する。このようにして最初の期待値が期
待値比較回路３４ｂに設定された後、ターゲットプログ
ラムを実行する。

【００２９】ターゲットプログラム実行中は、アドレス
比較回路３４ａが図２に示すシステムバス３３上のライ
トサイクルにおけるアドレス情報を監視し、前記特定の
アドレスと一致するか否か判定する。そして、アドレス
が一致した場合、期待値比較回路３４ｂが、そのライト
サイクルで出力されたデータと期待値とをブレーク条件
に従って比較し一致判定を行う。その結果、一致しなか
った場合には、予想しなかったライトサイクルが発生し
たと判断し、モニタ回路３６に対してブレーク信号を送
信し、ブレーク条件に達したことを伝える。モニタ回路
３６は、ブレーク回路５８から送られてきた前記ブレー
ク信号を基にターゲットプログラムの実行をブレークす
る。

【００３０】一方、期待値比較回路３４ｂの比較結果が
一致した場合には、期待値設定回路５８ｃがメモリ５８
ｄより次の期待値を期待値比較回路３４ｂに設定し、次
の前記特定のアドレスに対するライトサイクルの発生に
備える。

【００３１】以上のように、この実施の形態１によれ
ば、アドレス比較回路３４ａに格納された特定のアドレ
スについて複数のライトアクセスが継続的に発生する場
合に、前記複数のライトアクセスにより順番に書き込ま
れるデータに対する期待値を前記メモリ５８ｄへ前記順
番に従って格納しておき、前記特定のアドレスについて
のライトアクセスが発生するたびに、前記順番で読み出
された前記期待値により一致判定を行うことになり、前
記メモリ５８ｄの容量に応じた充分な数の期待値を小さ
い実装スペースでよい前記メモリ５８ｄに予め備えてお
くことができる。また、期待値比較回路３４ｂは、例え
ば１つのディジタルコンパレータ回路、および、前記特
定のアドレスに対するライトアクセスが発生するたびに
当該ライトアクセスにおけるデータと比較される期待値
を格納する１つのレジスタを備えていればよく、また期
待値設定回路５８ｃは、前記特定のアドレスに対するラ
イトアクセスが発生するたびに使用される期待値をメモ
リ５８ｄより読み出し前記レジスタへ格納する回路構成
を備えればよいことから、従来のデバッグ装置のように
論理回路を組み上げることにより構成されるアドレス比
較回路３４ａと期待値比較回路３４ｂとの対を多数増設
する必要がなくなり、従来の構成に比べブレーク回路５
８の回路規模の増大を抑制して前記特定のアドレスにつ
いて継続して発生する複数のライトアクセスを監視でき
る効果がある。

【００３２】実施の形態２．前記実施の形態１では、メ
モリ５８ｄに設定した期待値、すなわちライトされると
期待されるデータ列は、ユーザがホストコンピュータ２
１から期待値として予め設定するように構成したが、ト
レース回路３５に記録されている前回のターゲットプロ
グラム実行時のトレース情報からモニタ回路３６が目的
のアドレスに対するライトサイクルを探し出し、これら
ライトサイクルの発生する順序でライトされるデータを
メモリ５８ｄへブレーク条件の期待値として設定するよ
うにしても良い。

【００３３】図２に示す３６ａは、トレース回路３５に
記録されている前回のターゲットプログラム実行時のト
レース情報から目的のアドレスに対するライトサイクル
を探し出し、これらライトサイクルの発生する順序でラ
イトされるデータをメモリ５８ｄへ、前記目的のアドレ
スに対するライトサイクルのブレーク条件の期待値とし
て設定する期待値抽出手段である。

【００３４】次に動作について説明する。この実施の形
態２では、ターゲットプログラムを実行した際のシステ
ムバス３３に出力される各種情報をトレース回路３５が
図示していないメモリへトレース情報として格納する。
このトレース情報からモニタ回路３６の期待値抽出手段
３６ｄが前記目的のアドレスに対して発生するライトア
クセスについてのブレーク条件の期待値を抽出し、図３
に示すメモリ５８ｄへ格納する。つまり前記ブレーク条
件が前記目的のアドレスに書き込まれるデータと期待値
との不一致を判定する条件である場合には、前記目的の
アドレスに書き込まれるデータが前記目的のアドレスに
対するライトアクセスの発生する順で期待値としてメモ
リ５８ｄへ格納される。

【００３５】メモリ５８ｄは、ＦＩＦＯ方式により前記
期待値の書き込み・読み出しが行われる記憶装置として
の構成を備えているので、メモリ５８ｄへ格納された前
記期待値は、前記目的のアドレスに対し発生したライト
アクセス毎に順に期待値設定回路５８ｃにより読み出さ
れ期待値比較回路３４ｂへ設定される。この場合の各期
待値の期待値比較回路３４ｂへの設定のタイミングなど
は、前記実施の形態１のデバッグ装置と同様である。

【００３６】この結果、前記ターゲットプログラムを繰
り返し実行することで、ターゲットプログラム上の誤り
に起因しないデータ伝送上あるいはデータ処理上の内部
的かつ非再現的なエラーによりブレークが発生するよう
な状況と前記ターゲットプログラム上の誤りによりブレ
ークが発生する状況との判別が可能となる。

【００３７】以上のように、この実施の形態２によれ
ば、ターゲットプログラム上の誤りに起因しない理由に
よりブレークが発生するような状況と区別して、ターゲ
ットプログラムの誤りの原因探索を行うことができ、ま
た、デバッグによりプログラム修正が行われることによ
り、前回のターゲットプログラム実行時と異なったライ
トサイクルが発生した場合にも、その異なったライトサ
イクルが発生したターゲットプログラム上の位置でブレ
ークさせることが可能となるので、デバッグ作業を効率
良くかつ信頼性よく行うことができる効果がある。

【００３８】実施の形態３．以上説明した実施の形態１
および実施の形態２ではライトアクセスについて適用す
る場合について説明したが、リードアクセスについて適
用することも可能である。この場合の期待値は特定のア
ドレスから読み出される命令コードやデータ値と一致す
る期待値であり、このときのブレーク条件は一致判定結
果として得られる「不一致」が条件となる。あるいはま
た、前記特定のアドレスから読み出されるデータ値に対
し予め予想される範囲を規定する例えば２つの期待値な
どでもよく、このときのブレーク条件は前記２つの期待
値により規定される範囲内に前記データ値が入っている
か否かの判定結果として得られる「範囲外」が条件とな
る。

【００３９】この結果、前記特定のアドレスに対し発生
したデータについてのリードアクセスや命令コードのフ
ェッチに際して発生するブレークを基に、前記実施の形
態１や前記実施の形態２で説明した理由によりターゲッ
トプログラム上の誤りを効率良く探索することができる
効果がある。また、前記実施の形態２で説明した理由に
より前記ブレークを前記ターゲットプログラム上の誤り
によらないデータ伝送上あるいはデータ処理上の内部的
かつ非再現的なエラーによりブレークが発生する状況と
区別して、ターゲットプログラム上の誤りを検索するこ
とが可能となるため、デバッグ作業を効率良くかつ信頼
性よく行うことができる効果がある。

【００４０】

【発明の効果】以上のように、請求項１記載の発明によ
れば、期待値記憶手段に特定のアドレスに対し発生する
アクセスの順で格納された期待値を、ターゲットプログ
ラムの実行の際に前記アクセスの発生する毎に順に読み
出し、期待値設定回路によりブレーク条件の期待値とし
て設定するように構成したので、前記期待値設定回路に
より前記アクセスの発生する毎に順に前記期待値記憶手
段から読み出され設定された期待値を基に、前記特定の
アドレスに対するアクセスを継続して監視することがで
きるため、前記特定のアドレスに対し継続的に発生する
複数のアクセスがブレーク条件を満足するときにターゲ
ットプログラム実行をブレークする機能を、ブレーク回
路の回路規模を増大させ複雑化することなく実現するこ
とができ、また前記期待値記憶手段に格納される前記期
待値の数も前記ブレーク回路のハードウェアの構成を変
えることなく柔軟に変更して前記継続的に発生する複数
のアクセスを監視できる効果がある。

【００４１】請求項２記載の発明によれば、ブレーク回
路に期待値記憶手段と期待値設定回路とを設け、特定の
アドレスに対し発生するアクセスの発生する順で期待値
を複数格納しておき、該格納された前記期待値を前記ア
クセスの発生する毎に順に読み出し、前記ブレーク回路
におけるブレーク条件の期待値として設定するように構
成したので、前記期待値設定回路により前記アクセスの
発生する毎に順に前記期待値記憶手段から読み出され設
定された期待値を基に、前記特定のアドレスに対するア
クセスを継続して監視することができるため、前記特定
のアドレスに対し継続的に発生する複数のアクセスがブ
レーク条件を満足するときにターゲットプログラム実行
をブレークする機能を、前記期待値記憶手段と前記期待
値設定回路とをブレーク回路に増設するだけでブレーク
回路を複雑化することなく実現することができ、また前
記期待値記憶手段に格納される前記期待値の数も前記ブ
レーク回路のハードウェアの構成を変えることなく柔軟
に変更して前記継続的に発生する複数のアクセスを監視
できる効果がある。

【００４２】請求項３記載の発明によれば、特定のアド
レスに対し発生するライトアクセスについての期待値
を、前記特定のアドレスに対するライトアクセスの発生
する順で予め期待値記憶手段へ複数格納しておき、ター
ゲットプログラム実行の際に前記格納した前記期待値を
前記ライトアクセスの発生する毎に順に期待値設定回路
により読み出しブレーク条件の期待値として設定するよ
うに構成したので、前記期待値設定回路により前記ライ
トアクセスの発生する毎に順に前記期待値記憶手段から
読み出され設定された期待値を基に、前記特定のアドレ
スに対するライトアクセスを継続して監視することがで
きるため、前記特定のアドレスに対し継続的に発生する
複数のライトアクセスがブレーク条件を満足するときに
ターゲットプログラム実行をブレークする機能を、ブレ
ーク回路の回路規模を増大させ複雑化することなく実現
することができ、また前記期待値記憶手段に格納される
前記期待値の数も前記ブレーク回路のハードウェアの構
成を変えることなく柔軟に変更して前記継続的に発生す
る複数のライトアクセスを監視できる効果がある。

【００４３】請求項４記載の発明によれば、デバッグ対
象となるターゲットプログラムの実行によりシステムバ
ス上に出力された情報をトレース情報として記憶するト
レース回路と、該トレース回路により記憶された前記ト
レース情報から特定のアドレスに対し発生するアクセス
についての期待値を抽出する期待値抽出手段と、該期待
値抽出手段により抽出された前記期待値を、前記特定の
アドレスに対するアクセスの発生する順で予め複数記憶
する期待値記憶手段とを備えるように構成したので、前
回のプログラム実行時と異なったアクセスが発生した場
合に、その異なったアクセスが発生したターゲットプロ
グラム上の位置でブレークさせることができ、また前記
ターゲットプログラムを繰り返して実行することによる
前記アクセスの同一性を基に、前記ターゲットプログラ
ム上の誤りに起因しないデータ伝送上あるいはデータ処
理上の内部的かつ非再現的なエラーによりブレークが発
生するような状況を判別することができ、デバッグ装置
によるデバッグ作業の効率および信頼性を向上させるこ
とができる効果がある。

【図面の簡単な説明】

【図１】 この発明の実施の形態１によるデバッグ装置
を示すシステム構成図である。

【図２】 この発明の実施の形態１および実施の形態２
によるデバッグ装置のエミュレータの構成を示すブロッ
ク図である。

【図３】 この発明の実施の形態１および実施の形態２
によるデバッグ装置のエミュレータのブレーク回路の構
成を示す内部ブロック図である。

【図４】 マイクロプロセッサのプログラム開発に使用
する従来のデバッグ装置のシステム構成図である。

【図５】 従来のデバッグ装置におけるエミュレータの
構成を示すブロック図である。

【図６】 従来のデバッグ装置におけるエミュレータの
ブレーク回路の構成を示すブロック図である。

【符号の説明】

３３ システムバス、３５ トレース回路、３６ａ 期
待値抽出手段、５８ブレーク回路、５８ｃ 期待値設定
回路、５８ｄ メモリ（期待値記憶手段）。

Claims (4)

【特許請求の範囲】
1. 【請求項１】 デバッグ対象となるターゲットプログラ
   ムの実行によりシステムバス上に出力された情報をブレ
   ーク回路により監視し、特定のアドレスに対し発生する
   アクセスにおけるデータを予め設定された期待値と比較
   し、該比較結果がブレーク条件に合えば前記ターゲット
   プログラムの実行をブレークし、これによりターゲット
   システムを動作させるプログラムの誤りを検出するデバ
   ッグ装置において、前記特定のアドレスに対し発生する
   アクセスについての前記期待値を、前記アクセスの発生
   する順で複数格納する期待値記憶手段と、該期待値記憶
   手段により記憶された前記期待値を、前記アクセスの発
   生する毎に順に読み出し前記ブレーク条件の期待値とし
   て設定する期待値設定回路とを備えていることを特徴と
   するデバッグ装置。
2. 【請求項２】 特定のアドレスに対し発生するアクセス
   についての期待値を、前記アクセスの発生する順で複数
   格納する期待値記憶手段と、該期待値記憶手段により記
   憶された前記期待値を、前記アクセスの発生する毎に順
   に読み出しブレーク条件の期待値として設定する期待値
   設定回路とをブレーク回路に設けたことを特徴とする請
   求項１記載のデバッグ装置。
3. 【請求項３】 特定のアドレスに対し発生したアクセス
   はライトアクセスであることを特徴とする請求項１また
   は請求項２記載のデバッグ装置。
4. 【請求項４】 デバッグ対象となるターゲットプログラ
   ムの実行によりシステムバス上に出力された情報をトレ
   ース情報として記憶するトレース回路と、該トレース回
   路により記憶された前記トレース情報から特定のアドレ
   スに対し発生するアクセスについての期待値を抽出する
   期待値抽出手段とを有し、期待値記憶手段は、前記期待
   値抽出手段により抽出された前記期待値を、前記特定の
   アドレスに対するアクセスの発生する順で予め複数記憶
   することを特徴とする請求項１から請求項３のうちのい
   ずれか１項記載のデバッグ装置。