JPH09185582A - ローカルバスのクロック制御方式およびクロック制御方法 - Google Patents

Abstract

(57)【要約】 【課題】 １つ以上のローカルバス、ＣＰＵバス、両者
のバスブリッジ、ＣＰＵクロックとローカルバスクロッ
ク用のクロックジェネレータを備え、バスブリッジを介
してバス相互間のデータ転送を行い、ローカルバスの転
送レートを有効に管理できるクロック制御方式およびク
ロック制御方法を提供する。 【解決手段】 ＣＰＵクロックとローカルバスクロック
の中間の周波数となる中間速のクロックを新たに設け、
データ転送の相手がＣＰＵバスであれば低速のクロック
を、ローカルバスであれば中間速のクロックをローカル
バスクロックとする。また、中間速のクロックをバスマ
スタの最高速度と同一とする。さらに、通常は中間速の
クロックとしてＣＰＵバスへのデータ転送のみ低速のク
ロックに変更する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ＣＰＵバスとロー
カルバスとをバスブリッジロジックによりインターフェ
ースするコンピューターシステムにおいて、ローカルバ
スのクロック周波数をＣＰＵバスと同期すべく制御する
方式に関し、特に、ローカルバスの転送レートを有効に
管理できるローカルバスのクロック制御方式に関する。

【０００２】

【従来の技術】従来、システム全体を統括する中央処理
装置（以下、ＣＰＵという）やキャッシュメモリ等に使
用するＣＰＵバスと、これらに従属する入出力回路や周
辺回路等に使用するローカルバスを備えるコンピュータ
ーシステムにおいては、ＣＰＵバスの統括的な処理を妨
げることなくローカルバスとの相互間で情報の転送を円
滑に行えることが重要であり、このためのデータ転送を
効率的に遂行する転送制御の方式が種々提案されてい
る。

【０００３】図３は、特開平５−２５５２号公報に開示
された従来例の構成図である。図３に示す従来例は、Ｃ
ＰＵ１１０がホストＰ／Ｍバス（以下、ＣＰＵバスとい
う）を介して３種類の機能ブロック１３０，１４０，１
５０と接続して交信する。１３０は、バスインターフェ
ースブロック（以下、省略してＢＩＢという）であり、
マイクロチャネル１３１に連なる複数のスロット１３１
ａや固定ディスク装置用のＳＣＳＩ制御器１３１ｂとの
インターフェースになるとともに、他の機能ブロック１
４０，１５０との通信におけるマスターとして働くマイ
クロプロセッサを有する。１４０は、メモリブロック
（メモリ及びキャッシュ制御器：ＰＩＢ）であり、複数
のＤＲＡＭ１４１やＢＩＯＳ用のＲＯＭ１４２とのアク
セスを制御する。また、１５０は、周辺インターフェー
スブロック（周辺機器及びビデオグラフィックアレーイ
ンターフェース）であり、入出力装置１５１ａ〜１５１
ｃや周辺装置１５２ａ，１５２ｂとのインターフェース
となる。

【０００４】図４は、図３におけるＢＩＢを具体的に示
す構成図である。図４に示す従来例のＢＩＢ１３０は、
ＣＰＵバスインターフェースＨＰＩ（ホストＰ／Ｍバス
インターフェース）１３２を介してＣＰＵバス１２０を
内部のトランザクションバス１３４に接続し、このトラ
ンザクションバス（以下、ローカルバスという）１３４
にはＤＭＡ制御器１３５と、マイクロチャネル１３１と
の通信を仲介するシンクロナイザＳＹＮ１３６を有して
構成する。なお、１３７はマイクロチャネル制御器ＭＣ
Ａである。 その他の各機能ブロック１４０，１５０に
おいても、ＢＩＢ１３０と同様にローカルバスを介して
それぞれの下位装置群と交信が行われるため、以下、Ｂ
ＩＢ１３０を代表例として述べる。

【０００５】次に、この従来例の動作について説明す
る。通常は、ＢＩＢ１３０のローカルバス１３４では、
データ転送のタイミングをＣＰＵクロックに基づくもの
とし、自己の機能ブロック内の全てのオペレーションを
システムの１サイクル内で独立に遂行する。ＣＰＵバス
１２０では、例えばＣＰＵ１１０がリクエストした転送
データの準備をＢＩＢ１３０が完了後、ＣＰＵ１１０が
次の１サイクルで受け取ることができる。基本的にＣＰ
Ｕは、ローカルバス１３４とのデータ転送にＣＰＵクロ
ックの２サイクル分のみを費やし、その間に必要とする
待機状態を短時間に抑えている。

【０００６】一方、ＢＩＢ１３０は、ＣＰＵバス１２０
のアクセス権をＣＰＵ１１０に要求し、ＣＰＵバスを複
数サイクルにわたり専有して、メモリブロック１４０と
の相互間でデータ転送を行うバスマスタとして機能す
る。その際、ＢＩＢ１３０のＤＭＡ制御器１３５は、Ｈ
ＰＩ１３２とＣＰＵバス１２０を介してローカルバス１
３４とメモリブロック１４０を直結し、バーストモード
によりデータ転送を連続的に行える。バーストモード
は、相互間のデータ転送におけるＣＰＵ１１０の介在が
毎回ではないため、通常と比べ一連のデータ転送に要す
る実効的な速度を短縮する。従って、固定ディスク装置
との画像データやり取りの際等に多用される。

【０００７】以上、単一のＣＰＵクロックによるデータ
転送の制御方式を述べたが、この他に、ＣＰＵバス１２
０とローカルバス１３４で異なるクロックを使用する場
合がある。例えば、高速でも高価なＣＰＵ素子を使用す
る高速のＣＰＵバス１２０に対し、これより遅いが安価
な周辺回路素子により構成する低速のローカルバス１３
４からなるコンピューターシステムがある。

【０００８】この場合も、高速のＣＰＵバス１１０と低
速のローカルバス１３４相互間で同期して情報の転送を
行う必要があり、ＣＰＵバス１１０の１サイクルにロー
カルバス１３４の１サイクルが追随できなくても、ＣＰ
Ｕバス１１０の次の１サイクルに合致して同期させる。
その際に、同一のクロックジェネレータを兼用して回路
の簡素化を図る必要から、ＣＰＵバス１１０のクロック
を分周して半分または整数分の一としてローカルバス１
３４用のクロックを形成することもある。

【０００９】

【発明が解決しようとする課題】しかし、従来のローカ
ルバスのクロック制御方式を使用して効率的にデータ転
送を行おうとする際、次に述べる問題点があった。仮
に、ＣＰＵバスのクロックが高速ＣＰＵに合わせて５０
ＭＨｚであり、ローカルバスのクロックが安価な低速Ｃ
ＰＵ等に合わせて最高３３ＭＨｚである場合、５０ＭＨ
ｚを２５ＭＨｚに分周してローカルバスのクロックとす
るとバス相互間でのデータ転送の同期はとれるが、ロー
カルバスのみで処理される通常のオペレーションでも最
高速度３３ＭＨｚを維持できずデバイス性能を有効に引
き出せない。

【００１０】本発明は、上記の問題点にかんがみてなさ
れたものであり、ローカルバスの転送レートを有効に管
理できるローカルバスのクロック制御方式およびクロッ
ク制御方法の提供を課題とする。

【００１１】

【課題を解決するための手段】上記の課題を解決するた
め本発明のローカルバスのクロック制御方式は、バスマ
スタの要求によりアービタがアクセス権を調停する少な
くとも１つのローカルバスと、システム全体を統括する
ＣＰＵによるＣＰＵバスと、ローカルバスとＣＰＵバス
のインターフェースを行うバスブリッジと、バスブリッ
ジおよびＣＰＵ等に高速の第１周波数のクロックを、バ
スブリッジおよびバスマスタ等に第１周波数を分周した
低速の第２周波数のクロックを各々供給するクロックジ
ェネレータとを備え、第１および第２周波数のクロック
によりバスブリッジを介してバス相互間のデータ転送を
するコンピュータシステムにおいて、前記クロックは、
第１および第２周波数の中間速であってローカルバス系
の各装置に供給する第３周波数のクロックを新たに設
け、前記バスマスタは、データ転送の相手がＣＰＵバス
である第１状態か、ローカルバスであって高速な処理を
要求する第２状態かを通知する周波数変換要求信号をア
ービタに送出するものであり、前記アービタは、この周
波数変換要求信号を導入して第１状態であれば第２周波
数を、第２状態であれば第３周波数をクロックジェネレ
ータに指定する構成である。

【００１２】上記クロック制御方式によれば、通常、Ｃ
ＰＵが動作している場合には、同期化によるオーバーヘ
ッド低減のため、ローカルバスクロックとしてＣＰＵク
ロックを分周したものを使用する。しかし、バスマスタ
が、データ転送を行うためにローカルバスのアクセス権
をアービタに要求するとき、転送相手がローカルバス上
のデバイスであることが予め分かってれば、アクセス権
の要求とともにローカルバスクロックの高速化をアービ
タに要求する。アービタはローカルバスのアクセス権の
調停を行い、バスマスタがアクセス権を獲得した場合
に、ローカルバスクロックの高速化をクロックジェネレ
ータに指示する。バスマスタがデータ転送を終了してア
クセス権を開放すると、アービタは再び指示して、ロー
カルバスクロックを元の周波数に復帰させる。

【００１３】請求項２記載のローカルバスのクロック制
御方式において、第３周波数は、バスマスタの有する最
高速度と同一のものである。請求項２記載のクロック制
御方式によれば、ローカルバスクロックがバスマスタが
働きうる最高速度と同一になる。

【００１４】請求項３記載のローカルバスのクロック制
御方式において、アービタは、通常は第３周波数をクロ
ックジェネレータに指定し、ＣＰＵバスへのデータ転送
である場合にのみ第２周波数を指定するものである。請
求項３記載のクロック制御方式によれば、通常は中間速
のローカルバスクロックをアービタによりクロックジェ
ネレータに指示し、ＣＰＵバスへのデータ転送である場
合にのみ低速のクロックが指示される。

【００１５】請求項４記載のローカルバスのクロック制
御方法は、バスマスタの要求によりアービタがアクセス
権を調停する少なくとも１つのローカルバスと、システ
ム全体を統括するＣＰＵによるＣＰＵバスと、ローカル
バスとＣＰＵバスのインターフェースを行うバスブリッ
ジと、バスブリッジおよびＣＰＵ等に高速の第１周波数
のクロックを、バスブリッジおよびバスマスタ等に第１
周波数を分周した低速の第２周波数のクロックを各々供
給するクロックジェネレータとを備え、第１および第２
周波数のクロックによりバスブリッジを介してバス相互
間のデータ転送をするコンピュータシステムにおいて、
ＣＰＵバスとのデータ転送であるか否かを前記バスマス
タにより判定して前記アービタに通知し、ＣＰＵバス以
外とのデータ転送である場合にのみアービタによりクロ
ックジェネレータに指定し、第１および第２周波数の中
間速であってローカルバス系の各装置に供給する第３周
波数をバスブリッジおよびバスマスタ等に供給する。

【００１６】請求項４記載のクロック制御方法によれ
ば、ＣＰＵバスとのデータ転送であるか否かが前記バス
マスタにより判定されて前記アービタに通知され、ＣＰ
Ｕバス以外とのデータ転送である場合にのみアービタに
よりクロックジェネレータに指定され、第１および第２
周波数の中間速であってローカルバス系の各装置に供給
する第３周波数がバスブリッジおよびバスマスタ等に供
給される。

【００１７】

【発明の実施の形態】以下、本発明の実施の形態を図面
を参照して説明する。図１は、本発明による実施形態の
構成を説明する構成図である。この実施形態の主要部
は、公知のローカルバス１内におけるデータ転送を指令
するバスマスタ（ＰＣＩマスタ）２と、この指令により
データ転送の高速化を指定するアービタ３と、この指定
によりクロック周波数を変化するクロックジェネレータ
４であり、公知のホストブリッジ５を介してＣＰＵバス
６相互間でデータ転送を行うコンピュータシステムを構
成する。

【００１８】ローカルバス１は、例えばＰＣＩバスを採
用して１つ以上を設け、ローカルバスクロックＳ１によ
り動作し、この他、入出力装置や周辺装置等のＰＣＩス
レーブ７と接続する。また、ＣＰＵバス６は、ＣＰＵク
ロックＳ２により動作し、他に、システム全体を統括す
るＣＰＵ８およびメインメモリ９と接続する。

【００１９】一般に、ＣＰＵクロックＳ２は、高速の第
１周波数（例えば５０ＭＨｚ）であってＣＰＵおよびバ
スブリッジに供給し、また、ローカルバスクロックＳ１
は、第１周波数を分周した低速の第２周波数（例えば２
５ＭＨｚ）であってバスマスタおよびバスブリッジに供
給する。また、両クロックとも単一のクロックジェネレ
ータ４から発生しており、ローカルバスクロックＳ１
は、ソースとなるＣＰＵクロックのエッジときわめて少
ないスキュー差を有する。従って、同期化によるホスト
ブリッジ５内でのオーバーヘッドは十分に抑制される。
本発明のクロックジェネレータ４は、この他にも、第１
および第２周波数の中間速であってバスマスタ２に供給
する第３周波数（例えば３３ＭＨｚ）のクロックをも発
生する。

【００２０】バスマスタ２は、データ転送の相手がＣＰ
Ｕバスである第１状態か、ローカルバスであって高速な
処理を要求する第２状態かを通知する周波数変更要求信
号Ｓ３をアービタに送出する。同時に、ローカルバスの
アクセス権を要求するため公知のバス要求信号（ＢＲＥ
Ｑ）Ｓ４をアービタ３に送出し、このアクセスの許可を
示す公知のバス許可信号（ＢＧＮＴ）Ｓ５をアービタ３
から導入する。

【００２１】第２状態は、ＣＰＵバスから独立したデー
タ転送であって、ローカルバスのみにより完結すること
が予め分かっているものであればよく、ＰＣＩスレーブ
７との間ばかりか、例えば、図示しない他のＰＣＩスレ
ーブ、入出力装置、周辺装置等との間であっても、別の
バスブリッジを介して異なるローカルバスに対するもの
でもよい。

【００２２】アービタ３は、周波数変更要求信号Ｓ３を
導入してバスマスタ２によるアクセス権の獲得を確認
し、周波数変更指定信号Ｓ６を形成してクロックジェネ
レータ４に送出する。この周波数変更指定信号Ｓ６は、
周波数変更要求信号Ｓ３が第１状態であれば第２周波数
を、第２状態であれば新たな第３周波数を指定する信号
である。また、バスマスタ２からのバス要求信号Ｓ４と
ホストブリッジ５からのバス要求信号Ｓ７を受け付け、
両者によるローカルバス１のアクセス権を調停する点
と、調停の結果によりバスマスタ２へのバス許可信号Ｓ
５を返送するか、またはホストブリッジ５へのバス許可
信号Ｓ８を返送する点は公知である。

【００２３】新たな第３周波数は、第１および第２周波
数の中間速であってバスマスタ２、ホストブリッジ５お
よびＰＣＩスレーブ７等のローカルバス系の各装置に供
給するクロックに使用するものである。例えば、バスマ
スタ２等の各装置が有する最高速度であれば、ローカル
バス系において完結する処理を最も効率よく遂行するこ
とができる。ホストブリッジ５は、ローカルバス１とＣ
ＰＵバス６のインターフェースであり、ＣＰＵクロック
を基本的な動作クロックとして、ローカルバスとのデー
タ転送の際はローカルバスクロックを参照する。また、
メインメモリ制御信号Ｓ８をメインメモリ９に送出して
バーストモードにおけるＤＭＡ制御等に使用する。

【００２４】次に、この実施形態の動作について述べ
る。図２は、図１に係る実施形態の動作を説明する流れ
図である。図２において、この動作は、ＣＰＵ８により
５０ＭＨｚで起動される処理サイクルがＰＣＩスレーブ
７へのアクセスであって、ホストブリッジ５を介して２
５ＭＨｚのローカルバス上に波及する場合を一例として
説明する。

【００２５】先ず、バスマスタ２は、ローカルバス１上
のデータ転送を行うため、バス要求信号Ｓ４をアービタ
３等に送出してローカルバス１のアクセス権を要求する
（ステップ２１）。この場合、予めバスマスタ２のアク
セス先がＰＣＩスレーブ７であると分かっているか否か
を判定し（ステップ２２）、分かっている場合（Ｙｅ
ｓ）は、このバス要求信号のアサートと同時に周波数変
更要求信号Ｓ３をアービタ３に送出し、ローカルバスク
ロックＳ１を２５ＭＨｚから３３ＭＨｚに高速化するこ
とを要求できる（ステップ２３）。なお、ステップ２０
は、ローカルバスにおける直前の処理サイクルである。

【００２６】続いて、アービタ３は、ローカルバス１の
アクセス権をバスマスタ２とホストブリッジ５等の間で
調停する（ステップ２４）。その際、クロックを高速化
する要求が出ている場合は、バスマスタ２によるアクセ
ス権の獲得を確認し、クロック変更指定信号Ｓ６をクロ
ックジェネレータ４に送出してクロック周波数の変更を
指示する。この指示により直ちにクロックジェネレータ
４はローカルバスクロックを３３ＭＨｚに変更し、バス
マスタ２はＰＣＩスレーブ７のアクセスを開始する（ス
テップ２５）。バスマスタ２は、このアクセスを終了す
るとローカルバスの開放をアービタ３に通知し（ステッ
プ２６）、アービタ３はローカルバスクロックの３３Ｍ
Ｈｚから２５ＭＨｚへの復帰をクロックジェネレータ４
に指定する。

【００２７】次に、バスマスタ２のアクセス先がローカ
ルバス１上の各装置であるか、またはＣＰＵバス６上の
メインメモリ９であるか不明の場合（ステップ２２のＮ
ｏ）について述べる。この場合に、バスマスタ２は、ロ
ーカルバス１のアクセス権を要求するときにクロック変
更要求信号Ｓ３を送出しない。従って、アービタ３は、
このアクセス権の調停はするが、クロックジェネレータ
４に周波数変更指定信号Ｓ６は送出しない（ステップ２
７）。つまり、バスマスタ２は、この処理サイクルを２
５ＭＨｚで遂行し、また、これがＣＰＵバス６上のメイ
ンメモリ９に対するアクセスであっても正しく同期して
完了することができる（ステップ２８，２９）。なお、
ステップ３０は、ローカルバス上における次の処理サイ
クルである。

【００２８】以上、第３周波数を設ける場合について説
明したが、第３周波数を複数として、例えば、第４周波
数を別の第２のバスマスタ等に使用してもマルチプロセ
ッサシステムでの第２のＣＰＵに使用して複数種類のロ
ーカルバスアクセス間で常に許容最大限の処理速度を維
持する構成も可能となる。なお、本発明は前述の実施形
態にのみ限定されるものではなく、その他、本発明の要
旨を逸脱しない範囲で種々の変更を加え得ることは勿論
である。

【００２９】

【発明の効果】以上のように本発明のローカルバスのク
ロック制御方式およびクロック制御方法には次の効果が
ある。第１に、ＣＰＵバスが高速ＣＰＵに合わせて高速
のＣＰＵクロックで動作し、ローカルバスが安価な低速
ＣＰＵ等に合わせて中間速のローカルバスクロックで動
作する場合、ＣＰＵクロックを分周して低速のローカル
バスクロックとしてバス相互間でのデータ転送の同期を
とっても、ローカルバスのみで処理される通常のオペレ
ーションでは中間速での動作を維持できるため、ローカ
ルバス上のデバイス性能を効率的に引き出すことができ
る。第２に、その結果、ローカルバス上の転送レートを
有効に管理するローカルバスのクロック制御方式および
クロック制御方法の提供をすることができるようになっ
た。

【図面の簡単な説明】

【図１】本発明による実施形態の構成を説明する構成図
である。

【図２】図１に係る実施形態の動作を説明する流れ図で
ある。

【図３】特開平５−２５５２号公報に開示された従来例
の構成を示す構成図である。

【図４】図３におけるＢＩＢを具体的に示す構成図であ
る。

【符号の説明】

１・・・ローカルバス ２・・・バスマスタ ３・・・アービタ ４・・・クロックジェネレータ ５・・・ホストブリッジ ６・・・ＣＰＵバス ７・・・ＰＣＩスレーブ ８・・・ＣＰＵ ９・・・メインメモリ

Claims (4)

【特許請求の範囲】
1. 【請求項１】 バスマスタの要求によりアービタがアク
   セス権を調停する少なくとも１つのローカルバスと、シ
   ステム全体を統括するＣＰＵによるＣＰＵバスと、ロー
   カルバスとＣＰＵバスのインターフェースを行うバスブ
   リッジと、バスブリッジおよびＣＰＵ等に高速の第１周
   波数のクロックを、バスブリッジおよびバスマスタ等に
   第１周波数を分周した低速の第２周波数のクロックを各
   々供給するクロックジェネレータとを備え、第１および
   第２周波数のクロックによりバスブリッジを介してバス
   相互間のデータ転送をするコンピュータシステムにおい
   て、 前記クロックは、第１および第２周波数の中間速であっ
   てローカルバス系の各装置に供給する第３周波数のクロ
   ックを新たに設け、 前記バスマスタは、データ転送の相手がＣＰＵバスであ
   る第１状態か、ローカルバスであって高速な処理を要求
   する第２状態かを通知する周波数変換要求信号をアービ
   タに送出するものであり、 前記アービタは、この周波数変換要求信号を導入して第
   １状態であれば第２周波数を、第２状態であれば第３周
   波数をクロックジェネレータに指定する構成であること
   を特徴とするローカルバスのクロック制御方式。
2. 【請求項２】 請求項１記載の第３周波数は、バスマス
   タの有する最高速度と同一のものであるローカルバスの
   クロック制御方式。
3. 【請求項３】 請求項１記載のアービタは、通常は第３
   周波数をクロックジェネレータに指定し、ＣＰＵバスへ
   のデータ転送である場合にのみ第２周波数を指定するも
   のであるローカルバスのクロック制御方式。
4. 【請求項４】 バスマスタの要求によりアービタがアク
   セス権を調停する少なくとも１つのローカルバスと、シ
   ステム全体を統括するＣＰＵによるＣＰＵバスと、ロー
   カルバスとＣＰＵバスのインターフェースを行うバスブ
   リッジと、バスブリッジおよびＣＰＵ等に高速の第１周
   波数のクロックを、バスブリッジおよびバスマスタ等に
   第１周波数を分周した低速の第２周波数のクロックを各
   々供給するクロックジェネレータとを備え、第１および
   第２周波数のクロックによりバスブリッジを介してバス
   相互間のデータ転送をするコンピュータシステムにおい
   て、 ＣＰＵバスとのデータ転送であるか否かを前記バスマス
   タにより判定して前記アービタに通知し、 ＣＰＵバス以外とのデータ転送である場合にのみアービ
   タによりクロックジェネレータに指定し、第１および第
   ２周波数の中間速であってローカルバス系の各装置に供
   給する第３周波数をバスブリッジおよびバスマスタ等に
   供給することを特徴とするローカルバスのクロック制御
   方法。