JPH09185900A - ダイナミック型ｒａｍ - Google Patents
ダイナミック型ｒａｍInfo
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- JPH09185900A JPH09185900A JP8315917A JP31591796A JPH09185900A JP H09185900 A JPH09185900 A JP H09185900A JP 8315917 A JP8315917 A JP 8315917A JP 31591796 A JP31591796 A JP 31591796A JP H09185900 A JPH09185900 A JP H09185900A
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- JP
- Japan
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- signal
- test
- circuit
- address strobe
- strobe signal
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Abstract
(57)【要約】
【目的】外部端子数を増加させることなく、複数ビット
単位でテストを行なうことによりテスト時間の短縮を図
る。 【構成】テスト専用端子を設けることなく、外部制御信
号（ロウアドレスストローブ信号、カラムアドレススト
ローブ信号、ライトイネーブル信号）の組み合せをノー
マルモードの場合と異ならせることによってテストモー
ドに設定させる。つまり、ロウアドレスストローブ信号
の立ち下がりタイミングにおいてカラムアドレスストロ
ーブ信号とライトイネーブル信号がロウレベルにされて
いることを識別してテストモードが設定される。また、
複数ビットからなる読み出し信号の一致／不一致を検出
し、その検出出力に応じた出力信号を外部端子に送出し
てテストを行なう。 【効果】テスト専用端子が不要となり、大容量メモリの
パッケージの実装密度が向上するとともにテスト時間の
短縮を図ることができる。
単位でテストを行なうことによりテスト時間の短縮を図
る。 【構成】テスト専用端子を設けることなく、外部制御信
号（ロウアドレスストローブ信号、カラムアドレススト
ローブ信号、ライトイネーブル信号）の組み合せをノー
マルモードの場合と異ならせることによってテストモー
ドに設定させる。つまり、ロウアドレスストローブ信号
の立ち下がりタイミングにおいてカラムアドレスストロ
ーブ信号とライトイネーブル信号がロウレベルにされて
いることを識別してテストモードが設定される。また、
複数ビットからなる読み出し信号の一致／不一致を検出
し、その検出出力に応じた出力信号を外部端子に送出し
てテストを行なう。 【効果】テスト専用端子が不要となり、大容量メモリの
パッケージの実装密度が向上するとともにテスト時間の
短縮を図ることができる。
Description
【０００１】
【産業上の利用分野】この発明は、ダイナミック型ＲＡ
Ｍ（ランダム・アクセス・メモリ）に関し、例えば、約
４Ｍビットのような大記憶容量を持つものに利用して有
効な技術に関するものである。
Ｍ（ランダム・アクセス・メモリ）に関し、例えば、約
４Ｍビットのような大記憶容量を持つものに利用して有
効な技術に関するものである。
【０００２】
【従来の技術】半導体技術の進展により、約１Ｍビット
のような大記憶容量を持つダイナミック型ＲＡＭが開発
されている。このような大記憶容量化に伴い、そのテス
ト時間が増加してしまう。そこで、ＲＡＭの内部にテス
ト用回路を設けて、メモリアレイに×４ビットの単位で
同じ信号を書き込んでおいて、メモリアレイから読み出
された×４ビットの信号のうち、いずれか１ビットでも
不一致のものがあれば、出力端子をハイインピーダンス
状態にするものである。なお、上記×４ビットの読み出
し信号が全てハイレベル又はロウレベルなら、上記出力
端子からハイレベル又はロウレベルの信号を出力させる
ものである（三菱電機(株)１９８５年発行「三菱技法」
Vol.59、No.9参照）。
のような大記憶容量を持つダイナミック型ＲＡＭが開発
されている。このような大記憶容量化に伴い、そのテス
ト時間が増加してしまう。そこで、ＲＡＭの内部にテス
ト用回路を設けて、メモリアレイに×４ビットの単位で
同じ信号を書き込んでおいて、メモリアレイから読み出
された×４ビットの信号のうち、いずれか１ビットでも
不一致のものがあれば、出力端子をハイインピーダンス
状態にするものである。なお、上記×４ビットの読み出
し信号が全てハイレベル又はロウレベルなら、上記出力
端子からハイレベル又はロウレベルの信号を出力させる
ものである（三菱電機(株)１９８５年発行「三菱技法」
Vol.59、No.9参照）。
【０００３】
【発明が解決しようとする課題】上記テスト方式にあっ
ては、１８ピンのパッケージのうち、１つの空きピンを
利用して、ノーマルモードとテストモードの識別を行
い、上記テスト回路を動作状態にするものである。した
がって、約４Ｍビットのような大記憶容量の記憶容量を
持つダイナミック型ＲＡＭを上記１８ピンのパッケージ
に実装しようとすると、上記空きピンをアドレス端子と
して使用することになるため、上記テスト方式を使用で
きない。
ては、１８ピンのパッケージのうち、１つの空きピンを
利用して、ノーマルモードとテストモードの識別を行
い、上記テスト回路を動作状態にするものである。した
がって、約４Ｍビットのような大記憶容量の記憶容量を
持つダイナミック型ＲＡＭを上記１８ピンのパッケージ
に実装しようとすると、上記空きピンをアドレス端子と
して使用することになるため、上記テスト方式を使用で
きない。
【０００４】この発明の目的は、外部端子数を増加させ
ることなく、テスト時間の短縮化を実現したダイナミッ
ク型ＲＡＭを提供することにある。
ることなく、テスト時間の短縮化を実現したダイナミッ
ク型ＲＡＭを提供することにある。
【０００５】この発明の前記ならびにそのほかの目的と
新規な特徴は、本明細書の記述および添付図面から明ら
かになるであろう。
新規な特徴は、本明細書の記述および添付図面から明ら
かになるであろう。
【０００６】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、下
記の通りである。すなわち、ロウアドレスストローブ信
号の立ち下がりタイミングにおいて、カラムアドレスス
トローブ信号とライトイネーブル信号がロウレベルにさ
れていることを識別して、テストモードにするものであ
る。
発明のうち代表的なものの概要を簡単に説明すれば、下
記の通りである。すなわち、ロウアドレスストローブ信
号の立ち下がりタイミングにおいて、カラムアドレスス
トローブ信号とライトイネーブル信号がロウレベルにさ
れていることを識別して、テストモードにするものであ
る。
【０００７】
【作用】上記した手段によれば、ノーマルアクセスにお
いて必要とされる外部制御信号の組み合わせによって、
テストモードとすることができるから、外部端子数を増
加させることなくテスト時間の短縮化を図ることができ
る。
いて必要とされる外部制御信号の組み合わせによって、
テストモードとすることができるから、外部端子数を増
加させることなくテスト時間の短縮化を図ることができ
る。
【０００８】
【実施例】図２には、この発明が適用されたダイナミッ
ク型ＲＡＭの一実施例のブロック図が示されている。
ク型ＲＡＭの一実施例のブロック図が示されている。
【０００９】この実施例では、特に制限されないが、メ
モリアレイＭ−ＡＲＹは、×４つからなる。各メモリア
レイは、それぞれが約１Ｍビットの記憶容量を持つよう
にされる。したがって、この実施例のＲＡＭは、全体で
約４Ｍビットのような大記憶容量を持つようにされる。
メモリアレイＭ−ＡＲＹのカラム系（データ線）信号線
は、平行に配置された一対の相補データ線からなり、特
に制限されないが、上記４つのメモリアレイに対応した
４対の相補データ線が一組とされ、同図においては横方
向に向かうように配置される二交点方式（折り返しビッ
ト線又はディジット線方式）により構成される。上記４
対の相補データ線は、後述のカラム選択信号を受けるカ
ラムスイッチ回路ＣＳＷを介して、縦方向に平行に走る
４対の共通相補データ線ＣＤＬＢ０，ＣＤＬＢ１，ＣＤ
ＬＢ２及びＣＤＬＢ３に結合される。なお、同図では、
非反転共通データ線ＣＤ０と反転共通データ線ＣＤＵＢ
０とを合わせて共通相補データ線ＣＤＬＢ０のように表
している。
モリアレイＭ−ＡＲＹは、×４つからなる。各メモリア
レイは、それぞれが約１Ｍビットの記憶容量を持つよう
にされる。したがって、この実施例のＲＡＭは、全体で
約４Ｍビットのような大記憶容量を持つようにされる。
メモリアレイＭ−ＡＲＹのカラム系（データ線）信号線
は、平行に配置された一対の相補データ線からなり、特
に制限されないが、上記４つのメモリアレイに対応した
４対の相補データ線が一組とされ、同図においては横方
向に向かうように配置される二交点方式（折り返しビッ
ト線又はディジット線方式）により構成される。上記４
対の相補データ線は、後述のカラム選択信号を受けるカ
ラムスイッチ回路ＣＳＷを介して、縦方向に平行に走る
４対の共通相補データ線ＣＤＬＢ０，ＣＤＬＢ１，ＣＤ
ＬＢ２及びＣＤＬＢ３に結合される。なお、同図では、
非反転共通データ線ＣＤ０と反転共通データ線ＣＤＵＢ
０とを合わせて共通相補データ線ＣＤＬＢ０のように表
している。
【００１０】カラムデコーダＣ−ＤＣＲは、後述する内
部相補アドレス信号ａｙ０〜ａｙn-1を解読して、図示
しないデータ線選択タイミング信号に同期して上記４対
相補データ線を対応する４対の共通データ線ＣＤＬＢ０
〜ＣＤＬＢ３に結合させるカラム選択信号を形成する。
なお、上記内部相補アドレス信号ａｙ０〜ａｙn-1は、
外部端子から供給されたアドレス信号と同相の非反転ア
ドレス信号、これと逆相の反転アドレス信号とからなる
ものである。このことは、内部アドレス信号に関し以下
の説明及び図面においても同様である。
部相補アドレス信号ａｙ０〜ａｙn-1を解読して、図示
しないデータ線選択タイミング信号に同期して上記４対
相補データ線を対応する４対の共通データ線ＣＤＬＢ０
〜ＣＤＬＢ３に結合させるカラム選択信号を形成する。
なお、上記内部相補アドレス信号ａｙ０〜ａｙn-1は、
外部端子から供給されたアドレス信号と同相の非反転ア
ドレス信号、これと逆相の反転アドレス信号とからなる
ものである。このことは、内部アドレス信号に関し以下
の説明及び図面においても同様である。
【００１１】ロウ系アドレス選択線（ワード線，ダミー
ワード線）は、上記各メモリアレイＭ−ＡＲＹにおいて
縦方向に向かうよう配置される。センスアンプＳＡは、
書込み／読み出し動作及びリフレッシュ動作の時には、
図示しないセンスアンプタイミング信号により動作状態
とされ、ワード線の選択動作によって一方のデータ線に
結合されたメモリセルからの微小読み出し電圧を、ダミ
ーワード線の選択動作によって他方のデータ線に結合さ
れたダミーセルからの基準電圧を参照して、相補データ
線をハイレベル／ロウレベルに増幅する。
ワード線）は、上記各メモリアレイＭ−ＡＲＹにおいて
縦方向に向かうよう配置される。センスアンプＳＡは、
書込み／読み出し動作及びリフレッシュ動作の時には、
図示しないセンスアンプタイミング信号により動作状態
とされ、ワード線の選択動作によって一方のデータ線に
結合されたメモリセルからの微小読み出し電圧を、ダミ
ーワード線の選択動作によって他方のデータ線に結合さ
れたダミーセルからの基準電圧を参照して、相補データ
線をハイレベル／ロウレベルに増幅する。
【００１２】ロウアドレスバッファＲ−ＡＤＢは、ロウ
アドレスストローブ信号ＲＡＳＵＢに同期して供給され
たアドレス信号ＡＸを受け、内部相補アドレス信号ａｘ
０〜ａｘｎを形成する。上記相補アドレス信号ａｘ０〜
ａｘｎのうち、特定のビット、例えば最上位ビットａｘ
ｎを除いた相補アドレス信号ａｘ０〜ａｘn-1は、次の
ロウアドレスデコーダＲ−ＤＣＲに送出される。ロウア
ドレスデコーダＲ−ＤＣＲは、上記相補アドレス信号ａ
ｘ０〜ａｘn-1を解読して、図示しないワード線選択タ
イミング信号に同期して１つのワード線とダミーワード
線の選択信号を形成する。
アドレスストローブ信号ＲＡＳＵＢに同期して供給され
たアドレス信号ＡＸを受け、内部相補アドレス信号ａｘ
０〜ａｘｎを形成する。上記相補アドレス信号ａｘ０〜
ａｘｎのうち、特定のビット、例えば最上位ビットａｘ
ｎを除いた相補アドレス信号ａｘ０〜ａｘn-1は、次の
ロウアドレスデコーダＲ−ＤＣＲに送出される。ロウア
ドレスデコーダＲ−ＤＣＲは、上記相補アドレス信号ａ
ｘ０〜ａｘn-1を解読して、図示しないワード線選択タ
イミング信号に同期して１つのワード線とダミーワード
線の選択信号を形成する。
【００１３】カラムアドレスバッファＣ−ＡＤＢは、カ
ラムアドレスストローブ信号ＣＡＳＵＢに同期して供給
されたアドレス信号ＡＹを受け、内部相補アドレス信号
ａｙ０〜ａｙｎを形成する。上記相補アドレス信号ａｙ
０〜ａｙｎのうち、特定のビット、例えば最上位ビット
ａｙｎを除いた相補アドレス信号ａｙ０〜ａｙn-1は、
上記カラムアドレスデコーダＣ−ＤＣＲに送出される。
ラムアドレスストローブ信号ＣＡＳＵＢに同期して供給
されたアドレス信号ＡＹを受け、内部相補アドレス信号
ａｙ０〜ａｙｎを形成する。上記相補アドレス信号ａｙ
０〜ａｙｎのうち、特定のビット、例えば最上位ビット
ａｙｎを除いた相補アドレス信号ａｙ０〜ａｙn-1は、
上記カラムアドレスデコーダＣ−ＤＣＲに送出される。
【００１４】上記各最上位ビットのアドレス信号ａｘｎ
とａｙｎは、デコーダ回路ＤＥＣに供給される。このデ
コーダ回路ＤＥＣは、後述する信号の入力回路と出力回
路にそれぞれ設けられるマルチプレクサＭＰＸに供給す
る選択信号を形成する。
とａｙｎは、デコーダ回路ＤＥＣに供給される。このデ
コーダ回路ＤＥＣは、後述する信号の入力回路と出力回
路にそれぞれ設けられるマルチプレクサＭＰＸに供給す
る選択信号を形成する。
【００１５】カラムスイッチＣＳＷは、上記カラムアド
レスデコーダＣ−ＤＣＲによって形成された選択信号を
受け、メモリアレイＭ−ＡＲＹにおける上記４対の相補
データ線を対応する４対の共通相補データ線ＣＤＬＢ
０，ＣＤＬＢ１，ＣＤＬＢ２及びＣＤＬＢ３にそれぞれ
接続する。
レスデコーダＣ−ＤＣＲによって形成された選択信号を
受け、メモリアレイＭ−ＡＲＹにおける上記４対の相補
データ線を対応する４対の共通相補データ線ＣＤＬＢ
０，ＣＤＬＢ１，ＣＤＬＢ２及びＣＤＬＢ３にそれぞれ
接続する。
【００１６】上記共通相補データ線ＣＤＬＢ０〜ＣＤＬ
Ｂ３は、それぞれメインアンプＭＡ０〜ＭＡ３の入力端
子に結合される。これらのメインアンプＭＡ０〜ＭＡ３
は図示しないメインアンプタイミング信号によって動作
状態にされ共通相補データ線ＣＤＬＢ０〜ＣＤＬＢ３の
信号を増幅する。これらのメインアンプＭＡ０〜ＭＡ３
の出力信号は、上記デコーダ回路ＤＥＣにより形成され
る選択信号により制御されるマルチプレクサＭＰＸを通
して択一的にデータ出力回路ＤＯＢの入力端子に伝えら
れる。データ出力回路ＤＯＢは、ライトイネーブル信号
ＷＥＵＢがハイレベルにされた読み出し動作の時に発生
されるタイミング信号により動作状態にされ、その入力
信号を増幅して外部端子ＤOUTへ送出させる。これによ
って、×１ビットの単位での読み出し動作が行われる。
Ｂ３は、それぞれメインアンプＭＡ０〜ＭＡ３の入力端
子に結合される。これらのメインアンプＭＡ０〜ＭＡ３
は図示しないメインアンプタイミング信号によって動作
状態にされ共通相補データ線ＣＤＬＢ０〜ＣＤＬＢ３の
信号を増幅する。これらのメインアンプＭＡ０〜ＭＡ３
の出力信号は、上記デコーダ回路ＤＥＣにより形成され
る選択信号により制御されるマルチプレクサＭＰＸを通
して択一的にデータ出力回路ＤＯＢの入力端子に伝えら
れる。データ出力回路ＤＯＢは、ライトイネーブル信号
ＷＥＵＢがハイレベルにされた読み出し動作の時に発生
されるタイミング信号により動作状態にされ、その入力
信号を増幅して外部端子ＤOUTへ送出させる。これによ
って、×１ビットの単位での読み出し動作が行われる。
【００１７】上記共通相補データ線ＣＤＬＢ０〜ＣＤＬ
Ｂ３は、マルチプレクサＭＰＸを介してデータ入力回路
ＤＩＢの出力端子に結合される。このマルチプレクサＭ
ＰＸは、上記デコーダ回路ＤＥＣにより形成される選択
信号により制御され、上記データ入力回路ＤＩＢの出力
信号を択一的に対応する共通相補データ線ＣＤＬＢ０〜
ＣＤＬＢ３に伝える。データ入力回路ＤＩＢは、ライト
イネーブル信号ＷＥＵＢがロウレベルの書き込み動作に
おいて、特に制限されないが、上記メインアンプＭＡの
動作タイミング信号より遅れて発生させられるタイミン
グ信号により動作状態にされ、外部端子Ｄinから供給さ
れた書き込み信号を上記マルチプレクサＭＰＸを介して
対応する一対の共通相補データ線ＣＤＬＢ０〜ＣＤＬＢ
３に伝える。これによって、×１ビットの単位での書き
込み動作が行われる。
Ｂ３は、マルチプレクサＭＰＸを介してデータ入力回路
ＤＩＢの出力端子に結合される。このマルチプレクサＭ
ＰＸは、上記デコーダ回路ＤＥＣにより形成される選択
信号により制御され、上記データ入力回路ＤＩＢの出力
信号を択一的に対応する共通相補データ線ＣＤＬＢ０〜
ＣＤＬＢ３に伝える。データ入力回路ＤＩＢは、ライト
イネーブル信号ＷＥＵＢがロウレベルの書き込み動作に
おいて、特に制限されないが、上記メインアンプＭＡの
動作タイミング信号より遅れて発生させられるタイミン
グ信号により動作状態にされ、外部端子Ｄinから供給さ
れた書き込み信号を上記マルチプレクサＭＰＸを介して
対応する一対の共通相補データ線ＣＤＬＢ０〜ＣＤＬＢ
３に伝える。これによって、×１ビットの単位での書き
込み動作が行われる。
【００１８】タイミング発生回路ＴＧは、３つの外部制
御信号ＲＡＳＵＢ（ロウアドレスストローブ信号），Ｃ
ＡＳＵＢ（カラムアドレスストローブ信号）及びＷＥＵ
Ｂ（ライトイネーブル信号）を受けて、メモリ動作に必
要な上記各種タイミング信号を形成して送出する。
御信号ＲＡＳＵＢ（ロウアドレスストローブ信号），Ｃ
ＡＳＵＢ（カラムアドレスストローブ信号）及びＷＥＵ
Ｂ（ライトイネーブル信号）を受けて、メモリ動作に必
要な上記各種タイミング信号を形成して送出する。
【００１９】この実施例では、上記のような大記憶容量
からなるダイナミック型ＲＡＭのテスト時間を短縮する
ため、上記データ入力回路ＤＩＢ及びデータ出力回路Ｄ
ＯＢには、テスト用回路が内蔵される。データ入力回路
ＤＩＢに含まれるテスト回路は、それが動作状態にされ
るとき、マルチプレクサＭＰＸを全て選択状態にして外
部端子Ｄinから供給される書き込み信号を上記共通相補
データ線ＣＤＬＢ０〜ＣＤＬＢ３に伝える。これによっ
て、上記メモリアレイＭ−ＡＲＹの選択状態にされた４
つのメモリセルには、同じ信号が同時に書き込まれる。
すなわち、テストモードの時には、見かけ上×４ビット
の単位で行われる。データ出力回路ＤＯＢに含まれるテ
スト回路は、特に制限されないが、上記各メインアンプ
ＭＡ０ないしＭＡ３の出力信号を受けて、４ビットから
なる読み出し信号の一致／不一致を検出する回路と、そ
の検出出力に応じた出力信号を形成して外部端子Ｄout
へ送出するものである。これによって、見かけ上×４ビ
ットの単位での読み出し動作を行うことができる。特に
制限されないが、上記テスト回路は、上記４ビットから
なる読み出し信号がハイレベル又はロウレベルで一致し
たなら、ハイレベル又はロウレベルの出力信号を形成す
る。上記４ビットからなる読み出し信号のうち、１ビッ
トでも不一致のものがあると、前述のように出力端子Ｄ
outをハイインピーダンスにする。このようなハイイン
ピーダンスに代えて、上記不一致の場合の出力信号とし
ては、読み出しハイレベルとロウレベルの中間レベルの
信号を出力させるものとしてもよい。
からなるダイナミック型ＲＡＭのテスト時間を短縮する
ため、上記データ入力回路ＤＩＢ及びデータ出力回路Ｄ
ＯＢには、テスト用回路が内蔵される。データ入力回路
ＤＩＢに含まれるテスト回路は、それが動作状態にされ
るとき、マルチプレクサＭＰＸを全て選択状態にして外
部端子Ｄinから供給される書き込み信号を上記共通相補
データ線ＣＤＬＢ０〜ＣＤＬＢ３に伝える。これによっ
て、上記メモリアレイＭ−ＡＲＹの選択状態にされた４
つのメモリセルには、同じ信号が同時に書き込まれる。
すなわち、テストモードの時には、見かけ上×４ビット
の単位で行われる。データ出力回路ＤＯＢに含まれるテ
スト回路は、特に制限されないが、上記各メインアンプ
ＭＡ０ないしＭＡ３の出力信号を受けて、４ビットから
なる読み出し信号の一致／不一致を検出する回路と、そ
の検出出力に応じた出力信号を形成して外部端子Ｄout
へ送出するものである。これによって、見かけ上×４ビ
ットの単位での読み出し動作を行うことができる。特に
制限されないが、上記テスト回路は、上記４ビットから
なる読み出し信号がハイレベル又はロウレベルで一致し
たなら、ハイレベル又はロウレベルの出力信号を形成す
る。上記４ビットからなる読み出し信号のうち、１ビッ
トでも不一致のものがあると、前述のように出力端子Ｄ
outをハイインピーダンスにする。このようなハイイン
ピーダンスに代えて、上記不一致の場合の出力信号とし
ては、読み出しハイレベルとロウレベルの中間レベルの
信号を出力させるものとしてもよい。
【００２０】上記のようなテスト回路の起動と解除は、
タイミング発生回路ＴＧに含まれる動作モード識別出力
により、セット／リセットが行われるラッチ回路ＦＦの
出力から得られるテスト信号ＴＥにより制御される。例
えば、テスト信号ＴＥがハイレベルなら、上記データ入
力回路ＤＩＢとデータ出力回路ＤＯＢに含まれる各テス
ト回路が動作状態にされ、上記テスト信号ＴＥがロウレ
ベルなら、上記各テスト回路が非動作状態にされる。こ
れによって、テストモードとノーマルモードの切り換え
が行われる、上記テストモードの起動／解除を図１に示
したタイミング図を参照して次に説明する。
タイミング発生回路ＴＧに含まれる動作モード識別出力
により、セット／リセットが行われるラッチ回路ＦＦの
出力から得られるテスト信号ＴＥにより制御される。例
えば、テスト信号ＴＥがハイレベルなら、上記データ入
力回路ＤＩＢとデータ出力回路ＤＯＢに含まれる各テス
ト回路が動作状態にされ、上記テスト信号ＴＥがロウレ
ベルなら、上記各テスト回路が非動作状態にされる。こ
れによって、テストモードとノーマルモードの切り換え
が行われる、上記テストモードの起動／解除を図１に示
したタイミング図を参照して次に説明する。
【００２１】ロウアドレスストローブ信号ＲＡＳＵＢが
ハイレベルからロウレベルに立ち下がるタイミングにお
いて、カラムアドレスストローブ信号ＣＡＳＵＢとライ
トイネーブル信号ＷＥＵＢをロウレベルにする。タイミ
ング発生回路ＴＧは、これを識別して１ショットパルス
をラッチ回路ＦＦに供給する。これにより、ラッチ回路
ＦＦのセットが行われ、テスト信号がハイレベルにされ
る。すなわち、このメモリサイクルではテストモードの
設定のみが行われる。例えば、ダイナミック型ＲＡＭが
ＣＡＳビフォワーＲＡＳリフレッシュ方式の自動リフレ
ッシュ回路を内蔵する場合、上記アドレスストローブ信
号ＲＡＳＵＢとＣＡＳＵＢとの関係から上記テストモー
ドの設定と並行して、リフレッシュ動作が行われる。こ
のようなテストモードの設定と、リフレッシュモードと
が並行して行われることによって不都合が生じるなら、
上記ライトイネーブル信号ＷＥＵＢのロウレベルによっ
て、上記リフレッシュモードの禁止するものであっても
よい。実際のテストのための書き込み／読み出し動作
は、上記各信号ＲＡＳＵＢ，ＣＡＳＵＢを一旦ハイレベ
ルにしてＲＡＭをリセット状態にしてから、ノーマルモ
ードと同様に、図示しないが、ロウアドレスストローブ
信号ＲＡＳＵＢをロウレベルにしてロウアドレス信号Ａ
Ｘを取り込み、次いでカラムアドレスストローブ信号Ｃ
ＡＳＵＢをロウレベルにしカラムアドレス信号ＡＹを取
り込むことにより行われる。このとき、ライトイネーブ
ル信号ＷＥＵＢをロウレベルにすると、テスト信号ＴＥ
のハイレベルによって上記のようにテスト回路が動作状
態にされているので、見かけ上×４ビット単位での書き
込みが行われる。また、ライトイネーブル信号ＷＥＵＢ
をハイレベルにすると、テスト信号ＴＥのハイレベルに
よって上記のようにテスト回路が動作状態にされている
ので、見かけ上×４ビット単位での読み出しが行われ
る。
ハイレベルからロウレベルに立ち下がるタイミングにお
いて、カラムアドレスストローブ信号ＣＡＳＵＢとライ
トイネーブル信号ＷＥＵＢをロウレベルにする。タイミ
ング発生回路ＴＧは、これを識別して１ショットパルス
をラッチ回路ＦＦに供給する。これにより、ラッチ回路
ＦＦのセットが行われ、テスト信号がハイレベルにされ
る。すなわち、このメモリサイクルではテストモードの
設定のみが行われる。例えば、ダイナミック型ＲＡＭが
ＣＡＳビフォワーＲＡＳリフレッシュ方式の自動リフレ
ッシュ回路を内蔵する場合、上記アドレスストローブ信
号ＲＡＳＵＢとＣＡＳＵＢとの関係から上記テストモー
ドの設定と並行して、リフレッシュ動作が行われる。こ
のようなテストモードの設定と、リフレッシュモードと
が並行して行われることによって不都合が生じるなら、
上記ライトイネーブル信号ＷＥＵＢのロウレベルによっ
て、上記リフレッシュモードの禁止するものであっても
よい。実際のテストのための書き込み／読み出し動作
は、上記各信号ＲＡＳＵＢ，ＣＡＳＵＢを一旦ハイレベ
ルにしてＲＡＭをリセット状態にしてから、ノーマルモ
ードと同様に、図示しないが、ロウアドレスストローブ
信号ＲＡＳＵＢをロウレベルにしてロウアドレス信号Ａ
Ｘを取り込み、次いでカラムアドレスストローブ信号Ｃ
ＡＳＵＢをロウレベルにしカラムアドレス信号ＡＹを取
り込むことにより行われる。このとき、ライトイネーブ
ル信号ＷＥＵＢをロウレベルにすると、テスト信号ＴＥ
のハイレベルによって上記のようにテスト回路が動作状
態にされているので、見かけ上×４ビット単位での書き
込みが行われる。また、ライトイネーブル信号ＷＥＵＢ
をハイレベルにすると、テスト信号ＴＥのハイレベルに
よって上記のようにテスト回路が動作状態にされている
ので、見かけ上×４ビット単位での読み出しが行われ
る。
【００２２】上記ラッチ回路ＦＦ、特に制限されない
が、マスター／スレーブフリップフロップ回路を用い、
２進のカウンタ回路により構成される。この場合、再び
上記図１のように、ロウアドレスストローブ信号ＲＡＳ
ＵＢがハイレベルからロウレベルに立ち下がるタイミン
グにおいて、カラムアドレスストローブ信号ＣＡＳＵＢ
とライトイネーブル信号ＷＥＵＢをロウレベルにしてタ
イミング発生回路ＴＧから１ショットパルスを供給する
ことによって、ラッチ回路ＦＦにリセットが行われる。
これにより、テスト信号ＴＥをロウレベルにできるか
ら、以後の動作をノーマルモードにすることができる。
が、マスター／スレーブフリップフロップ回路を用い、
２進のカウンタ回路により構成される。この場合、再び
上記図１のように、ロウアドレスストローブ信号ＲＡＳ
ＵＢがハイレベルからロウレベルに立ち下がるタイミン
グにおいて、カラムアドレスストローブ信号ＣＡＳＵＢ
とライトイネーブル信号ＷＥＵＢをロウレベルにしてタ
イミング発生回路ＴＧから１ショットパルスを供給する
ことによって、ラッチ回路ＦＦにリセットが行われる。
これにより、テスト信号ＴＥをロウレベルにできるか
ら、以後の動作をノーマルモードにすることができる。
【００２３】また、同図に点線で示すように、上記テス
ト制御回路ＴＣを設け、アドレス端子からの信号を供給
する。このテスト制御回路ＴＣは、ロウアドレスストロ
ーブ信号ＲＡＳＵＢがハイレベルからロウレベルに立ち
下がるタイミングにおいて、カラムアドレスストローブ
信号ＣＡＳＵＢとライトイネーブル信号ＷＥＵＢをロウ
レベルにしてタイミング発生回路ＴＧから１ショットパ
ルスが送出されると、そのときの特定のアドレス端子か
らの信号の取り込みを行う。例えば、アドレス端子から
供給される信号がハイレベルなら、上記テスト回路の起
動を行い、ロウレベルならその解除を行なうものであ
る。このようなテストモードの起動／解除の他、例え
ば、データ出力回路ＤＯＢに含まれるテスト回路におい
て、不一致の出力信号をハイインピーダンスと、中間レ
ベルの２つの出力機能を持たせておいて、それを上記ア
ドレス信号に応じて選択させるようにするものであって
もよい。上記出力機能の選択機能を付加することによっ
て、使用するテスターに応じて不一致出力信号を切り換
えることができる。また、ダイナミック型ＲＡＭがメモ
リボードに実装状態にされた場合には、上記出力端子Ｄ
outがボード上のデータバスによってワイヤードオア構
成で接続される。このデータバスには、前の動作サイク
ルでの信号が残っていることから、上記出力ハイインピ
ーダンスによって不一致出力を送出したのではその識別
が難しくなる。そこで、上記メモリボード上でのダイナ
ミック型ＲＡＭのテストでは、上記中間レベル出力に切
り換えるようにすればよい。
ト制御回路ＴＣを設け、アドレス端子からの信号を供給
する。このテスト制御回路ＴＣは、ロウアドレスストロ
ーブ信号ＲＡＳＵＢがハイレベルからロウレベルに立ち
下がるタイミングにおいて、カラムアドレスストローブ
信号ＣＡＳＵＢとライトイネーブル信号ＷＥＵＢをロウ
レベルにしてタイミング発生回路ＴＧから１ショットパ
ルスが送出されると、そのときの特定のアドレス端子か
らの信号の取り込みを行う。例えば、アドレス端子から
供給される信号がハイレベルなら、上記テスト回路の起
動を行い、ロウレベルならその解除を行なうものであ
る。このようなテストモードの起動／解除の他、例え
ば、データ出力回路ＤＯＢに含まれるテスト回路におい
て、不一致の出力信号をハイインピーダンスと、中間レ
ベルの２つの出力機能を持たせておいて、それを上記ア
ドレス信号に応じて選択させるようにするものであって
もよい。上記出力機能の選択機能を付加することによっ
て、使用するテスターに応じて不一致出力信号を切り換
えることができる。また、ダイナミック型ＲＡＭがメモ
リボードに実装状態にされた場合には、上記出力端子Ｄ
outがボード上のデータバスによってワイヤードオア構
成で接続される。このデータバスには、前の動作サイク
ルでの信号が残っていることから、上記出力ハイインピ
ーダンスによって不一致出力を送出したのではその識別
が難しくなる。そこで、上記メモリボード上でのダイナ
ミック型ＲＡＭのテストでは、上記中間レベル出力に切
り換えるようにすればよい。
【００２４】上記の実施例から得られる作用効果は、下
記の通りである。すなわち、（１）ロウアドレスストロ
ーブ信号とカラムアドレスストローブ信号及びライトイ
ネーブル信号のノーマルモードにない組み合わせによっ
て、外部制御信号数を増加させることなくテストモード
の起動／解除を行わせることができるという効果が得ら
れる。
記の通りである。すなわち、（１）ロウアドレスストロ
ーブ信号とカラムアドレスストローブ信号及びライトイ
ネーブル信号のノーマルモードにない組み合わせによっ
て、外部制御信号数を増加させることなくテストモード
の起動／解除を行わせることができるという効果が得ら
れる。
【００２５】（２）上記（１）により、約４Ｍビットの
ような大記憶容量を持つダイナミック型ＲＡＭを１８ピ
ンのパッケージに収めることができる。これによって、
テスト機能を付加しつつ１Ｍビットの記憶容量を持つダ
イナミック型ＲＡＭとの整合性を図ることができるとい
う効果が得られる。
ような大記憶容量を持つダイナミック型ＲＡＭを１８ピ
ンのパッケージに収めることができる。これによって、
テスト機能を付加しつつ１Ｍビットの記憶容量を持つダ
イナミック型ＲＡＭとの整合性を図ることができるとい
う効果が得られる。
【００２６】（３）ロウアドレスストローブ信号とカラ
ムアドレスストローブ信号及びライトイネーブル信号に
アドレス信号を組み合わせることによって、テストモー
ドの起動／解除を簡単にできるとともに、複数モードか
らなるテスト機能を付加することができるという効果が
得られる。
ムアドレスストローブ信号及びライトイネーブル信号に
アドレス信号を組み合わせることによって、テストモー
ドの起動／解除を簡単にできるとともに、複数モードか
らなるテスト機能を付加することができるという効果が
得られる。
【００２７】以上本発明者によってなされた発明を実施
例に基づき具体的に説明したが、この発明は上記実施例
に限定されるものではなく、その要旨を逸脱しない範囲
で種々変更可能であることはいうまでもない。例えば、
この発明が適用されるダイナミック型ＲＡＭは、カラム
アドレスストローブ信号に同期して変化される信号によ
り、上記メモリアレイから複数ビットの単位でパラレル
に読み出した信号をシリアルに出力させるというニブル
モード機能を持つものであってもよい。この場合、図２
のデコーダ回路ＤＥＣに供給されるアドレス信号をシフ
トレジスタ又はアドレスカウンタ回路により変化させれ
ばよい。また、メモリアレイＭ−ＡＲＹの具体的構成
は、そのワード線及び／又はデータ線に結合されるメモ
リセルの数を減らして、高速化とメモリセルからの読み
出し信号のレベルマージンを確保する等のために、複数
のメモリマットから構成されるものであってもよい。
例に基づき具体的に説明したが、この発明は上記実施例
に限定されるものではなく、その要旨を逸脱しない範囲
で種々変更可能であることはいうまでもない。例えば、
この発明が適用されるダイナミック型ＲＡＭは、カラム
アドレスストローブ信号に同期して変化される信号によ
り、上記メモリアレイから複数ビットの単位でパラレル
に読み出した信号をシリアルに出力させるというニブル
モード機能を持つものであってもよい。この場合、図２
のデコーダ回路ＤＥＣに供給されるアドレス信号をシフ
トレジスタ又はアドレスカウンタ回路により変化させれ
ばよい。また、メモリアレイＭ−ＡＲＹの具体的構成
は、そのワード線及び／又はデータ線に結合されるメモ
リセルの数を減らして、高速化とメモリセルからの読み
出し信号のレベルマージンを確保する等のために、複数
のメモリマットから構成されるものであってもよい。
【００２８】また、メモリアレイのアドレッシングによ
って選択されるメモリセルの数，言い換えるならば、共
通相補データ線の数は、上記４ビット分の他８ビット、
１６ビットのように複数ビットであれば何であってもよ
い。さらに、この発明を約１Ｍビットや２５６ｋビット
の記憶容量を持つダイナミック型ＲＡＭに適用して、空
きピンが生じた場合に、それを他の動作モードに使用す
るものであってもよい。 この発明は、テスト回路を内
蔵するアドレスマルチ方式の上記ダイナミック型ＲＡＭ
に広く利用できる。
って選択されるメモリセルの数，言い換えるならば、共
通相補データ線の数は、上記４ビット分の他８ビット、
１６ビットのように複数ビットであれば何であってもよ
い。さらに、この発明を約１Ｍビットや２５６ｋビット
の記憶容量を持つダイナミック型ＲＡＭに適用して、空
きピンが生じた場合に、それを他の動作モードに使用す
るものであってもよい。 この発明は、テスト回路を内
蔵するアドレスマルチ方式の上記ダイナミック型ＲＡＭ
に広く利用できる。
【００２９】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、ロウアドレスストローブ信
号とカラムアドレスストローブ信号及びライトイネーブ
ル信号のノーマルモードにない組み合せによって、外部
制御信号数を増加させることなくテストモードの起動／
解除を行わせることができるものとなる。
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、ロウアドレスストローブ信
号とカラムアドレスストローブ信号及びライトイネーブ
ル信号のノーマルモードにない組み合せによって、外部
制御信号数を増加させることなくテストモードの起動／
解除を行わせることができるものとなる。
【図１】この発明の一実施例を説明するためのタイミン
グ図。
グ図。
【図２】この発明が適用されたダイナミック型ＲＡＭの
一実施例を示すブロック図。
一実施例を示すブロック図。
Ｍ−ＡＲＹ・・・メモリアレイ、ＳＡ・・・センスアン
プ、ＣＳＷ・・・カラムスイッチ回路、Ｒ，Ｃ−ＡＤＢ
・・・アドレスバッファ、Ｒ−ＤＣＲ・・・ロウアドレ
スデコーダ、Ｃ−ＤＣＲ・・・カラムアドレスデコー
ダ、ＤＥＣ・・・デコーダ、ＭＡ０〜ＭＡ３・・・メイ
ンアンプ、ＭＰＸ・・・マルチプレクサ、ＤＯＢ・・・
データ出力回路、ＤＩＢ・・・データ入力回路、ＴＧ・
・・タイミング発生回路、ＦＦ・・・ラッチ回路、ＴＣ
・・・テスト制御回路。
プ、ＣＳＷ・・・カラムスイッチ回路、Ｒ，Ｃ−ＡＤＢ
・・・アドレスバッファ、Ｒ−ＤＣＲ・・・ロウアドレ
スデコーダ、Ｃ−ＤＣＲ・・・カラムアドレスデコー
ダ、ＤＥＣ・・・デコーダ、ＭＡ０〜ＭＡ３・・・メイ
ンアンプ、ＭＰＸ・・・マルチプレクサ、ＤＯＢ・・・
データ出力回路、ＤＩＢ・・・データ入力回路、ＴＧ・
・・タイミング発生回路、ＦＦ・・・ラッチ回路、ＴＣ
・・・テスト制御回路。
フロントページの続き (72)発明者 木村 勝高 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内
Claims (3)
- 【請求項１】複数のメモリセルを有するメモリアレイ
と、該複数のメモリセルの選択動作を行うアドレス選択
回路と、ノ−マルモ−ドにおいて上記選択された複数の
メモリセルの中の１つのメモリセルに対して選択的にデ
−タの授受を行う入出力回路と、テストモ−ドにおいて
上記複数のメモリセルに同じデ−タを書き込み、複数の
メモリセルの記憶情報の一致／不一致を検出してそれを
１つの出力端子から出力させるテスト用回路とを含み、 上記テスト用回路は、ロウアドレスストロ−ブ信号の立
ち下がりタイミングにおいてカラムアドレスストロ−ブ
信号とライトイネ−ブル信号がロウレベルにされている
ことのみを識別することによりセットされるラッチ回路
の出力により上記テストモードに設定されることを特徴
とするダイナミック型ＲＡＭ。 - 【請求項２】上記テスト用回路は、上記ラツチ回路がセ
ットされた後の上記ロウアドレスストロ−ブ信号および
カラムアドレスストロ−ブ信号のハイレベルからロウレ
ベルへの変化にそれぞれ応答するテスト用のロウアドレ
ス信号およびカラムアドレス信号の取り込みと、ライト
イネ−ブル信号のレベルに応答するテスト用の書き込み
動作と読み出し動作とを行うものであることを特徴とす
る請求項１記載のダイナミツク型ＲＡＭ。 - 【請求項３】上記１つの出力端子は、上記ノ−マルモ−
ドにおける上記入出力回路の出力端子と共通にされてな
ることを特徴とする請求項１記載のダイナミツク型ＲＡ
Ｍ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8315917A JPH09185900A (ja) | 1996-11-27 | 1996-11-27 | ダイナミック型ｒａｍ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8315917A JPH09185900A (ja) | 1996-11-27 | 1996-11-27 | ダイナミック型ｒａｍ |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61092056A Division JPS62250593A (ja) | 1986-04-23 | 1986-04-23 | ダイナミツク型ｒａｍ |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9336797A Division JPH10144099A (ja) | 1997-12-08 | 1997-12-08 | ダイナミック型ｒａｍ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09185900A true JPH09185900A (ja) | 1997-07-15 |
Family
ID=18071166
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8315917A Pending JPH09185900A (ja) | 1996-11-27 | 1996-11-27 | ダイナミック型ｒａｍ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09185900A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6333879B1 (en) | 1998-06-11 | 2001-12-25 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device operable in a plurality of test operation modes |
| KR100379532B1 (ko) * | 2001-04-18 | 2003-04-10 | 주식회사 하이닉스반도체 | 칼럼 제어 회로 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51147924A (en) * | 1975-06-13 | 1976-12-18 | Fujitsu Ltd | Memory unit |
| JPS58222500A (ja) * | 1982-04-20 | 1983-12-24 | マステク・コ−パレイシヤン | 選択機能モ−ド開始方法 |
| JPS59207095A (ja) * | 1983-05-09 | 1984-11-24 | Nec Corp | 擬似スタテイツク・メモリの試験方法 |
-
1996
- 1996-11-27 JP JP8315917A patent/JPH09185900A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51147924A (en) * | 1975-06-13 | 1976-12-18 | Fujitsu Ltd | Memory unit |
| JPS58222500A (ja) * | 1982-04-20 | 1983-12-24 | マステク・コ−パレイシヤン | 選択機能モ−ド開始方法 |
| JPS59207095A (ja) * | 1983-05-09 | 1984-11-24 | Nec Corp | 擬似スタテイツク・メモリの試験方法 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6333879B1 (en) | 1998-06-11 | 2001-12-25 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device operable in a plurality of test operation modes |
| US6424142B1 (en) | 1998-06-11 | 2002-07-23 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device operable in a plurality of test operation modes |
| KR100379532B1 (ko) * | 2001-04-18 | 2003-04-10 | 주식회사 하이닉스반도체 | 칼럼 제어 회로 |
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