JPH09186251A - ダイナミックｓｒａｍ - Google Patents

Abstract

(57)【要約】 【課題】少ない電源消費電流で高速動作できるＳＲＡＭ
を提供する。 【解決手段】メモリセルＣＥＬ１１を構成するフリップ
フロップＱ１＋Ｑ２の負荷回路に、ビット線電圧（ほぼ
Ｖｄｄ）に対応した電圧に充電される１対のキャパシタ
Ｃ１＋Ｃ２を用いる。この１対キャパシタは、フリップ
フロップの回路動作状態（情報記憶状態）を維持する回
路電位を保持するもので、メモリセルの記憶情報を直接
保持するものではない。しかし、リーク電流などにより
１対キャパシタに蓄積された電荷が放電されフリップフ
ロップのドレイン電圧がある程度以下になると、このフ
リップフロップの回路動作状態が維持できなくなり、メ
モリセルＣＥＬ１１の記憶内容が消失してしまう。この
記憶内容消失を防ぐために、１対キャパシタ（Ｃ１、Ｃ
２；非情報保持媒体）をある周期でリフレッシュ充電す
る手段Ｑ１１〜Ｑ４２；ＤＷ１０＋ＤＲ１０を設けてい
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、記憶情報の維持
にリフレッシュ動作を伴う記憶装置に関する。

【０００２】

【従来の技術】現在主流の半導体記憶装置は、記憶内容
の維持にリフレッシュが必要なダイナミックメモリ（以
下ＤＲＡＭという）と、記憶内容の維持にリフレッシュ
を必要としないスタティックメモリ（以下ＳＲＡＭとい
う）とに大別できる。

【０００３】ＤＲＡＭは、極小容量のメモリセルキャパ
シタを充電する形でその記憶内容を保持している。この
メモリセルキャパシタに充電・蓄積された電荷（記憶内
容）は、そのまま放置すると、メモリチップ内部のリー
ク電流により短時間の内に消失してしまう。この記憶内
容消失を防止するために、ＤＲＡＭでは、外部からメモ
リアクセス（リード／ライト）がない期間において、比
較的短い周期（通常１０ｍｓ以内）でもって、個々のメ
モリセルから記憶内容を一旦読み出し、読み出した内容
を同じメモリセルに書き戻すようにしている。この短周
期で反復される記憶内容の読み取り／書き戻し動作を、
ＤＲＡＭのリフレッシュ動作という。

【０００４】ＤＲＡＭにおけるリフレッシュ動作は、全
メモリセルキャパシタの合計容量に対する反復充放電な
ので、このリフレッシュ動作に伴う電源電流消費量が大
きい。

【０００５】一方、ＳＲＡＭは、常時給電状態にあるフ
リップフロップの動作状態（一対の交差接続トランジス
タのうち、一方がオンかオフかの状態）によって、その
記憶内容を保持している。ＳＲＡＭでは、ＤＲＡＭのよ
うなリフレッシュ動作（記憶内容の読み取り／書き戻し
動作）は不要であり、フリップフロップの回路動作状態
を維持するに必要な最低限の電源電流（殆どリーク電流
レベルまで抑えることが可能）しか消費しない。

【０００６】しかしながら、上記「殆ど電源電流を消費
しない」というＳＲＡＭの特徴を得るには、フリップフ
ロップのドレイン負荷回路の直流抵抗値は、極めて大き
い必要がある。たとえば、電源電圧＋３Ｖで動作するＳ
ＲＡＭの１セル当たりの消費電流を１ｎＡ（ナノアンペ
ア）以下に抑えるには、ドレイン負荷抵抗は３０００Ｍ
Ω以上にしなければならない。

【０００７】

【発明が解決しようとする課題】通常、ＳＲＡＭの高抵
抗負荷抵抗（１対のフリップフロップ負荷抵抗）は、低
不純物濃度のポリシリコンで形成される。ところが、こ
のポリシリコン高抵抗は温度依存性が高いため、高温下
では、抵抗値が小さくなることにより電源消費電流が増
大する。逆に、低温下では、１対のフリップフロップ負
荷抵抗の値が必ずしもバランスせずに大きくなるため、
フリップフロップ回路動作状態のバランスが崩れ、記憶
内容にエラーが発生しやすくなる。これを防ぐには、フ
リップフロップ負荷抵抗値を低めにとってフリップフロ
ップ回路電流をある程度定常的に流しておいて、多少負
荷抵抗バランスが崩れてもフリップフロップのオン・オ
フ状態が変化しないようにしておく必要がある。

【０００８】結局、高抵抗負荷抵抗を用いたＳＲＡＭで
は、低消費電流と低エラー発生率とはトレードオフの関
係になる。

【０００９】この発明の目的は、通常のＳＲＡＭ並に少
ない電源消費電流で高速動作でき、それでいてエラーが
生じにくいニュータイプのＳＲＡＭを提供することであ
る。

【００１０】

【課題を解決するための手段】上記目的を達成するため
に、この発明では、ＳＲＡＭのメモリセル（図２のＣＥ
Ｌ１１）を構成するフリップフロップ（Ｑ１、Ｑ２）の
負荷回路に、電源回路（Ｖｄｄ）に繋がる高負荷抵抗に
代わって、電源電圧（Ｖｄｄ）に対応した電圧に充電さ
れる１対のキャパシタ（Ｃ１、Ｃ２）を用いている。

【００１１】この１対キャパシタ（Ｃ１、Ｃ２）は、フ
リップフロップ（Ｑ１、Ｑ２）の回路動作状態（情報記
憶状態）を維持する回路電位を保持するもので、メモリ
セルの記憶情報を直接保持するものではない。しかし、
リーク電流などにより１対キャパシタ（Ｃ１、Ｃ２）に
蓄積された電荷が放電されフリップフロップ（Ｑ１、Ｑ
２）のドレイン電圧がある程度以下になると、このフリ
ップフロップ（Ｑ１、Ｑ２）の回路動作状態が維持でき
なくなり、このフリップフロップで構成されるメモリセ
ル（ＣＥＬ１１など）の記憶内容が消失してしまう。

【００１２】このメモリセルの記憶内容消失を防ぐため
に、この発明では、負荷回路を構成する１対キャパシタ
（Ｃ１、Ｃ２；非情報保持媒体）をある周期（図８のＴ
Ｒ１またはＴＲ２）で充電する手段（Ｑ３、Ｑ４；Ｑ１
１〜Ｑ４２；ＤＷ１０＋ＤＲ１０）を設けている。この
充電手段（Ｑ３、Ｑ４；Ｑ１１〜Ｑ４２；ＤＷ１０＋Ｄ
Ｒ１０）による１対キャパシタ（Ｃ１、Ｃ２）の周期的
な充電動作はＤＲＡＭにおけるリフレッシュ動作に似て
いるので、この明細書では、本願発明のＳＲＡＭをダイ
ナミックＳＲＡＭと呼ぶことにした。

【００１３】ただし、通常のＤＲＡＭのリフレッシュが
「対応するビット線毎にプリチャージしてから現状のメ
モリセル記憶内容を読み出し、読み出した内容を書き戻
す」動作であるのに対し、この発明のダイナミックＳＲ
ＡＭのリフレッシュは、「現状の記憶内容を読み出すわ
けではなく、リフレッシュのためのビット線プリチャー
ジもせず、単にフリップフロップ回路状態維持のための
負荷キャパシタに対する間欠充電」動作である（見方を
変えると、この発明の１対キャパシタＣ１、Ｃ２は、Ｓ
ＲＡＭフリップフロップの高負荷抵抗に代わる負荷回路
用スイッチドキャパシタであるとも言える）。この点
が、通常のＤＲＡＭと本質的に異なっている。

【００１４】したがって、この発明のリフレッシュは複
数メモリセルに対して適当なタイミング（メモリアクセ
スのない期間）で短時間一括実行が可能であり、それゆ
えこの発明のリフレッシュはメモリの読み書き動作速度
を下げる要因にはならず、通常のＳＲＡＭ並の高速性が
得られる。

【００１５】また、この発明のリフレッシュは、ＳＲＡ
Ｍセル内のフリップフロップ回路状態を維持するに必要
な限度で長周期な間欠動作でよいので、消費電流も十分
小さなものにできる。

【００１６】

【発明の実施の形態】以下、図面を参照して、この発明
の一実施の形態に係るダイナミックＳＲＡＭを説明す
る。なお、重複説明を避けるために、複数の図面に渡り
機能上共通する部分には共通の参照符号が用いられてい
る。

【００１７】図１は、この発明の一実施の形態に係るダ
イナミックＳＲＡＭの概略構成を説明するためのブロッ
ク図である。ここでは、分かり易くするために、多数の
メモリセルＣＥＬｍｎのうち、１６個のセルＣＥＬ１１
〜ＣＥＬ４４とその一部の周辺回路ブロックのみを図示
している。

【００１８】図１において、第１〜第４カラムのビット
線対ＢＬ１／ＢＬ１＊〜ＢＬ４／ＢＬ４＊は、それぞ
れ、センスアンプＳＡ１〜ＳＡ４に接続される（ビット
線の参照符号に付けたアステリスク＊は、＊なしの場合
と逆の論理レベルを持つことを指している）。

【００１９】第１カラムのビット線対ＢＬ１／ＢＬ１＊
にはセルＣＥＬ１１〜ＣＥＬ４１が接続され、第２カラ
ムのビット線対ＢＬ２／ＢＬ２＊にはセルＣＥＬ１２〜
ＣＥＬ４２が接続され、第３カラムのビット線対ＢＬ３
／ＢＬ３＊にはセルＣＥＬ１３〜ＣＥＬ４３が接続さ
れ、第４カラムのビット線対ＢＬ４／ＢＬ４＊にはセル
ＣＥＬ１４〜ＣＥＬ４４が接続される。

【００２０】セルＣＥＬ１１〜ＣＥＬ１４には第１ワー
ド線ＷＬ１が接続され、セルＣＥＬ２１〜ＣＥＬ２４に
は第２ワード線ＷＬ２が接続され、セルＣＥＬ３１〜Ｃ
ＥＬ３４には第３ワード線ＷＬ３が接続され、セルＣＥ
Ｌ４１〜ＣＥＬ４４には第４ワード線ＷＬ４が接続され
る。

【００２１】ワード線Ｗ１〜Ｗ４はワード線デコーダＤ
Ｗ１０に接続され、センスアンプＳＡ１〜ＳＡ４はビッ
ト線デコーダＤＢ１０に接続されている。

【００２２】さらに、第１カラムのビット線対ＢＬ１／
ＢＬ１＊は、それぞれ第１カラムリフレッシュトランジ
スタ対Ｑ１１，Ｑ１２を介して電源線Ｖｄｄに接続され
る。同様に、ビット線対ＢＬ２／ＢＬ２＊〜ＢＬ４／Ｂ
Ｌ４＊は、それぞれ、リフレッシュトランジスタ対Ｑ２
１〜Ｑ４２を介して電源線Ｖｄｄに接続される。

【００２３】また、リフレッシュ線ＲＥ０は、図示しな
いリフレッシュパルス発生回路またはリフレッシュデコ
ーダ（図６〜図９を参照して後述）に接続されている。

【００２４】各リフレッシュトランジスタ対（Ｑ１１／
Ｑ１２〜Ｑ４１／Ｑ４２）と電源線Ｖｄｄとの接続点に
は、それぞれ、１００ｆＦ〜１０ｐＦ程度の電圧変動吸
収キャパシタＣｓｓが接続されている。このキャパシタ
Ｃｓｓと、各ビット線対（ＢＬ１／ＢＬ１＊など）自体
の容量との和が、そのビット線対（ＢＬ１／ＢＬ１＊な
ど）にぶら下がるメモリセル群（ＣＥＬ１１〜ＣＥＬ４
１など）内部のキャパシタＣ１，Ｃ２の合計値（１セル
当たり１０ｆＦ以下）に対して十分に大きければ、これ
らメモリセル群の内部キャパシタＣ１，Ｃ２のリフレッ
シュに伴う電源線Ｖｄｄの電圧変動を、抑え込むことが
できる。

【００２５】図２は、図１の各セルの内部構成例を、セ
ルＣＥＬ１１について示している（他のセルの構成も同
様）。すなわち、ＮｃｈトランジスタＱ１およびＱ２の
ソース（軽ドープドレインＬＤＤ構造）は、グランド線
Ｖｓｓに接続される。トランジスタＱ１のポリシリコン
ゲートは、配線Ｌ１を介してトランジスタＱ２のドレイ
ン（軽ドープドレインＬＤＤ構造）に接続される。同様
に、トランジスタＱ２のポリシリコンゲートは、配線Ｌ
２を介してトランジスタＱ１のドレイン（軽ドープドレ
インＬＤＤ構造）に接続される。このようにゲートが交
差接続（クロスカップル）されたフリップフロップ回路
（Ｑ１＋Ｑ２）が、セルＣＥＬ１１の情報記憶部（ＳＲ
ＡＭのセル構造）を構成する。

【００２６】このフリップフロップ回路（Ｑ１＋Ｑ２）
は、論理レベルが互いに反対の記憶内容を出力する１対
の出力ノードを持つ。一方の出力ノードは、配線領域
（拡散層）ＡＲ１を介して、Ｎｃｈ（またはＰｃｈ）ト
ランジスタＱ３のソース（またはドレイン）に接続され
る。トランジスタＱ３のドレイン（またはソース）は、
ビット線対ＢＬ１／ＢＬ１＊の一方ＢＬ１に接続され
る。

【００２７】同様に、フリップフロップ回路（Ｑ１＋Ｑ
２）の他方の出力ノードは、配線領域（拡散層）ＡＲ２
を介して、Ｎｃｈ（またはＰｃｈ）トランジスタＱ４の
ソース（またはドレイン）に接続される。トランジスタ
Ｑ４のドレイン（またはソース）は、ビット線対（金属
配線層）ＢＬ１／ＢＬ１＊の他方ＢＬ１＊に接続され
る。トランジスタＱ３およびＱ４のポリシリコンゲート
は、ワード線（ポリシリコン層）ＷＬ１に接続される。

【００２８】配線領域ＡＲ１（トランジスタＱ１のドレ
イン出力）とグランド線Ｖｓｓとの間にはドレインキャ
パシタＣ１が設けられ、配線領域ＡＲ２（トランジスタ
Ｑ２のドレイン出力）とグランド線Ｖｓｓとの間にはド
レインキャパシタＣ２が設けられている。

【００２９】キャパシタＣ１またはＣ２は、トランジス
タＱ３およびＱ４がワード線ＷＬ１上のリフレッシュパ
ルスで導通した一瞬に、ビット線ＢＬ１／ＢＬ１＊の電
圧（ほぼＶｄｄ）により充電される。たとえば、トラン
ジスタＱ１がオフ、トランジスタＱ２がオンの場合、ビ
ット線電圧が＋３Ｖであれば、リフレッシュパルスのハ
イレベル期間とその反復周期に応じて、キャパシタＣ１
は、たとえば＋１〜＋２.５Ｖ程度に充電される。ま
た、トランジスタＱ２がオフ、トランジスタＱ１がオン
の場合は、リフレッシュパルスのハイレベル期間とその
反復周期に応じて、キャパシタＣ２が、たとえば＋１〜
＋２.５Ｖ程度に充電される。

【００３０】上記トランジスタＱ１およびＱ２のオン・
オフ状態（ＳＲＡＭセルＣＥＬ１１の記憶内容）は、キ
ャパシタＣ１およびＣ２双方が放電し切ってしまうと、
失われる。この記憶内容消失を防ぐために、キャパシタ
Ｃ１およびＣ２が、リフレッシュパルス（図８のＰＲ１
など）で間欠的に導通するトランジスタＱ３およびＱ４
を介して、ビット線電圧Ｖｄｄにより、適宜充電される
ようになっている。（トランジスタスイッチにより断続
的に充電されるという回路動作から見れば、キャパシタ
Ｃ１およびＣ２は、スイッチドキャパシタと考えること
もできる。） さらに、電源線Ｖｄｄとグランド線Ｖｓｓとの間には、
キャパシタＣ１およびＣ２の合計容量（たとえば１０ｆ
Ｆ程度）よりも十分に大きな電源電圧変動吸収キャパシ
タＣｓｓ（たとえば１００ｆＦ〜１０ｐＦ程度）が接続
されている。この相対的大容量キャパシタＣｓｓは常時
電源電圧Ｖｄｄで充電されているので、相対的小容量キ
ャパシタＣ１およびＣ２がリフレッシュ充電された一瞬
にセルＣＥＬ１１の電源電圧が大きく落ち込むことはな
くなる。

【００３１】図３は、図２のトランジスタＱ１〜Ｑ４が
全てＰ基板またはＰウェル上のＮｃｈＭＯＳトランジス
タで構成される場合の集積回路構造を、デフォルメして
例示する平面図である。

【００３２】たとえばＰ基板のセル形成領域（３〜４μ
ｍｘ４〜５μｍ程度の面積）にＮ型不純物（リンなど）
が熱拡散されて、トランジスタＱ１〜Ｑ４のドレインお
よびソース領域（この領域は、局所的に予めＰ型不純物
のボロンなどが少量イオン注入されており、軽ドープド
レインＬＤＤ領域となる）が形成される。このドレイン
／ソースＬＤＤ領域の形成と同時並行して、トランジス
タＱ１〜Ｑ４の各電極を図２の配線のように結線する接
続配線領域（拡散層）ＡＲ１およびＡＲ２と、電源線
（拡散層）Ｖｄｄ（図示せず）とが、形成される。

【００３３】上記拡散層形成後、図示しない酸化シリコ
ン層を介して、トランジスタＱ１〜Ｑ４のゲート領域お
よびワード線ＷＬ１が、１工程のポリシリコン層で形成
される。

【００３４】上記ポリシリコン層形成後、図示しない酸
化シリコン層を介して、グランド線Ｖｓｓの金属配線１
が形成される。このＶｓｓ金属配線パターンは、その一
部が、酸化シリコン層を介して、接続配線領域ＡＲ１お
よびＡＲ２とＶｄｄ拡散層とに、平行している。する
と、酸化シリコン層を誘電体とするキャパシタＣ１が領
域ＡＲ１とＶｓｓ金属配線との間に形成され、酸化シリ
コン層を誘電体とするキャパシタＣ２が領域ＡＲ２とＶ
ｓｓ金属配線との間に形成される。

【００３５】上記金属配線層１の形成後、図示しない酸
化シリコン層を介して、ワード線ＷＬ１に直交するビッ
ト線対ＢＬｎ／ＢＬｎ＊が、金属配線２により形成され
る。なお、図中四角に×のマークは、コンタクトホール
を示している。

【００３６】図３の構成では、ポリシリコンは１種類
（比較的低抵抗のポリシリコン層）でよいので、２種の
ポリシリコンを用いた従来のＳＲＡＭ（１種は低抵抗配
線用、もう１種は高抵抗のフリップフロップ負荷抵抗
用）よりも製造コストが低くなる。また、温度変化の大
きいポリシリコン高抵抗を使わないので、フリップフロ
ップメモリセルの記憶状態の温度安定性にも優れたもの
が得られる。

【００３７】図４は、図２のトランジスタＱ１，Ｑ２が
Ｐ基板またはＰウェル上のＮｃｈＭＯＳトランジスタで
構成され、トランジスタＱ３，Ｑ４がＮウェル中のＰｃ
ｈＭＯＳトランジスタで構成される場合の集積回路構造
を、デフォルメして例示する平面図である。

【００３８】図４は、図３のＮｃｈトランジスタＱ３，
Ｑ４を、Ｎウェルに収めたＰｃｈトランジスタＱ３，Ｑ
４に置き換えたもので、その他の構造は、図３と同様と
なっている。

【００３９】なお、図３または図４の実施形態におい
て、キャパシタＣ１およびＣ２は酸化シリコンを誘電体
とする平行平板キャパシタ構造をとっている。しかしな
がら、必要な容量が得られかつリーク電流が実用上問題
ないくらいに小さくできるならば、これらのキャパシタ
は、強誘電体を用いたものでも、あるいはＰＮ接合容量
を利用したものでもよい。

【００４０】図５は、この発明の第２の実施の形態に係
るダイナミックＳＲＡＭの概略構成を説明するためのブ
ロック図である。図５の構成は、センスアンプ群ＳＡｎ
とビット線デコーダＤＢ１０の配置を変更した点を除
き、図１の構成と同じである。

【００４１】図６は、この発明の第３の実施の形態に係
るダイナミックＳＲＡＭの概略構成を説明するためのブ
ロック図である。図６の構成は、各リフレッシュトラン
ジスタ対（Ｑ１１／Ｑ１２〜Ｑ４１／Ｑ４２）のゲート
に印可するリフレッシュパルス（リフレッシュ線ＲＥ１
〜ＲＥ４上のＰＲ１〜ＰＲ４；図９参照）が、それぞれ
独立している点を除き、図１の構成と同じである。これ
らのリフレッシュパルスは、リフレッシュデコーダＤＲ
１０により生成される。

【００４２】図７は、この発明の第４の実施の形態に係
るダイナミックＳＲＡＭの概略構成を説明するためのブ
ロック図である。図７の構成は、センスアンプ群ＳＡｎ
とビット線デコーダＤＢ１０の配置を変更した点を除
き、図６の構成と同じである。

【００４３】図８は、図１または図５のメモリセルマト
リクスの全セル内のキャパシタＣ１およびＣ２を一括
（同時）リフレッシュ（間欠充電）する場合に、リフレ
ッシュ線駆動電圧ＶＲＥ０（リフレッシュパルス）をど
のようにして発生させたらよいかを説明するタイミング
チャート図である。

【００４４】たとえばワード線ＷＬ１にワード線駆動電
圧ＶＷＬのパルスＰＷ１が印加され（時刻ｔ０１）、セ
ルＣＥＬ１１にデータにデータが書き込まれた（あるい
はデータが読み出された）あと、リフレッシュ線ＲＥ０
にリフレッシュ線駆動電圧ＶＲＥ０のパルスＰＲ１が印
加される（時刻ｔ０３）。すると、トランジスタＱ１１
〜Ｑ４２が同時に導通するとともに、セルＣＥＬ１１の
ビット線選択トランジスタＱ３，Ｑ４が導通する。

【００４５】その時点でのセル記憶内容がトランジスタ
Ｑ１オフ・トランジスタＱ２オンであれば、キャパシタ
Ｃ１がビット線ＢＬ１／ＢＬ１＊の電位（ほぼＶｄｄ）
側に充電（リフレッシュ）され、トランジスタＱ１オフ
・トランジスタＱ２オンという回路状態が保証される。

【００４６】その時点でのセル記憶内容がトランジスタ
Ｑ２オフ・トランジスタＱ１オンであれば、キャパシタ
Ｃ２がビット線ＢＬ１／ＢＬ１＊の電位（ほぼＶｄｄ）
側に充電（リフレッシュ）され、トランジスタＱ２オフ
・トランジスタＱ１オンという回路状態が保証される。

【００４７】上記キャパシタＣ１，Ｃ２のリフレッシュ
後、再びワード線ＷＬ１にワード線駆動電圧ＶＷＬのパ
ルスＰＷ２が印加され（時刻ｔ０５）、セルＣＥＬ１１
にデータにデータが書き込まれる（あるいはデータが読
み出される）。そのあと、リフレッシュ線ＲＥ１にリフ
レッシュ線駆動電圧ＶＲＥのパルスＰＲ２が印加される
と、トランジスタＱ１１〜Ｑ４２およびＱ３，Ｑ４が同
時に導通し、キャパシタＣ１，Ｃ２が再びリフレッシュ
される。

【００４８】このように、メモリアクセス（ＰＷ１〜Ｐ
Ｗ３発生時）の合間（ＰＷ１〜ＰＷ３非発生時）をぬっ
てリフレッシュを行うことにより、ＳＲＡＭの読書速度
にダメージを与えることなく、ＳＲＡＭセルの記憶状態
（フリップフロップの回路状態）がダイナミックに維持
されるようになる。

【００４９】上記例（図８の上段）では、ワード線駆動
パルス（ＰＷ１〜ＰＷ３）とリフレッシュパルス（ＰＲ
１〜ＰＲ３）が同一周期で位相ずれの関係にあるが、図
２のキャパシタＣ１，Ｃ２のリフレッシュはこれ以外の
タイミングでも可能である。すなわち、セルの記憶内容
を維持できる限りにおいて、リフレッシュパルス（ＰＲ
１〜ＰＲ３）の周期（ＴＲ２）をワード線駆動パルス
（ＰＷ１〜ＰＷ３）の周期（ＴＷ２）の複数倍にとり、
リフレッシュ回数を相対的に減らしてもよい。キャパシ
タＣ１，Ｃ２のリフレッシュ回数を減らせば、その分セ
ルの電源消費電流が少なくなる（セル１つ当たりの電源
電流減少分は僅かでも、セルが数十メガバイト分以上集
まると、電源電流減少分は馬鹿にならない量になる）。

【００５０】なお、図８のリフレッシュ駆動電圧ＶＲＥ
０の波形は、トランジスタＱ１１〜Ｑ４２がエンハンス
メント型の場合で示してある。もしトランジスタＱ１１
〜Ｑ４２をデプレッション型で構成するときは、メモリ
アクセスおよびリフレッシュのない期間にトランジスタ
Ｑ１１〜Ｑ４２がオフするように、リフレッシュ駆動電
圧ＶＲＥ０の電位レベルを平行シフト（Ｎｃｈトランジ
スタなら負電位側へシフト）させる必要がある。

【００５１】図９は、図６または図７のメモリセルマト
リクスの全セル内のキャパシタＣ１，Ｃ２を一括（同
時）リフレッシュ（間欠充電）する場合に、リフレッシ
ュ線駆動電圧ＶＲＥ１〜ＶＲＥ４（リフレッシュパル
ス）をどのようにして発生させたらよいかの他例を説明
するタイミングチャート図である。

【００５２】図８の例では、複数のワード線単位で複数
セルを同時にリフレッシュしているが、図９では、ワー
ド線毎にリフレッシュのタイミングを１パルスづつずら
している。図９の方法では、メモリ全体から見れば、単
位時間内に行われるリフレッシュ回数が図８の場合より
少なくなるので、セル電流をより低減させることができ
る。また、リフレッシュタイミングがワード線毎にずれ
ているので、リフレッシュに伴う電源電圧変動（あるい
はグランド線の電位変動）の大きさを、より小さくでき
る。

【００５３】

【発明の効果】この発明では、ＳＲＡＭのメモリセル
（図２のＣＥＬ１１）を構成するフリップフロップ（Ｑ
１、Ｑ２）の負荷回路に、高負荷抵抗の代わりに、電源
電圧（Ｖｄｄ）に対応したビット線電圧に充電される１
対のキャパシタ（Ｃ１、Ｃ２）を用いている。このキャ
パシタは、たとえばシリコン酸化膜を誘電体とし、半導
体拡散層あるいは金属配線層を電極として、フリップフ
ロップ回路周辺に形成することができる。このようなキ
ャパシタの温度係数は、ポリシリコン高抵抗の温度係数
より１桁は少なくできる。したがって、温度変化に対し
て消費電流増やエラー発生の起きにくいメモリが得られ
る。

【００５４】また、記憶情報読取時にビット線プリチャ
ージが必要な通常のＤＲＡＭと異なり、この発明ではそ
のようなビット線プリチャージを必要とせず、また負荷
回路キャパシタ（Ｃ１、Ｃ２）から種々な記憶内容を読
み取りそれらを書き戻すわけでもない。このため、メモ
リアクセスのない一瞬（たとえば図８のｔ03〜ｔ04）を
利用して、共通ビット線（たとえばＢＬ１、ＢＬ１＊）
上の全セルの負荷回路キャパシタ（多数のキャパシタ対
Ｃ１＋Ｃ２）に対する一括リフレッシュ（Ｃ１、Ｃ２の
同時充電）が可能となる。したがって、この発明では、
リフレッシュがあることにより情報の読書動作（メモリ
アクセス）が遅くなることはない。

【００５５】また、フリップフロップの回路状態（オン
・オフ状態）が維持できる限り、負荷回路キャパシタ
（Ｃ１、Ｃ２）の充電電圧はある程度任意の範囲にあっ
て良い。このため、リフレッシュ直後の負荷回路キャパ
シタ（Ｃ１、Ｃ２）の充電電圧を十分大きくとっておけ
ば、セルキャパシタに情報記憶する通常のＤＲＡＭほど
頻繁にリフレッシュ（充放電）しなくてもエラーは発生
しない。そこで、同規模のＤＲＡＭよりリフレッシュ周
期を長くとることができ、リフレッシュに伴う消費電流
の低減（セル当たりの消費電流を１ナノアンペア以下に
できる）を図れる。

【００５６】さらに、個別の工程が必要な高抵抗ポリシ
リコン層（フリップフロップの負荷抵抗）の形成が不要
となったことから、メモリセル製造におけるポリシリコ
ン形成工程は、ＭＯＳトランジスタのゲートポリシリコ
ン形成の１工程だけで済む。このため、この発明のダイ
ナミックＳＲＡＭの集積回路は、少ないマスク数で生産
できる。

【図面の簡単な説明】

【図１】この発明の一実施の形態に係るダイナミックＳ
ＲＡＭの概略構成を説明するためのブロック図。

【図２】図１の各セルの内部構成を例示する回路図。

【図３】図２のトランジスタＱ１〜Ｑ４が全てＰ基板ま
たはＰウェル上のＮｃｈＭＯＳトランジスタで構成され
る場合の集積回路構造を、デフォルメして例示する平面
図。

【図４】図２のトランジスタＱ１，Ｑ２がＰ基板または
Ｐウェル中のＮｃｈＭＯＳトランジスタで構成され、ト
ランジスタＱ３，Ｑ４がＮウェル中のＰｃｈＭＯＳトラ
ンジスタで構成される場合の集積回路構造を、デフォル
メして例示する平面図。

【図５】この発明の第２の実施の形態に係るダイナミッ
クＳＲＡＭの概略構成を説明するためのブロック図。

【図６】この発明の第３の実施の形態に係るダイナミッ
クＳＲＡＭの概略構成を説明するためのブロック図。

【図７】この発明の第４の実施の形態に係るダイナミッ
クＳＲＡＭの概略構成を説明するためのブロック図。

【図８】メモリセルマトリクスの全セル内のキャパシタ
Ｃ１，Ｃ２を一括（同時）リフレッシュ（間欠充電）す
る場合に、リフレッシュ線駆動電圧ＶＲＥ（リフレッシ
ュパルス）をどのようにして発生させたらよいかを説明
するタイミングチャート図。

【図９】メモリセルマトリクスの全セル内のキャパシタ
Ｃ１，Ｃ２を一括（同時）リフレッシュ（間欠充電）す
る場合に、リフレッシュ線駆動電圧ＶＲＥ（リフレッシ
ュパルス）をどのようにして発生させたらよいかの他例
を説明するタイミングチャート図。

【符号の説明】 ＣＥＬｍｎ…メモリセル；ＤＷ１０…ワード線デコー
ダ；ＤＢ１０…ビット線デコーダ；ＤＲ１０…リフレッ
シュデコーダ；ＳＡｎ…センスアンプ；ＷＬｍ…ワード
線；ＲＥｍ…リフレッシュ線；ＢＬｎ／ＢＬｎ＊…ビッ
ト線対；Ｑ１，Ｑ２…Ｎｃｈフリップフロップトランジ
スタ対（情報記憶部）；Ｑ３，Ｑ４…Ｎｃｈ（またはＰ
ｃｈ）トランジスタ（ビット線接続手段）；Ｑ１１〜Ｑ
４２…リフレッシュトランジスタ対（Ｃ１，Ｃ２のリフ
レッシュ充電用）；Ｃ１，Ｃ２…ドレインキャパシタ
（キャパシタ部）；Ｃｓｓ…電源電圧変動吸収キャパシ
タ；Ｖｓｓ…グランド線；Ｖｄｄ…電源線；ＡＲ１，Ａ
Ｒ２…接続配線領域（拡散層）；ＶＷＬ…ワード線駆動
電圧；ＶＲＥ…リフレッシュ線駆動電圧；ＴＷ１〜ＴＷ
３…第１周期；ＴＲ１〜ＴＲ３…第２周期。

Claims (8)

【特許請求の範囲】
1. 【請求項１】複数対のビット線と複数のワード線の交差
   位置に複数のメモリセルが配置されたマトリクス構造を
   持つ記憶装置において、 個々の前記メモリセルを構成するものであって、互いに
   逆の論理レベルを持つ記憶内容を出力する１対の出力ノ
   ードを持つフリップフロップ回路と；前記ワード線の信
   号レベルに応じて選択的に導通することにより、１対の
   前記ビット線へ、前記フリップフロップ回路の１対の出
   力ノードを、それぞれ接続するビット線接続手段と；前
   記メモリセルの記憶内容が保持されるように、前記フリ
   ップフロップ回路へ所定値以上の回路動作電圧を与える
   キャパシタ部と；前記回路動作電圧が前記所定値以上に
   維持されるように、所定の周期でビット線接続手段を一
   時的に導通させて、ほぼ同電位にある前記一対のビット
   線を利用して前記キャパシタ部を間欠充電する間欠充電
   手段と；を備えたことを特徴とするダイナミックＳＲＡ
   Ｍ。
2. 【請求項２】第１周期で前記ビット線接続手段を間欠的
   に導通状態にする期間をはずして、前記第１周期以上の
   長さの第２周期でもって、前記間欠充電手段が前記キャ
   パシタ部を充電するように構成したことを特徴とする請
   求項１に記載のダイナミックＳＲＡＭ。
3. 【請求項３】第１周期で前記ビット線接続手段を間欠的
   に導通状態にする期間をはずして、前記第１周期以上の
   長さの第２周期でもって、複数の前記メモリセルの前記
   間欠充電手段が互いに異なるタイミングで、順次、前記
   キャパシタ部を充電するように構成したことを特徴とす
   る請求項１に記載のダイナミックＳＲＡＭ。
4. 【請求項４】個々の前記ビット線対に対する１対の電源
   配線間に接続されるものであって、前記キャパシタ部よ
   りも大きな容量を持つキャパシタをさらに備えたことを
   特徴とする請求項１に記載のダイナミックＳＲＡＭ。
5. 【請求項５】フリップフロップを構成するＭＯＳトラン
   ジスタ対と；前記フリップフロップＭＯＳトランジスタ
   対それぞれのドレイン回路に動作電圧を与えるキャパシ
   タ部と；所定の周期で、ビット線対の電位により、前記
   キャパシタ部を充電するビット線接続ＭＯＳトランジス
   タ対と；を具備したメモリセルにおいて、 前記フリップフロップＭＯＳトランジスタ対のゲート部
   と、前記ビット線接続ＭＯＳトランジスタ対のゲート部
   とが、同一工程のポリシリコンで形成されていることを
   特徴とするメモリ構造。
6. 【請求項６】前記キャパシタ部を、前記フリップフロッ
   プＭＯＳトランジスタ対のドレイン拡散層と前記グラン
   ド配線との間にできるキャパシタで構成したことを特徴
   とする請求項５に記載のメモリ構造。
7. 【請求項７】前記フリップフロップＭＯＳトランジスタ
   対それぞれのドレイン回路を前記ビット線対に選択的に
   接続するものであって、前記フリップフロップＭＯＳト
   ランジスタ対と同じ導電型のＭＯＳトランジスタゲート
   部をさらに設けたことを特徴とする請求項５に記載のメ
   モリ構造。
8. 【請求項８】前記フリップフロップＭＯＳトランジスタ
   対それぞれのドレイン回路を前記ビット線対に選択的に
   接続するものであって、前記フリップフロップＭＯＳト
   ランジスタ対と異なる導電型のＭＯＳトランジスタゲー
   ト部をさらに設けたことを特徴とする請求項５に記載の
   メモリ構造。