JPH09306174A

JPH09306174A - ダイナミックｓｒａｍ

Info

Publication number: JPH09306174A
Application number: JP8121223A
Authority: JP
Inventors: Hiroshi Goto; 寛後藤
Original assignee: NKK Corp; Nippon Kokan Ltd
Current assignee: JFE Engineering Corp
Priority date: 1996-05-16
Filing date: 1996-05-16
Publication date: 1997-11-28

Abstract

(57)【要約】【課題】少ない電源消費電流で高速動作できるＳＲＡＭ
を提供する。【解決手段】情報記憶用フリップフロップおよび記憶内
容が保持されるようにこのフリップフロップへ回路電圧
Ｖｄｄ〜Ｖｓｓを与える第１キャパシタ部を含むメモリ
セルＣＥＬ１１と；このメモリセルが接続されるビット
線ＢＬ１／ＢＬ１＊へ選択的に接続され前記回路電圧に
充電される第２キャパシタ部ＣＬ１＋ＣＬ２と；第１の
タイミングで第２キャパシタ部ＣＬ１＋ＣＬ２を前記回
路電圧に間欠充電する第１間欠充電手段Ｑ１１＋Ｑ１２
＋ＲＥ０と；第２のタイミングで第２キャパシタ部ＣＬ
１＋ＣＬ２に充電された電圧を利用してビット線ＢＬ１
／ＢＬ１＊を間欠充電する第２間欠充電手段Ｑ１３＋Ｑ
１４＋ＲＥ１と；第３のタイミングでビット線ＢＬ１／
ＢＬ１＊の充電電圧を利用して前記第１キャパシタ部を
間欠充電する第３間欠充電手段Ｑ３＋Ｑ４＋ＤＷ１０と
を備える。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、記憶情報の維持
にリフレッシュ動作を伴う記憶装置に関する。

【０００２】

【従来の技術】現在主流の半導体記憶装置は、記憶内容
の維持にリフレッシュが必要なダイナミックメモリ（以
下ＤＲＡＭという）と、記憶内容の維持にリフレッシュ
を必要としないスタティックメモリ（以下ＳＲＡＭとい
う）とに大別できる。

【０００３】ＤＲＡＭは、極小容量のメモリセルキャパ
シタを充電する形でその記憶内容を保持している。この
メモリセルキャパシタに充電・蓄積された電荷（記憶内
容）は、そのまま放置すると、メモリチップ内部のリー
ク電流により短時間の内に消失してしまう。この記憶内
容消失を防止するために、ＤＲＡＭでは、外部からメモ
リアクセス（リード／ライト）がない期間において、比
較的短い周期（通常１０ｍｓ以内）でもって、個々のメ
モリセルから記憶内容を一旦読み出し、読み出した内容
を同じメモリセルに書き戻すようにしている。この短周
期で反復される記憶内容の読み取り／書き戻し動作を、
ＤＲＡＭのリフレッシュ動作という。

【０００４】ＤＲＡＭにおけるリフレッシュ動作は、全
メモリセルキャパシタの合計容量に対する反復充放電な
ので、このリフレッシュ動作に伴う電源電流消費量が大
きい。

【０００５】一方、ＳＲＡＭは、常時給電状態にあるフ
リップフロップの動作状態（一対の交差接続トランジス
タのうち、一方がオンかオフかの状態）によって、その
記憶内容を保持している。ＳＲＡＭでは、ＤＲＡＭのよ
うなリフレッシュ動作（記憶内容の読み取り／書き戻し
動作）は不要であり、フリップフロップの回路動作状態
を維持するに必要な最低限の電源電流（殆どリーク電流
レベルまで抑えることが可能）しか消費しない。

【０００６】しかしながら、上記「殆ど電源電流を消費
しない」というＳＲＡＭの特徴を得るには、フリップフ
ロップのドレイン負荷回路の直流抵抗値は、極めて大き
い必要がある。たとえば、電源電圧＋３Ｖで動作するＳ
ＲＡＭの１セル当たりの消費電流を１ｎＡ（ナノアンペ
ア）以下に抑えるには、ドレイン負荷抵抗は３０００Ｍ
Ω以上にしなければならない。

【０００７】

【発明が解決しようとする課題】通常、ＳＲＡＭの高抵
抗負荷抵抗（１対のフリップフロップ負荷抵抗）は、低
不純物濃度のポリシリコンで形成される。ところが、こ
のポリシリコン高抵抗は温度依存性が高いため、高温下
では、抵抗値が小さくなることにより電源消費電流が増
大する。逆に、低温下では、１対のフリップフロップ負
荷抵抗の値が必ずしもバランスせずに大きくなるため、
フリップフロップ回路動作状態のバランスが崩れ、記憶
内容にエラーが発生しやすくなる。これを防ぐには、フ
リップフロップ負荷抵抗値を低めにとってフリップフロ
ップ回路電流をある程度定常的に流しておいて、多少負
荷抵抗バランスが崩れてもフリップフロップのオン・オ
フ状態が変化しないようにしておく必要がある。

【０００８】結局、高抵抗負荷抵抗を用いたＳＲＡＭで
は、低消費電流と低エラー発生率とはトレードオフの関
係になる。

【０００９】この発明の目的は、通常のＳＲＡＭ並に少
ない電源消費電流で高速動作でき、それでいてエラーが
生じにくいニュータイプのＳＲＡＭを提供することであ
る。

【００１０】

【課題を解決するための手段】上記目的を達成するた
め、第１の発明のＳＲＡＭでは、複数対のビット線（Ｂ
Ｌｎ／ＢＬｎ＊）と複数のワード線（ＷＬｎ）の交差位
置に複数のメモリセル（ＣＥＬｍｎ）が配置されたマト
リクス構造を持つ記憶装置（図１）において、個々の前
記メモリセル（たとえばＣＥＬ１１）を構成するもので
あって、互いに逆の論理レベルを持つ記憶内容を出力す
る１対の出力ノード（ＡＲ１／ＡＲ２）を持つフリップ
フロップ回路（Ｑ１＋Ｑ２）と；前記ワード線（ＷＬ
１）の信号レベルに応じて選択的に導通することによ
り、１対の前記ビット線（ＢＬ１／ＢＬ１＊）へ、前記
フリップフロップ回路（Ｑ１＋Ｑ２）の１対の出力ノー
ド（ＡＲ１／ＡＲ２）を、それぞれ接続するビット線接
続手段（Ｑ３＋Ｑ４）と；前記メモリセル（ＣＥＬ１
１）の記憶内容が保持されるように、前記フリップフロ
ップ回路（Ｑ１＋Ｑ２）へ所定値以上（たとえば１Ｖ以
上）の回路動作電圧（Ｖｄｄ〜Ｖｓｓ）を与える第１キ
ャパシタ部（Ｃ１＋Ｃ２）と；前記ビット線（ＢＬ１／
ＢＬ１＊）に選択的に接続され、前記回路動作電圧（Ｖ
ｄｄ〜Ｖｓｓ）に対応した電圧に充電される第２キャパ
シタ部（ＣＬ１＋ＣＬ２）と；第１のタイミング（図１
３のｔ０１）で、前記第２キャパシタ部（ＣＬ１＋ＣＬ
２）を前記回路動作電圧（Ｖｄｄ〜Ｖｓｓ）に対応した
電圧に間欠充電する第１間欠充電手段（Ｑ１１＋Ｑ１
２；ＤＲ１０からのＶＲＥ０）と；前記第１のタイミン
グ（図１３のｔ０１）とは異なる第２のタイミング（図
１３のｔ０３）で、前記第２キャパシタ部（ＣＬ１＋Ｃ
Ｌ２）に充電された電圧を利用して前記ビット線（ＢＬ
１／ＢＬ１＊）を間欠充電する第２間欠充電手段（Ｑ１
３＋Ｑ１４；ＤＲ１０からのＶＲＥ１）と；前記第１の
タイミング（図１３のｔ０１）とは異なる第３のタイミ
ング（図１３のｔ０３）で、前記第２間欠充電手段によ
り充電された前記ビット線（ＢＬ１／ＢＬ１＊）の充電
電圧を利用して、前記第１キャパシタ部（Ｃ１＋Ｃ２）
を間欠充電する第３間欠充電手段（Ｑ３＋Ｑ４；ＤＷ１
０）と；を備えている。

【００１１】また、上記目的を達成するため、第２の発
明のＳＲＡＭでは、複数対のビット線（ＢＬｎ／ＢＬｎ
＊）と複数のワード線（ＷＬｎ）の交差位置に複数のメ
モリセル（ＣＥＬｍｎ）が配置されたマトリクス構造を
持つ記憶装置（図１または図８）において、個々の前記
メモリセル（たとえばＣＥＬ１１）を構成するものであ
って、互いに逆の論理レベルを持つ記憶内容を出力する
１対の出力ノード（ＡＲ１／ＡＲ２）を持つフリップフ
ロップ回路（Ｑ１＋Ｑ２）と；前記ワード線（ＷＬ１）
の信号レベルに応じて選択的に導通することにより、１
対の前記ビット線（ＢＬ１／ＢＬ１＊）へ、前記フリッ
プフロップ回路（Ｑ１＋Ｑ２）の１対の出力ノード（Ａ
Ｒ１／ＡＲ２）を、それぞれ接続するビット線接続手段
（Ｑ３＋Ｑ４）と；前記メモリセル（ＣＥＬ１１）の記
憶内容が保持されるように、前記フリップフロップ回路
（Ｑ１＋Ｑ２）へ所定値以上（たとえば１Ｖ以上）の回
路動作電圧（Ｖｄｄ〜Ｖｓｓ）を与えるキャパシタ部
（Ｃ１＋Ｃ２）と；第１のタイミング（図１３のｔ０
１）で、前記ビット線（ＢＬ１／ＢＬ１＊）を前記回路
動作電圧（Ｖｄｄ〜Ｖｓｓ）に対応した電圧に間欠充電
するビット線間欠充電手段（図１のＱ１３／Ｑ１４＋Ｄ
Ｒ１０からのＶＲＥ１；または図８のＱ１１／Ｑ１２＋
Ｒ１１／Ｒ１２＋ｒ１１／ｒ１２＋ＤＲ１０からのＶＲ
Ｅ０）と；第２のタイミング（図１構成なら図１３のｔ
０３；図８構成なら図１３のｔ０１）で、充電された前
記ビット線（ＢＬ１／ＢＬ１＊）の充電電圧を利用し
て、前記キャパシタ部（Ｃ１＋Ｃ２）を間欠充電するキ
ャパシタ部間欠充電手段（Ｑ３＋Ｑ４；ＤＷ１０）と；
を備えている。

【００１２】なお、第２の発明のＳＲＡＭでは、前記ビ
ット線間欠充電手段（Ｑ１１／Ｑ１２＋Ｒ１１／Ｒ１２
＋ｒ１１／ｒ１２＋ＤＲ１０）が、前記ビット線（ＢＬ
１／ＢＬ１＊）を間欠充電する際にこのビット線（ＢＬ
１／ＢＬ１＊）へ流入する電流を抑える抵抗回路（Ｒ１
１＋Ｒ１２および／またはｒ１１＋ｒ１２）を含むこと
ができる。

【００１３】さらに、上記目的を達成するため、第３の
発明のＳＲＡＭでは、複数対のビット線（ＢＬｎ／ＢＬ
ｎ＊）と複数のワード線（ＷＬｎ）の交差位置に複数の
メモリセル（ＣＥＬｍｎ）が配置されたマトリクス構造
を持つ記憶装置（図１）において、個々の前記メモリセ
ル（たとえばＣＥＬ１１）を構成するものであって、互
いに逆の論理レベルを持つ記憶内容を出力する１対の出
力ノード（ＡＲ１／ＡＲ２）を持つフリップフロップ回
路（Ｑ１＋Ｑ２）と；前記ワード線（ＷＬ１）の信号レ
ベルに応じて選択的に導通することにより、１対の前記
ビット線（ＢＬ１／ＢＬ１＊）へ、前記フリップフロッ
プ回路（Ｑ１＋Ｑ２）の１対の出力ノード（ＡＲ１／Ａ
Ｒ２）を、それぞれ接続するビット線接続手段（Ｑ３＋
Ｑ４）と；前記メモリセル（ＣＥＬ１１）の記憶内容が
保持されるように、前記フリップフロップ回路（Ｑ１＋
Ｑ２）へ所定値以上（たとえば１Ｖ以上）の回路動作電
圧（Ｖｄｄ〜Ｖｓｓ）を与える第１キャパシタ部（Ｃ１
＋Ｃ２）と；前記回路動作電圧（Ｖｄｄ〜Ｖｓｓ）が前
記所定値以上に維持されるように、第１のタイミング
（図１５または図１７のｔ０３、図１６のｔ０５、図１
８のｔ０１）で導通して、前記第１キャパシタ部（Ｃ１
＋Ｃ２）を間欠充電する第１スイッチ手段（Ｑ５＋Ｑ
６）と；前記第１スイッチ手段（Ｑ５＋Ｑ６）に選択的
に接続され、所定の電圧（Ｖｄｄ）に充電される第２キ
ャパシタ部（ＣＬｓ）と；第２のタイミング（図１５ま
たは図１７のｔ０１、図１６のｔ０３、図１８のｔ０
３）で導通して、前記第２キャパシタ部（ＣＬｓ）を前
記所定の電圧に間欠充電する第２スイッチ手段（Ｑ１０
１；ＤＲ１０からのＶＲＥ０Ｘ）と；前記第２のタイミ
ング（図１５または図１７のｔ０１、図１６のｔ０３、
図１８のｔ０３）とは異なる第３のタイミング（図１５
または図１７のｔ０３、図１６のｔ０５、図１８のｔ０
１）で導通して、前記第２キャパシタ部（ＣＬｓ）に充
電された電圧（ＶＲＥ１）でもって前記第１スイッチ手
段（Ｑ５＋Ｑ６）導通させる第３スイッチ手段（Ｑ１０
２；ＤＲ１０からのＶＲＥ１Ｘ）と；を備えている。

【００１４】さらに、上記目的を達成するため、第４の
発明のＳＲＡＭでは、情報を記憶するフリップフロップ
（図２または図１０のＱ１＋Ｑ２）および記憶内容が保
持されるようにこのフリップフロップ（Ｑ１＋Ｑ２）へ
回路動作電圧（Ｖｄｄ〜Ｖｓｓ）を与える第１キャパシ
タ部（Ｃ１＋Ｃ２）を含むメモリセル（ＣＥＬｍｎ）
と；複数の前記メモリセル（ＣＥＬｍｎ）が接続される
信号線（図１、図２のＢＬ１／ＢＬ１＊；または図９、
図１０のＲＥ１）へ選択的に接続されるものであって、
前記回路動作電圧（Ｖｄｄ〜Ｖｓｓ）に充電される第２
キャパシタ部（図１のＣＬ１＋ＣＬ２；または図９のＣ
Ｌｓ）と；第１のタイミング（図１３のｔ０１；または
図１５のｔ０１）で前記第２キャパシタ部（ＣＬ１＋Ｃ
Ｌ２；またはＣＬｓ）を前記回路動作電圧（Ｖｄｄ〜Ｖ
ｓｓ）に対応した電圧に間欠充電する第１間欠充電手段
（図１のＱ１１＋Ｑ１２＋ＲＥ０；または図９のＱ１０
１＋ＲＥ０Ｘ）と；第２のタイミング（図１３のｔ０
３；または図１５のｔ０３）で、第２キャパシタ部（Ｃ
Ｌ１＋ＣＬ２；またはＣＬｓ）に充電された電圧を利用
して前記信号線（図１、図２のＢＬ１／ＢＬ１＊；また
は図９、図１０のＲＥ１）を間欠充電する第２間欠充電
手段（図１のＱ１３＋Ｑ１４＋ＲＥ１；または図９のＱ
１０２＋ＲＥ１Ｘ）と；第３のタイミング（図１３のｔ
０３；または図１５のｔ０１；または図１６のｔ０５）
で、前記信号線（図１、図２のＢＬ１／ＢＬ１＊；また
は図９、図１０のＲＥ１）の充電電圧を利用（図２では
ＢＬ１／ＢＬ１＊の電圧を直接利用；図１０ではＲＥ１
の電圧を間接利用）して前記第１キャパシタ部（Ｃ１＋
Ｃ２）を間欠充電する第３間欠充電手段（図１、図２の
Ｑ３＋Ｑ４＋ＤＷ１０；または図９、図１０のＱ５＋Ｑ
６）と；を備えている。

【００１５】要約すれば、上記目的を達成するために、
この発明では、ＳＲＡＭのメモリセル（たとえば図２の
ＣＥＬ１１）を構成するフリップフロップ（Ｑ１、Ｑ
２）の負荷回路に、電源回路（Ｖｄｄ）に繋がる高負荷
抵抗に代わって、電源電圧（Ｖｄｄ）に対応した電圧に
充電される１対のキャパシタ（Ｃ１、Ｃ２）を用いてい
る。

【００１６】この１対キャパシタ（Ｃ１、Ｃ２）は、フ
リップフロップ（Ｑ１、Ｑ２）の回路動作状態（情報記
憶状態）を維持する回路電位を保持するもので、メモリ
セルの記憶情報を直接保持するものではない。しかし、
リーク電流などにより１対キャパシタ（Ｃ１、Ｃ２）に
蓄積された電荷が放電されフリップフロップ（Ｑ１、Ｑ
２）のドレイン電圧がある程度以下になると、このフリ
ップフロップ（Ｑ１、Ｑ２）の回路動作状態が維持でき
なくなり、このフリップフロップで構成されるメモリセ
ル（ＣＥＬ１１など）の記憶内容が消失してしまう。

【００１７】このメモリセルの記憶内容消失を防ぐため
に、この発明では、負荷回路を構成する１対キャパシタ
（Ｃ１、Ｃ２；非情報保持媒体）をある周期（たとえば
図１３のＴＷ）で充電する手段（たとえばＱ３、Ｑ４、
ＤＷ１０）を設けている。この充電手段（Ｑ３、Ｑ４、
ＤＷ１０）による１対キャパシタ（Ｃ１、Ｃ２）の周期
的な充電動作はＤＲＡＭにおけるリフレッシュ動作に似
ているので、この明細書では、本願発明のＳＲＡＭをダ
イナミックＳＲＡＭと呼ぶことにした。

【００１８】ただし、通常のＤＲＡＭのリフレッシュが
「対応するビット線毎にプリチャージしてから現状のメ
モリセル記憶内容を読み出し、読み出した内容を書き戻
す」動作であるのに対し、この発明のダイナミックＳＲ
ＡＭのリフレッシュは、「現状の記憶内容を読み出すわ
けではなく、単にフリップフロップ回路状態維持のため
の負荷キャパシタに対する間欠充電」動作である（見方
を変えると、この発明の１対キャパシタＣ１、Ｃ２は、
ＳＲＡＭフリップフロップの高負荷抵抗に代わる負荷回
路用スイッチドキャパシタであるとも言える）。この点
が、通常のＤＲＡＭと本質的に異なっている。

【００１９】したがって、この発明のリフレッシュは複
数メモリセルに対して適当なタイミング（メモリアクセ
スのない期間）で短時間一括実行が可能であり、それゆ
えこの発明のリフレッシュはメモリの読み書き動作速度
を下げる要因にはならず、通常のＳＲＡＭ並の高速性が
得られる。

【００２０】また、フリップフロップの回路状態（オン
・オフ状態）が維持できる限り、負荷回路キャパシタ
（Ｃ１、Ｃ２）の充電電圧はある程度任意の範囲にあっ
て良い。このため、リフレッシュ直後の負荷回路キャパ
シタ（Ｃ１、Ｃ２）の充電電圧を十分大きくとっておけ
ば、セルキャパシタに情報記憶する通常のＤＲＡＭほど
頻繁にリフレッシュ（充放電）しなくてもエラーは発生
しない。そこで、同規模のＤＲＡＭよりリフレッシュ周
期を長くとることができ、リフレッシュに伴う消費電流
を低減できる。

【００２１】ここで、上記「リフレッシュ直後の負荷回
路キャパシタ（Ｃ１、Ｃ２）の充電電圧を十分大きくと
っておく」という回路状態は、負荷回路キャパシタ（Ｃ
１、Ｃ２）の充電回路（図１他のビット線ＢＬｎまたは
図９のリフレッシュ線ＲＥｍ）を常時プリチャージ状態
に保持しなくても実現できる。この発明では、負荷回路
キャパシタ（Ｃ１、Ｃ２）を充電するための回路（図１
他のビット線ＢＬｎまたは図９のリフレッシュ線ＲＥ
ｍ）を所定のタイミングで間欠的に充電することによ
り、この回路状態を実現している。この間欠充電によ
り、負荷回路キャパシタ（Ｃ１、Ｃ２）の充電回路（図
１他のビット線ＢＬｎまたは図９のリフレッシュ線ＲＥ
ｍ）を反復充電する電流の時間積分値が（間欠充電しな
い場合よりも）少なくなり、この発明のダイナミックＳ
ＲＡＭの消費電力を効果的に低減できる。

【００２２】

【発明の実施の形態】以下、図面を参照して、この発明
の一実施の形態に係るダイナミックＳＲＡＭを説明す
る。なお、重複説明を避けるために、複数の図面に渡り
機能上共通あるいは類似する部分には共通あるいは類似
の参照符号が用いられている。

【００２３】図１は、この発明の一実施の形態に係るダ
イナミックＳＲＡＭの概略構成を説明するためのブロッ
ク図である。ここでは、分かり易くするために、多数の
メモリセルＣＥＬｍｎのうち、１６個のセルＣＥＬ１１
〜ＣＥＬ４４とその一部の周辺回路ブロックのみを図示
している。

【００２４】図１において、第１〜第４カラムのビット
線対ＢＬ１／ＢＬ１＊〜ＢＬ４／ＢＬ４＊は、それぞ
れ、センスアンプＳＡ１〜ＳＡ４に接続される（ビット
線の参照符号に付けたアステリスク＊は、＊なしの場合
と逆の論理レベルを持つことを指している）。

【００２５】第１カラムのビット線対ＢＬ１／ＢＬ１＊
にはセルＣＥＬ１１〜ＣＥＬ４１が接続され、第２カラ
ムのビット線対ＢＬ２／ＢＬ２＊にはセルＣＥＬ１２〜
ＣＥＬ４２が接続され、第３カラムのビット線対ＢＬ３
／ＢＬ３＊にはセルＣＥＬ１３〜ＣＥＬ４３が接続さ
れ、第４カラムのビット線対ＢＬ４／ＢＬ４＊にはセル
ＣＥＬ１４〜ＣＥＬ４４が接続される。

【００２６】セルＣＥＬ１１〜ＣＥＬ１４には第１ワー
ド線ＷＬ１が接続され、セルＣＥＬ２１〜ＣＥＬ２４に
は第２ワード線ＷＬ２が接続され、セルＣＥＬ３１〜Ｃ
ＥＬ３４には第３ワード線ＷＬ３が接続され、セルＣＥ
Ｌ４１〜ＣＥＬ４４には第４ワード線ＷＬ４が接続され
る。

【００２７】ワード線Ｗ１〜Ｗ４はワード線デコーダＤ
Ｗ１０に接続され、センスアンプＳＡ１〜ＳＡ４はビッ
ト線デコーダＤＢ１０に接続されている。

【００２８】さらに、第１カラムのビット線対ＢＬ１／
ＢＬ１＊は、それぞれ第１カラムリフレッシュトランジ
スタ対Ｑ１３／Ｑ１４を介してキャパシタ対ＣＬ１／Ｃ
Ｌ２に接続される。このキャパシタ対ＣＬ１／ＣＬ２
は、それぞれ第１カラムリフレッシュトランジスタ対Ｑ
１１／Ｑ１２を介して電源線Ｖｄｄに接続される。

【００２９】同様に、ビット線対ＢＬ２／ＢＬ２＊〜Ｂ
Ｌ４／ＢＬ４＊は、それぞれ、リフレッシュトランジス
タ対Ｑ２３／Ｑ２４〜Ｑ４３／Ｑ４４を介してキャパシ
タ対ＣＬ１／ＣＬ２に接続され、これらのキャパシタ対
ＣＬ１／ＣＬ２はそれぞれリフレッシュトランジスタ対
Ｑ２１／Ｑ２２〜Ｑ４１／Ｑ４２を介して電源線Ｖｄｄ
に接続される。

【００３０】リフレッシュトランジスタ対Ｑ１３／Ｑ１
４〜Ｑ４３／Ｑ４４のゲートはリフレッシュ線ＲＥ１に
接続され、リフレッシュトランジスタ対Ｑ１１／Ｑ１２
〜Ｑ４１／Ｑ４２のゲートはリフレッシュ線ＲＥ０に接
続される。また、リフレッシュ線ＲＥ０，ＲＥ１は、リ
フレッシュパルス（後述するＶＲＥ０，ＶＲＥ１など）
を発生するリフレッシュデコーダＤＲ１０に接続され
る。

【００３１】キャパシタ対ＣＬ１／ＣＬ２は、リフレッ
シュ線ＲＥ０のパルス（ＶＲＥ０）によりオン・オフす
るトランジスタ対Ｑ１１／Ｑ１２〜Ｑ４１／Ｑ４２を介
して、電源線Ｖｄｄの電圧により、間欠充電される。そ
して、各ビット線対（ＢＬ１／ＢＬ１＊〜ＢＬｎ／ＢＬ
ｎ＊）は、リフレッシュ線ＲＥ１のパルス（ＶＲＥ１）
によりオン・オフするトランジスタ対Ｑ１３／Ｑ１４〜
Ｑ４３／Ｑ４４を介して、キャパシタ対ＣＬ１／ＣＬ２
の充電電圧により、間欠充電される。

【００３２】ここで、キャパシタ対ＣＬ１／ＣＬ２それ
ぞれの静電容量としては、１ｐＦ〜１０ｐＦ程度が選択
される。このキャパシタ対ＣＬ１／ＣＬ２と各ビット線
対（ＢＬ１／ＢＬ１＊など）自体の容量との和が、その
ビット線対（ＢＬ１／ＢＬ１＊）にぶら下がるメモリセ
ル群（ＣＥＬ１１〜ＣＥＬ４１など）内部のキャパシタ
Ｃ１，Ｃ２の合計値（１セル当たり１０ｆＦ以下）に対
して十分に大きければ、これらメモリセル群の内部キャ
パシタＣ１，Ｃ２のリフレッシュに伴うビット線対（Ｂ
Ｌ１／ＢＬ１＊）の電圧変動を、抑え込むことができ
る。

【００３３】なお、各リフレッシュトランジスタ対（Ｑ
１１／Ｑ１２〜Ｑ４１／Ｑ４２）と電源線Ｖｄｄとの接
続点には、それぞれ、１００ｆＦ（０.１ｐＦ）〜１０
ｐＦ程度の電圧変動吸収キャパシタＣｓｓが接続されて
いる。これらのキャパシタＣｓｓの総容量と電源線Ｖｄ
ｄ自体の容量との合計容量により、キャパシタ対ＣＬ１
／ＣＬ２の間欠充電（リフレッシュ線ＲＥ０のパルス駆
動による）に伴う電源線Ｖｄｄの電圧変動を抑え込んで
いる。

【００３４】図２は、図１の各セルの内部構成例（１セ
ル４トランジスタ）を、セルＣＥＬ１１について示して
いる（他のセルの構成も同様）。

【００３５】すなわち、ＮｃｈトランジスタＱ１および
Ｑ２のソース（軽ドープドレインＬＤＤ構造）は、グラ
ンド線Ｖｓｓに接続される。トランジスタＱ１のポリシ
リコンゲートは、配線Ｌ１を介してトランジスタＱ２の
ドレイン（軽ドープドレインＬＤＤ構造）に接続され
る。同様に、トランジスタＱ２のポリシリコンゲート
は、配線Ｌ２を介してトランジスタＱ１のドレイン（軽
ドープドレインＬＤＤ構造）に接続される。このように
ゲートが交差接続（クロスカップル）されたフリップフ
ロップ回路（Ｑ１＋Ｑ２）が、セルＣＥＬ１１の情報記
憶部（ＳＲＡＭのセル構造）を構成する。

【００３６】このフリップフロップ回路（Ｑ１＋Ｑ２）
は、論理レベルが互いに反対の記憶内容を出力する１対
の出力ノードを持つ。一方の出力ノードは、配線領域
（拡散層）ＡＲ１を介して、Ｎｃｈ（またはＰｃｈ）ト
ランジスタＱ３のソース（またはドレイン）に接続され
る。トランジスタＱ３のドレイン（またはソース）は、
ビット線対ＢＬ１／ＢＬ１＊の一方ＢＬ１に接続され
る。

【００３７】同様に、フリップフロップ回路（Ｑ１＋Ｑ
２）の他方の出力ノードは、配線領域（拡散層）ＡＲ２
を介して、Ｎｃｈ（またはＰｃｈ）トランジスタＱ４の
ソース（またはドレイン）に接続される。トランジスタ
Ｑ４のドレイン（またはソース）は、ビット線対（金属
配線層）ＢＬ１／ＢＬ１＊の他方ＢＬ１＊に接続され
る。トランジスタＱ３およびＱ４のポリシリコンゲート
は、ワード線（ポリシリコン層）ＷＬ１に接続される。

【００３８】配線領域ＡＲ１（トランジスタＱ１のドレ
イン出力）とグランド線Ｖｓｓとの間にはドレインキャ
パシタＣ１が設けられ、配線領域ＡＲ２（トランジスタ
Ｑ２のドレイン出力）とグランド線Ｖｓｓとの間にはド
レインキャパシタＣ２が設けられている。

【００３９】キャパシタＣ１またはＣ２は、トランジス
タＱ３およびＱ４がワード線ＷＬ１上のリフレッシュパ
ルスで導通した一瞬に、ビット線ＢＬ１／ＢＬ１＊の電
圧（キャパシタ対ＣＬ１／ＣＬ２の充電電圧に対応）に
より充電される。たとえば、トランジスタＱ１がオフ、
トランジスタＱ２がオンの場合、ビット線電圧が＋３Ｖ
であれば、リフレッシュパルスのハイレベル期間とその
反復周期に応じて、キャパシタＣ１は、たとえば＋１〜
＋２.５Ｖ程度に充電される。また、トランジスタＱ２
がオフ、トランジスタＱ１がオンの場合は、リフレッシ
ュパルスのハイレベル期間とその反復周期に応じて、キ
ャパシタＣ２が、たとえば＋１〜＋２.５Ｖ程度に充電
される。

【００４０】上記トランジスタＱ１およびＱ２のオン・
オフ状態（ＳＲＡＭセルＣＥＬ１１の記憶内容）は、キ
ャパシタＣ１およびＣ２双方が放電し切ってしまうと、
失われる。この記憶内容消失を防ぐために、キャパシタ
Ｃ１およびＣ２が、リフレッシュパルスで間欠的に導通
するトランジスタＱ３およびＱ４を介して、ビット線電
圧により、適宜充電されるようになっている。（トラン
ジスタスイッチにより断続的に充電されるという回路動
作から見れば、キャパシタＣ１およびＣ２は、スイッチ
ドキャパシタと考えることもできる。）さらに、電源線Ｖｄｄとグランド線Ｖｓｓとの間には、
キャパシタＣ１およびＣ２の合計容量（たとえば１０ｆ
Ｆ程度）よりも十分に大きな電源電圧変動吸収キャパシ
タＣｓｓ（たとえば１００ｆＦ〜１０ｐＦ程度）が接続
されている。この相対的大容量キャパシタＣｓｓは常時
電源電圧Ｖｄｄで充電されているので、相対的小容量キ
ャパシタＣ１およびＣ２がリフレッシュ充電された一瞬
にセルＣＥＬ１１の電源電圧が大きく落ち込むことはな
くなる。

【００４１】図３は、図２のトランジスタＱ１〜Ｑ４が
全てＰ基板またはＰウェル上のＮｃｈＭＯＳトランジス
タで構成される場合の集積回路構造を、デフォルメして
例示する平面図である。

【００４２】たとえばＰ基板のセル形成領域（３〜４μ
ｍｘ４〜５μｍ程度の面積）にＮ型不純物（リンなど）
が熱拡散されて、トランジスタＱ１〜Ｑ４のドレインお
よびソース領域（この領域は、局所的に予めＰ型不純物
のボロンなどが少量イオン注入されており、軽ドープド
レインＬＤＤ領域となる）が形成される。このドレイン
／ソースＬＤＤ領域の形成と同時並行して、トランジス
タＱ１〜Ｑ４の各電極を図２の配線のように結線する接
続配線領域（拡散層）ＡＲ１およびＡＲ２と、電源線
（拡散層）Ｖｄｄ（図示せず）とが、形成される。

【００４３】上記拡散層形成後、図示しない酸化シリコ
ン層を介して、トランジスタＱ１〜Ｑ４のゲート領域お
よびワード線ＷＬ１が、１工程のポリシリコン層で形成
される。

【００４４】上記ポリシリコン層形成後、図示しない酸
化シリコン層を介して、グランド線Ｖｓｓの金属配線１
が形成される。このＶｓｓ金属配線パターンは、その一
部が、酸化シリコン層を介して、接続配線領域ＡＲ１お
よびＡＲ２とＶｄｄ拡散層とに、平行している。する
と、酸化シリコン層を誘電体とするキャパシタＣ１が領
域ＡＲ１とＶｓｓ金属配線との間に形成され、酸化シリ
コン層を誘電体とするキャパシタＣ２が領域ＡＲ２とＶ
ｓｓ金属配線との間に形成される。

【００４５】なお、図示しないが、図１のキャパシタ対
ＣＬ１，ＣＬ２は、図３のキャパシタＣ１，Ｃ２と同様
な構造で作ることができる。

【００４６】上記金属配線層１の形成後、図示しない酸
化シリコン層を介して、ワード線ＷＬ１に直交するビッ
ト線対ＢＬｎ／ＢＬｎ＊が、金属配線２により形成され
る。なお、図中四角に×のマークは、コンタクトホール
を示している。

【００４７】図３の構成では、ポリシリコンは１種類
（比較的低抵抗のポリシリコン層）でよいので、２種の
ポリシリコンを用いた従来のＳＲＡＭ（１種は低抵抗配
線用、もう１種は高抵抗のフリップフロップ負荷抵抗
用）よりも製造コストが低くなる。また、温度変化の大
きいポリシリコン高抵抗を使わないので、フリップフロ
ップメモリセルの記憶状態の温度安定性にも優れたもの
が得られる。

【００４８】図４は、図２のトランジスタＱ１，Ｑ２が
Ｐ基板またはＰウェル上のＮｃｈＭＯＳトランジスタで
構成され、トランジスタＱ３，Ｑ４がＮウェル中のＰｃ
ｈＭＯＳトランジスタで構成される場合の集積回路構造
を、デフォルメして例示する平面図である。

【００４９】図４は、図３のＮｃｈトランジスタＱ３，
Ｑ４を、Ｎウェルに収めたＰｃｈトランジスタＱ３，Ｑ
４に置き換えたもので、その他の構造は、図３と同様と
なっている。

【００５０】なお、図３または図４の実施形態におい
て、キャパシタＣ１，Ｃ２（およびキャパシタＣＬ１，
ＣＬ２）は、酸化シリコンを誘電体とする平行平板キャ
パシタ構造をとっている。しかしながら、必要な容量が
得られかつリーク電流が実用上問題ないくらいに小さく
できるならば、これらのキャパシタは、強誘電体を用い
たものでも、あるいはＰＮ接合容量を利用したものでも
よい。

【００５１】また、キャパシタＣ１，Ｃ２およびキャパ
シタＣＬ１，ＣＬ２は、トレンチ構造あるいは多重フィ
ン構造でもよい。

【００５２】図５は、この発明の第２の実施の形態に係
るダイナミックＳＲＡＭの概略構成を説明するためのブ
ロック図である。図５の構成は、センスアンプ群ＳＡｎ
とビット線デコーダＤＢ１０の配置を変更した点を除
き、図１の構成と同じである。

【００５３】図６は、この発明の第３の実施の形態に係
るダイナミックＳＲＡＭの概略構成を説明するためのブ
ロック図である。

【００５４】図６の構成は、各リフレッシュトランジス
タ対（Ｑ１１／Ｑ１２〜Ｑ４１／Ｑ４２）のゲートに印
加するリフレッシュパルス（リフレッシュ線ＲＥ０１〜
ＲＥ０４上のパルスＶＲＥ０１〜ＶＲＥ０４；図１４参
照）の発生タイミングがそれぞれずれており、また各リ
フレッシュトランジスタ対（Ｑ１３／Ｑ１４〜Ｑ４３／
Ｑ４４）のゲートに印加するリフレッシュパルス（リフ
レッシュ線ＲＥ１０〜ＲＥ４０上のパルスＶＲＥ１０〜
ＶＲＥ４０；図１４参照）の発生タイミングがそれぞれ
ずれている点を除き、図１の構成と同じである。これら
のリフレッシュパルスは、リフレッシュデコーダＤＲ１
０により生成される。

【００５５】図７は、この発明の第４の実施の形態に係
るダイナミックＳＲＡＭの概略構成を説明するためのブ
ロック図である。図７の構成は、センスアンプ群ＳＡｎ
とビット線デコーダＤＢ１０の配置を変更した点を除
き、図６の構成と同じである。

【００５６】図８は、この発明の第５の実施の形態に係
るダイナミックＳＲＡＭの概略構成を示す。ここでは、
キャパシタ対ＣＬ１／ＣＬ２の機能を対応するビット線
ＢＬｎ／ＢＬｎ＊の寄生容量に代行させ、これらのビッ
ト線寄生容量に対する充電電流の大きさを、抵抗素子ｒ
１１／ｒ１２〜ｒ４１／ｒ４２で適宜抑えている（後述
する抵抗素子Ｒ１１／Ｒ１２〜Ｒ４１／Ｒ４２があると
きは、抵抗素子ｒ１１／ｒ１２〜ｒ４１／ｒ４２は省略
できる）。

【００５７】キャパシタ対ＣＬ１／ＣＬ２の機能を持た
せたビット線寄生容量に対する間欠充電は、リフレッシ
ュパルスＲＥ０によりオン・オフ制御されるトランジス
タ対Ｑ１１／Ｑ１２〜Ｑ４１／Ｑ４２と抵抗素子Ｒ１１
／Ｒ１２〜Ｒ４１／Ｒ４２とを介して、電源線Ｖｄｄの
電源電圧変動吸収キャパシタＣｓｓの充電電圧により行
われる。

【００５８】キャパシタ対ＣＬ１／ＣＬ２の機能を持た
せたビット線寄生容量に対する間欠充電電流の大きさ
は、抵抗素子Ｒ１１／Ｒ１２〜Ｒ４１／Ｒ４２および／
または抵抗素子ｒ１１／ｒ１２〜ｒ４１／ｒ４２の値
（実質ゼロオームの場合も含めて考える）により、任意
にコントロールできる。

【００５９】図８の構成では、上記間欠充電電流を抑え
るために抵抗素子Ｒ１１／Ｒ１２〜Ｒ４１／Ｒ４２およ
び／または抵抗素子ｒ１１／ｒ１２〜ｒ４１／ｒ４２の
値を大きくとると、この抵抗素子とビット線寄生容量と
の時定数が大きくなる。すると、ビット線寄生容量をチ
ャージアップするのに（図１などの実施形態と較べて）
時間がかかるようになる。したがって、図８の実施形態
は、ダイナミックＳＲＡＭセル内部のドレインキャパシ
タＣ１，Ｃ２のリフレッシュ時間を多目に取れる用途に
向いている。（ダイナミックＳＲＡＭセル内部のドレイ
ンキャパシタＣ１，Ｃ２を比較的頻繁にリフレッシュし
たい場合は、図１等の構成が適している。）図９は、この発明の第６の実施の形態に係るダイナミッ
クＳＲＡＭの概略構成を示す。図９において、第１〜第
４カラムのビット線対ＢＬ１／ＢＬ１＊〜ＢＬ４／ＢＬ
４＊は、それぞれ、センスアンプＳＡ１〜ＳＡ４に接続
される（ビット線の参照符号に付けたアステリスク＊
は、＊なしの場合と逆の論理レベルを持つことを指して
いる）。

【００６０】第１カラムのビット線対ＢＬ１／ＢＬ１＊
にはセルＣＥＬ１１〜ＣＥＬ４１が接続され、第２カラ
ムのビット線対ＢＬ２／ＢＬ２＊にはセルＣＥＬ１２〜
ＣＥＬ４２が接続され、第３カラムのビット線対ＢＬ３
／ＢＬ３＊にはセルＣＥＬ１３〜ＣＥＬ４３が接続さ
れ、第４カラムのビット線対ＢＬ４／ＢＬ４＊にはセル
ＣＥＬ１４〜ＣＥＬ４４が接続される。

【００６１】セルＣＥＬ１１〜ＣＥＬ１４には第１ワー
ド線ＷＬ１および第１リフレッシュ線ＲＥ１が接続さ
れ、セルＣＥＬ２１〜ＣＥＬ２４には第２ワード線ＷＬ
２および第２リフレッシュ線ＲＥ２が接続され、セルＣ
ＥＬ３１〜ＣＥＬ３４には第３ワード線ＷＬ３および第
３リフレッシュ線ＲＥ３が接続され、セルＣＥＬ４１〜
ＣＥＬ４４には第４ワード線ＷＬ４および第４リフレッ
シュ線ＲＥ４が接続される。

【００６２】ワード線Ｗ１〜Ｗ４はワード線デコーダＤ
Ｗ１０に接続され、センスアンプＳＡ１〜ＳＡ４はビッ
ト線デコーダＤＢ１０に接続されている。

【００６３】また、リフレッシュ線ＲＥ１〜ＲＥ４は、
リフレッシュパルス線ＲＥ１Ｘの駆動パルス（後述する
ＶＲＥ１Ｘ）によりオン・オフ制御されるトランジスタ
Ｑ１０２〜Ｑ４０２を介して、それぞれ対応するリフレ
ッシュ線キャパシタＣＬｓに接続される。これらのキャ
パシタＣＬｓは、リフレッシュパルス線ＲＥ０Ｘの駆動
パルス（後述するＶＲＥ０Ｘ）によりオン・オフ制御さ
れるトランジスタＱ１０１〜Ｑ４０１を介して、電源線
Ｖｄｄに接続される。

【００６４】リフレッシュパルス線ＲＥ０ＸおよびＲＥ
１Ｘの駆動パルス（ＶＲＥ０Ｘ，ＶＲＥ１Ｘ）は、リフ
レッシュデコーダＤＲ１０から出力される。

【００６５】図１０は、図９の各セルの内部構成例（１
セル６トランジスタ）を、セルＣＥＬ１１について示し
ている（他のセルの構成も同様）。

【００６６】すなわち、ＮｃｈトランジスタＱ１および
Ｑ２のソース（軽ドープドレインＬＤＤ構造）は、グラ
ンド線Ｖｓｓに接続される。トランジスタＱ１のポリシ
リコンゲートは、配線Ｌ１を介してトランジスタＱ２の
ドレイン（軽ドープドレインＬＤＤ構造）に接続され
る。同様に、トランジスタＱ２のポリシリコンゲート
は、配線Ｌ２を介してトランジスタＱ１のドレイン（軽
ドープドレインＬＤＤ構造）に接続される。このように
ゲートが交差接続（クロスカップル）されたフリップフ
ロップ回路（Ｑ１＋Ｑ２）が、セルＣＥＬ１１の情報記
憶部（ＳＲＡＭのセル構造）を構成する。

【００６７】このフリップフロップ回路（Ｑ１＋Ｑ２）
は、論理レベルが互いに反対の記憶内容を出力する１対
の出力ノードを持つ。一方の出力ノードは、配線領域
（拡散層）ＡＲ１を介して、Ｎｃｈ（またはＰｃｈ）ト
ランジスタＱ３のソース（またはドレイン）に接続され
る。トランジスタＱ３のドレイン（またはソース）は、
ビット線対ＢＬ１／ＢＬ１＊の一方ＢＬ１に接続され
る。

【００６８】同様に、フリップフロップ回路（Ｑ１＋Ｑ
２）の他方の出力ノードは、配線領域（拡散層）ＡＲ２
を介して、Ｎｃｈ（またはＰｃｈ）トランジスタＱ４の
ソース（またはドレイン）に接続される。トランジスタ
Ｑ４のドレイン（またはソース）は、ビット線対（金属
配線層）ＢＬ１／ＢＬ１＊の他方ＢＬ１＊に接続され
る。トランジスタＱ３およびＱ４のポリシリコンゲート
は、ワード線（ポリシリコン層）ＷＬ１に接続される。

【００６９】フリップフロップ回路（Ｑ１＋Ｑ２）の一
方出力ノードは、配線領域ＡＲ１を介して、Ｎｃｈトラ
ンジスタＱ５のソース（またはドレイン）に接続され
る。トランジスタＱ５のドレイン（またはソース）は、
電源線Ｖｄｄ（＋１.５〜＋５Ｖ程度）に接続される。

【００７０】同様に、フリップフロップ回路（Ｑ１＋Ｑ
２）の他方出力ノードは、配線領域ＡＲ２を介して、Ｎ
ｃｈトランジスタＱ６のソース（またはドレイン）に接
続される。トランジスタＱ６のドレイン（またはソー
ス）は、電源線Ｖｄｄに接続される。トランジスタＱ５
およびＱ６のポリシリコンゲートは、リフレッシュ線
（ポリシリコン層）ＲＥ１に接続される。

【００７１】配線領域ＡＲ１（トランジスタＱ１のドレ
イン出力）とグランド線Ｖｓｓとの間にはドレインキャ
パシタＣ１が設けられ、配線領域ＡＲ２（トランジスタ
Ｑ２のドレイン出力）とグランド線Ｖｓｓとの間にはド
レインキャパシタＣ２が設けられている。

【００７２】キャパシタＣ１またはＣ２は、トランジス
タＱ５およびＱ６がリフレッシュ線ＲＥ１上のリフレッ
シュパルスで導通した一瞬に電源線Ｖｄｄの電圧により
充電される。たとえば、トランジスタＱ１がオフ、トラ
ンジスタＱ２がオンの場合、電源線Ｖｄｄ電圧が＋３Ｖ
であれば、リフレッシュパルスのハイレベル期間とその
反復周期に応じて、キャパシタＣ１は、たとえば＋１〜
＋２.５Ｖ程度に充電される。また、トランジスタＱ２
がオフ、トランジスタＱ１がオンの場合は、リフレッシ
ュパルスのハイレベル期間とその反復周期に応じて、キ
ャパシタＣ２が、たとえば＋１〜＋２.５Ｖ程度に充電
される。

【００７３】上記トランジスタＱ１およびＱ２のオン・
オフ状態（ＳＲＡＭセルＣＥＬ１１の記憶内容）は、キ
ャパシタＣ１およびＣ２双方が放電し切ってしまうと、
失われる。この記憶内容消失を防ぐために、キャパシタ
Ｃ１およびＣ２が、リフレッシュパルスで間欠的に導通
するトランジスタＱ５およびＱ６を介して、電源電圧Ｖ
ｄｄにより、適宜充電されるようになっている。（トラ
ンジスタスイッチにより断続的に充電されるという回路
動作から見れば、キャパシタＣ１およびＣ２は、スイッ
チドキャパシタと考えることもできる。）さらに、電源線Ｖｄｄとグランド線Ｖｓｓとの間には、
キャパシタＣ１およびＣ２の合計容量（たとえば１０ｆ
Ｆ程度）よりも十分に大きな電源電圧変動吸収キャパシ
タＣｓｓ（たとえば１００ｆＦ〜１０ｐＦ程度）が接続
されている。この相対的大容量キャパシタＣｓｓは常時
電源電圧Ｖｄｄで充電されているので、相対的小容量キ
ャパシタＣ１およびＣ２がリフレッシュ充電された一瞬
にセルＣＥＬ１１の電源電圧が大きく落ち込むことはな
くなる。

【００７４】図１１は、図１０のトランジスタＱ１〜Ｑ
６が全てＰ基板またはＰウェル上のＮｃｈＭＯＳトラン
ジスタで構成される場合の集積回路構造を、デフォルメ
して例示する平面図である。

【００７５】たとえばＰ基板のセル形成領域（３〜４μ
ｍｘ４〜５μｍ程度の面積）にＮ型不純物（リンなど）
が熱拡散されて、トランジスタＱ１〜Ｑ６のドレインお
よびソース領域（この領域は、局所的に予めＰ型不純物
のボロンなどが少量イオン注入されており、軽ドープド
レインＬＤＤ領域となる）が形成される。このドレイン
／ソースＬＤＤ領域の形成と同時並行して、トランジス
タＱ１〜Ｑ６の各電極を図２の配線のように結線する接
続配線領域（拡散層）ＡＲ１およびＡＲ２と、電源線
（拡散層）Ｖｄｄとが、形成される。

【００７６】上記拡散層形成後、図示しない酸化シリコ
ン層を介して、トランジスタＱ１〜Ｑ６のゲート領域、
ワード線ＷＬ１、およびリフレッシュ線ＲＥ１が、１工
程のポリシリコン層で形成される。

【００７７】上記ポリシリコン層形成後、図示しない酸
化シリコン層を介して、グランド線Ｖｓｓの金属配線１
が形成される。このＶｓｓ金属配線パターンは、その一
部が、酸化シリコン層を介して、接続配線領域ＡＲ１お
よびＡＲ２とＶｄｄ拡散層とに、平行している。する
と、酸化シリコン層を誘電体とするキャパシタＣ１が領
域ＡＲ１とＶｓｓ金属配線との間に形成され、酸化シリ
コン層を誘電体とするキャパシタＣ２が領域ＡＲ２とＶ
ｓｓ金属配線との間に形成され、酸化シリコン層を誘電
体とするキャパシタＣｓｓが領域ＡＲ１とＶｄｄ拡散層
との間に形成される。この場合、キャパシタＣｓｓは相
対的に大面積となるので、キャパシタＣｓｓの容量を、
キャパシタＣ１およびＣ２の合計容量よりも大きくとる
ことが可能となる。

【００７８】なお、図示しないが、図９のキャパシタＣ
Ｌｓは、図１１のキャパシタＣ１またはＣ２と同様な構
造で作ることができる。

【００７９】上記金属配線層１の形成後、図示しない酸
化シリコン層を介して、ワード線ＷＬ１に直交するビッ
ト線対ＢＬｎ／ＢＬｎ＊が、金属配線２により形成され
る。なお、図中四角に×のマークは、コンタクトホール
を示している。

【００８０】図１１の構成では、ポリシリコンは１種類
（比較的低抵抗のポリシリコン層）でよいので、２種の
ポリシリコンを用いた従来のＳＲＡＭ（１種は低抵抗配
線用、もう１種は高抵抗のフリップフロップ負荷抵抗
用）よりも製造コストが低くなる。また、温度変化の大
きいポリシリコン高抵抗を使わないので、フリップフロ
ップメモリセルの記憶状態の温度安定性にも優れたもの
が得られる。

【００８１】図１２は、図１０のトランジスタＱ１，Ｑ
２，Ｑ５，Ｑ６がＰ基板またはＰウェル中のＮｃｈＭＯ
Ｓトランジスタで構成され、トランジスタＱ３，Ｑ４が
Ｎウェル中のＰｃｈＭＯＳトランジスタで構成される場
合の集積回路構造を、デフォルメして例示する平面図で
ある。

【００８２】図１２は、図１１のＮｃｈトランジスタＱ
３，Ｑ４を、Ｎウェルに収めたＰｃｈトランジスタＱ
３，Ｑ４に置き換えたもので、その他の構造は、図１１
と同様となっている。

【００８３】なお、図１１または図１２の実施形態にお
いて、キャパシタＣ１，Ｃ２およびＣｓｓは、全て酸化
シリコンを誘電体とする平行平板キャパシタ構造をとっ
ている。しかしながら、必要な容量が得られかつリーク
電流が実用上問題ないくらいに小さくできるならば、こ
れらのキャパシタは、強誘電体を用いたものでも、ある
いはＰＮ接合容量を利用したものでもよい。

【００８４】また、キャパシタＣ１，Ｃ２およびキャパ
シタＣＬ１，ＣＬ２は、トレンチ構造あるいは多重フィ
ン構造でもよい。

【００８５】図１３は、図１または図５のメモリセルマ
トリクスの全セル内のキャパシタＣ１およびＣ２を一括
（同時）リフレッシュ（間欠充電）する場合に、リフレ
ッシュ線駆動電圧（リフレッシュパルス）ＶＲＥ０およ
びＶＲＥ１をどのようにして発生させたらよいかを説明
するタイミングチャート図である。

【００８６】まず、ワード線（ＷＬｍ、たとえばＷＬ
１）がアクティブになる前に、リフレッシュ線ＲＥ０の
駆動電圧（パルス）ＶＲＥ０が発生する（時刻ｔ０
１）。この駆動電圧ＶＲＥ０の発生期間中（時刻ｔ０１
〜ｔ０２）にリフレッシュトランジスタ対Ｑ１１／Ｑ１
２〜Ｑ４１／Ｑ４２がオンし、ビット線キャパシタ対Ｃ
Ｌ１／ＣＬ２が電源電圧Ｖｄｄ（キャパシタＣｓｓの充
電電圧）により充電される。（このときトランジスタＱ
１３／Ｑ１４〜Ｑ４３／Ｑ４４はオフ。）続いて、たと
えばワード線ＷＬ１にワード線駆動電圧（パルス）ＶＷ
Ｌが印加され（時刻ｔ０３）、セルＣＥＬ１１にデータ
にデータが書き込まれる（あるいはデータが読み出され
る）ときに、これと並行して、リフレッシュ線ＲＥ１に
リフレッシュ線駆動電圧（パルス）ＶＲＥ１が印加され
る（時刻ｔ０３）。すると、トランジスタＱ１３／Ｑ１
４〜Ｑ４３／Ｑ４４が同時に導通するとともに、セルＣ
ＥＬ１１のビット線選択トランジスタＱ３／Ｑ４が導通
する（時刻ｔ０３〜ｔ０４）。（このときトランジスタ
Ｑ１１／Ｑ１２〜Ｑ４１／Ｑ４２はオフ。）その時点でのセル記憶内容がトランジスタＱ１オフ・ト
ランジスタＱ２オンであれば、キャパシタＣ１がビット
線キャパシタＣＬ１の充電電位（ほぼＶｄｄ）側に充電
（リフレッシュ）され、トランジスタＱ１オフ・トラン
ジスタＱ２オンという回路状態（第１の情報記憶状態）
が保証される。

【００８７】その時点でのセル記憶内容がトランジスタ
Ｑ２オフ・トランジスタＱ１オンであれば、キャパシタ
Ｃ２がビット線キャパシタＣＬ２の充電電位（ほぼＶｄ
ｄ）側に充電（リフレッシュ）され、トランジスタＱ２
オフ・トランジスタＱ１オンという回路状態（第２の情
報記憶状態）が保証される。

【００８８】上記データ読み書きに伴うキャパシタＣ
１，Ｃ２のリフレッシュ後、再びワード線ＷＬ１にワー
ド線駆動電圧ＶＷＬが印加されると（時刻ｔ０７）、セ
ルＣＥＬ１１にデータが書き込まれる（あるいはデータ
が読み出される）。

【００８９】上記データの読み書きが反復され、ビット
線キャパシタ対ＣＬ１／ＣＬ２の充電電圧が前記第１、
第２情報記憶状態を保証できないレベル近くまで落ちて
くる時期に、リフレッシュ線ＲＥ０の駆動電圧パルスＶ
ＲＥ０が再び発生する（時刻ｔ１１〜ｔ１２）。こうし
てビット線キャパシタ対ＣＬ１／ＣＬ２が再充電された
あと、リフレッシュ線ＲＥ１にリフレッシュ線駆動電圧
ＶＲＥ１のパルスが印加されると（時刻ｔ１３〜ｔ１
４）、トランジスタＱ１３／Ｑ１４〜Ｑ４３／Ｑ４４お
よびトランジスタＱ３／Ｑ４が同時に導通し、メモリセ
ル内のキャパシタＣ１，Ｃ２が再びリフレッシュされ
る。

【００９０】このように、メモリアクセス（ＶＷＬ発生
時）の合間をぬってビット線キャパシタ対ＣＬ１／ＣＬ
２を間欠充電する（ｔ０１〜ｔ０２；ｔ１１〜ｔ１２）
とともに、ビット線キャパシタ対ＣＬ１／ＣＬ２の間欠
充電の合間をぬってセル内キャパシタＣ１，Ｃ２のリフ
レッシュを行う（ｔ０３〜ｔ０４；ｔ１３〜ｔ１４）こ
とにより、ＳＲＡＭの読書速度にダメージを与えること
なく、ＳＲＡＭセルの記憶状態（フリップフロップの回
路状態）がダイナミックに維持されるようになる。

【００９１】上記例（図１３）では、ワード線駆動パル
ス（ＶＷＬ）とリフレッシュパルス（ＶＲＥ０，ＶＲＥ
１）が位相ずれの同期関係にあるが、図２のキャパシタ
Ｃ１，Ｃ２のリフレッシュはこれ以外のタイミングでも
可能である。すなわち、セルの記憶内容を維持できる限
りにおいて、リフレッシュパルス（ＶＲＥ０，ＶＲＥ
１）の周期をワード線駆動パルス（ＶＷＬ）の周期（Ｔ
Ｗ）の複数倍にとり、リフレッシュ回数を相対的に減ら
してもよい。キャパシタＣ１，Ｃ２のリフレッシュ回数
を減らせば、その分セルの電源消費電流が少なくなる
（セル１つ当たりの電源電流減少分は僅かでも、セルが
数十メガバイト分以上集まると、電源電流減少分は馬鹿
にならない量になる）。

【００９２】なお、図１３のリフレッシュ駆動電圧ＶＲ
Ｅ０の波形は、トランジスタＱ１１〜Ｑ４２がエンハン
スメント型の場合で示してある。もしトランジスタＱ１
１〜Ｑ４２をデプレッション型で構成するときは、メモ
リアクセスおよびリフレッシュのない期間にトランジス
タＱ１１〜Ｑ４２がオフするように、リフレッシュ駆動
電圧ＶＲＥ０の電位レベルを平行シフト（Ｎｃｈトラン
ジスタなら負電位側へシフト）させる必要がある。

【００９３】図１４は、図６または図７のメモリセルマ
トリクスの全セル（４トランジスタ構成）内のキャパシ
タＣ１，Ｃ２を一括（同時）リフレッシュ（間欠充電）
する場合に、リフレッシュ線駆動電圧（リフレッシュパ
ルス）ＶＲＥ０１〜ＶＲＥ０４およびＶＲＥ１０〜ＶＲ
Ｅ４０をどのようにして発生させたらよいかの他例を説
明するタイミングチャート図である。

【００９４】図１３の例では、複数のワード線単位で複
数セルを同時にリフレッシュしているが、図１４の例で
は、ワード線（たとえばＷＬ１）毎にリフレッシュのタ
イミングを１パルスづつずらしている。

【００９５】たとえば、図６のメモリセルＣＥＬ１１が
アクセスされる直前（時刻ｔｓ１以前）に、リフレッシ
ュパルスＶＲＥ０１によりトランジスタ対Ｑ１１／Ｑ１
２がオンし、キャパシタ対ＣＬ１／ＣＬ２が電源Ｖｄｄ
で充電される。そのあと、リフレッシュパルスＶＲＥ１
０によりトランジスタ対Ｑ１３／Ｑ１４がオンして、ビ
ット線対ＢＬ１／ＢＬ１＊がキャパシタ対ＣＬ１／ＣＬ
２の充電電圧によりプリチャージされる（時刻ｔｓ１〜
ｔｓ２）。このビット線プリチャージと同時並行してワ
ード線駆動パルスＶＷＬ１がメモリセルＣＥＬ１１に与
えられると（時刻ｔｓ１〜ｔｓ２）、メモリセルＣＥＬ
１１に対してデータの読み書きがなされるとともに、メ
モリセルＣＥＬ１１内部のキャパシタＣ１，Ｃ２（図２
参照）に対するリフレッシュが、トランジスタ対Ｑ１／
Ｑ２（図２）のフリップフロップ回路動作によって行わ
れる。

【００９６】また、図６のメモリセルＣＥＬ１２がアク
セスされる直前（時刻ｔｓ２以前）に、リフレッシュパ
ルスＶＲＥ０２によりトランジスタ対Ｑ２１／Ｑ２２が
オンし、キャパシタ対ＣＬ１／ＣＬ２が電源Ｖｄｄで充
電される。そのあと、リフレッシュパルスＶＲＥ２０に
よりトランジスタ対Ｑ２３／Ｑ２４がオンして、ビット
線対ＢＬ２／ＢＬ２＊がキャパシタ対ＣＬ１／ＣＬ２の
充電電圧によりプリチャージされる（時刻ｔｓ２〜ｔｓ
３）。このビット線プリチャージと同時並行してワード
線駆動パルスＶＷＬ１がメモリセルＣＥＬ１２に与えら
れると（時刻ｔｓ２〜ｔｓ３）、メモリセルＣＥＬ１２
に対してデータの読み書きがなされるとともに、メモリ
セルＣＥＬ１２内部のキャパシタＣ１，Ｃ２（図２）に
対するリフレッシュが、トランジスタ対Ｑ１／Ｑ２（図
２）のフリップフロップ回路動作によって行われる。

【００９７】同様に、図６のメモリセルＣＥＬ１３また
はＣＥＬ１４がアクセスされる直前（時刻ｔｓ３または
ｔｓ４以前）に、リフレッシュパルスＶＲＥ０３または
ＶＲＥ０４によりトランジスタ対Ｑ３１／Ｑ３２または
Ｑ４１／Ｑ４２がオンし、キャパシタ対ＣＬ１／ＣＬ２
が電源Ｖｄｄで充電される。そのあと、リフレッシュパ
ルスＶＲＥ３０またはＶＲＥ４０によりトランジスタ対
Ｑ３３／Ｑ３４またはＱ４３／Ｑ４４がオンして、ビッ
ト線対ＢＬ３／ＢＬ３＊またはＢＬ４／ＢＬ４＊がキャ
パシタ対ＣＬ１／ＣＬ２の充電電圧によりプリチャージ
される（時刻ｔｓ３〜ｔｓ４または時刻ｔｓ４〜ｔｓ
５）。このビット線プリチャージと同時並行してワード
線駆動パルスＶＷＬ１がメモリセルＣＥＬ１３，ＣＥＬ
１４に与えられると（時刻ｔｓ３〜ｔｓ４または時刻ｔ
ｓ４〜ｔｓ５）、メモリセルＣＥＬ１３またはＣＥＬ１
４に対してデータの読み書きがなされるとともに、メモ
リセルＣＥＬ１３またはＣＥＬ１４の内部のキャパシタ
Ｃ１，Ｃ２（図２）に対するリフレッシュが、トランジ
スタ対Ｑ１／Ｑ２（図２）のフリップフロップ回路動作
によって行われる。

【００９８】なお、図１４の時刻ｔｓ１は、ワード線Ｗ
Ｌ１についてみれば、図１３のｔ０３に対応している。

【００９９】図１４の方法では、メモリ全体から見れ
ば、一時期に同時に行われるリフレッシュ数が図１３の
場合より少なくなるので、リフレッシュに伴うセル電流
のピーク値を大幅に低減させることができる。すなわ
ち、リフレッシュタイミングがワード線毎にずれている
ので、リフレッシュに伴う電源電圧変動（あるいはグラ
ンド線の電位変動）の大きさを、より小さくできる。

【０１００】図１５は、メモリセルマトリクスの全セル
（６トランジスタ構成）内のキャパシタＣ１，Ｃ２を一
括（同時）リフレッシュ（間欠充電）する場合の動作の
一例を説明するタイミングチャートである。

【０１０１】図１５（図１０の６トランジスタセル動
作）は、最初のメモリセルアクセス（時刻ｔ０１〜ｔ０
４）までは図１３（図２の４トランジスタセル動作）の
場合に似ているが、その内容は異なる。以下、たとえば
ワード線ＷＬ１上のメモリセル（ＣＥＬ１１〜ＣＥＬ１
４）に対する読み書きを説明する。

【０１０２】まず、リフレッシュデコーダＤＲ１０は、
リフレッシュ線ＲＥ０Ｘに駆動電圧パルスＶＲＥ０Ｘを
出力する（時刻ｔ０１〜ｔ０２）。これによりトランジ
スタＱ１０１がオンし、キャパシタＣＬｓが電源Ｖｄｄ
により充電される。

【０１０３】続いて、リフレッシュデコーダＤＲ１０
は、リフレッシュ線ＲＥ１Ｘに駆動電圧パルスＶＲＥ１
Ｘを出力する（時刻ｔ０３〜ｔ０４）。すると、トラン
ジスタＱ１０２がオン（トランジスタＱ１０１はオフ）
し、リフレッシュ線ＲＥ１がキャパシタＣＬｓの充電電
圧によりハイレベルとなる。これにより、図１０のセル
内トランジスタ対Ｑ５／Ｑ６がオンし、セル内キャパシ
タＣ１，Ｃ２が電源Ｖｄｄに充電されたキャパシタＣｓ
ｓの充電電圧により充電される。こうしてキャパシタＣ
１，Ｃ２が充電されることにより、トランジスタ対Ｑ５
／Ｑ６がオフした後も（つまり電源Ｖｄｄからセル内フ
リップフロップへの電流供給がカットされた後も）、セ
ルの記憶状態（フリップフロップトランジスタ対Ｑ１／
Ｑ２のオン・オフ回路状態）が維持される。

【０１０４】これと並行して、ワード線デコーダＤＷ１
０からワード線ＷＬ１へワード線駆動電圧パルスＶＷＬ
１が出力され、ワード線ＷＬ１上のメモリセル（ＣＥＬ
１１〜ＣＥＬ１４）が対応するビット線対（ＢＬ１／Ｂ
Ｌ１＊〜ＢＬ４／ＢＬ４＊）に接続される（時刻ｔ０３
〜ｔ０４）。

【０１０５】これにより、ワード線ＷＬ１上のメモリセ
ル（ＣＥＬ１１〜ＣＥＬ１４）の記憶内容がセンスアン
プ（ＳＡ１〜ＳＡ４）により読み取られ、あるいはこれ
らのメモリセル（ＣＥＬ１１〜ＣＥＬ１４）にビット線
対（ＢＬ１／ＢＬ１＊〜ＢＬ４／ＢＬ４＊）上の情報が
書き込まれる。

【０１０６】こうして、最初のメモリアクセス（時刻ｔ
０１〜ｔ０４）によりリフレッシュ線ＲＥ１がある電圧
レベルまでプリチャージされたあとは、メモリアクセス
の合間（対応メモリセルの読み書き直前）にリフレッシ
ュ線駆動電圧パルスＶＲＥ０Ｘ，ＶＲＥ１Ｘがリフレッ
シュデコーダＤＲ１０から出力され（時刻ｔ０５〜ｔ０
６）、その間にメモリセル内のキャパシタ対Ｃ１／Ｃ２
がキャパシタＣｓｓの充電電圧により間欠充電される。
こうしてセル内キャパシタ対Ｃ１／Ｃ２が充電された後
に（時刻ｔ０７）、メモリセル（たとえばＣＥＬ１１）
の読み書きが実行される。

【０１０７】このような間欠充電（時刻ｔ０５〜ｔ０
６）はワード線ＷＬ１上の各メモリセル（ＣＥＬ１１〜
ＣＥＬ１４）に対する読み書きが終了するまで反復され
る。

【０１０８】図１６は、メモリセルマトリクスの全セル
（６トランジスタ構成）内のキャパシタＣ１，Ｃ２を一
括（同時）リフレッシュ（間欠充電）する場合の動作の
他例を説明するタイミングチャートである。

【０１０９】図１６の例では、図１５におけるリフレッ
シュ線駆動電圧パルスＶＲＥ０ＸおよびＶＲＥ１Ｘの発
生タイミングをずらせている（図１５の時刻ｔ０５〜ｔ
０６が図１６の時刻ｔ０３〜ｔ０６に対応）。これによ
り、同時にプリチャージされるリフレッシュ線容量（Ｃ
Ｌｓも含む）が減り、この同時プリチャージに伴う電源
Ｖｄｄの電圧変動が少なくなる。

【０１１０】図１７は、図１５のリフレッシュ線駆動電
圧パルスＶＲＥ０ＸおよびＶＲＥ１Ｘの発生タイミング
の変形例を示し、図１８は、図１６のリフレッシュ線駆
動電圧パルスＶＲＥ０ＸおよびＶＲＥ１Ｘの発生タイミ
ングの変形例を示している。

【０１１１】図１７および図１８いずれの場合も、上記
同時プリチャージに伴う電源Ｖｄｄの電圧変動を低減で
きる。

【０１１２】

【発明の効果】この発明では、ＳＲＡＭのメモリセル
（図２のＣＥＬ１１）を構成するフリップフロップ（Ｑ
１、Ｑ２）の負荷回路に、高負荷抵抗の代わりに、電源
電圧（Ｖｄｄ）に対応したビット線電圧に充電される１
対のキャパシタ（Ｃ１、Ｃ２）を用いている。このキャ
パシタは、たとえばシリコン酸化膜を誘電体とし、半導
体拡散層あるいは金属配線層を電極として、フリップフ
ロップ回路周辺に形成することができる。このようなキ
ャパシタの温度係数は、ポリシリコン高抵抗の温度係数
より１桁は少なくできる。したがって、温度変化に対し
て消費電流増やエラー発生の起きにくいメモリが得られ
る。

【０１１３】また、記憶情報読取時にビット線プリチャ
ージが必要な通常のＤＲＡＭと異なり、この発明ではそ
のようなビット線プリチャージを必要とせず、また負荷
回路キャパシタ（Ｃ１、Ｃ２）から種々な記憶内容を読
み取りそれらを書き戻すわけでもない。このため、メモ
リアクセスのない一瞬（たとえば図１５のｔ0５〜ｔ0
６）を利用して、共通ビット線（たとえばＢＬ１／ＢＬ
１＊）上の全セルの負荷回路キャパシタ（多数のキャパ
シタ対Ｃ１＋Ｃ２）に対する一括リフレッシュ（Ｃ１、
Ｃ２の同時充電）が可能となる。したがって、この発明
では、リフレッシュがあることにより情報の読書動作
（メモリアクセス）が遅くなることはない。

【０１１４】また、フリップフロップの回路状態（オン
・オフ状態）が維持できる限り、負荷回路キャパシタ
（Ｃ１、Ｃ２）の充電電圧はある程度任意の範囲にあっ
て良い。このため、リフレッシュ直後の負荷回路キャパ
シタ（Ｃ１、Ｃ２）の充電電圧を十分大きくとっておけ
ば、セルキャパシタに情報記憶する通常のＤＲＡＭほど
頻繁にリフレッシュ（充放電）しなくてもエラーは発生
しない。そこで、同規模のＤＲＡＭよりリフレッシュ周
期を長くとることができ、リフレッシュに伴う消費電流
の低減（セル当たりの消費電流を１ナノアンペア以下に
できる）を図れる。

【０１１５】上記「リフレッシュ直後の負荷回路キャパ
シタ（Ｃ１、Ｃ２）の充電電圧を十分大きくとってお
く」という回路状態は、負荷回路キャパシタ（Ｃ１、Ｃ
２）の充電回路（図１他のビット線ＢＬｎまたは図９の
リフレッシュ線ＲＥｍ）を常時充電状態（プリチャージ
状態）に保持しなくても実現できる。この発明では、負
荷回路キャパシタ（Ｃ１、Ｃ２）の充電回路（図１他の
ビット線ＢＬｎまたは図９のリフレッシュ線ＲＥｍ）を
間欠的に充電することにより、この回路状態を実現して
いる。この間欠充電により、負荷回路キャパシタ（Ｃ
１、Ｃ２）の充電回路（図１他のビット線ＢＬｎまたは
図９のリフレッシュ線ＲＥｍ）を反復充電する電流の時
間積分値が（間欠充電しない場合よりも）少なくなり、
この発明のダイナミックＳＲＡＭの消費電力をさらに低
減できる。

【０１１６】さらに、個別の工程が必要な高抵抗ポリシ
リコン層（フリップフロップの負荷抵抗）の形成が不要
となったことから、メモリセル製造におけるポリシリコ
ン形成工程は、ＭＯＳトランジスタのゲートポリシリコ
ン形成の１工程だけで済む。このため、この発明のダイ
ナミックＳＲＡＭの集積回路は、少ないマスク数で生産
できる。

【図面の簡単な説明】

【図１】この発明の一実施の形態に係るダイナミックＳ
ＲＡＭの概略構成を説明するためのブロック図。

【図２】図１の各セルの内部構成を例示する回路図。

【図３】図２のトランジスタＱ１〜Ｑ４が全てＰ基板ま
たはＰウェル上のＮｃｈＭＯＳトランジスタで構成され
る場合の集積回路構造を、デフォルメして例示する平面
図。

【図４】図２のトランジスタＱ１，Ｑ２がＰ基板または
Ｐウェル中のＮｃｈＭＯＳトランジスタで構成され、ト
ランジスタＱ３，Ｑ４がＮウェル中のＰｃｈＭＯＳトラ
ンジスタで構成される場合の集積回路構造を、デフォル
メして例示する平面図。

【図５】この発明の第２の実施の形態に係るダイナミッ
クＳＲＡＭの概略構成を説明するためのブロック図。

【図６】この発明の第３の実施の形態に係るダイナミッ
クＳＲＡＭの概略構成を説明するためのブロック図。

【図７】この発明の第４の実施の形態に係るダイナミッ
クＳＲＡＭの概略構成を説明するためのブロック図。

【図８】この発明の第５の実施の形態に係るダイナミッ
クＳＲＡＭの概略構成を説明するためのブロック図。

【図９】この発明の第６の実施の形態に係るダイナミッ
クＳＲＡＭの概略構成を説明するためのブロック図。

【図１０】図９の各セルの内部構成を例示する回路図。

【図１１】図１０のトランジスタＱ１〜Ｑ６が全てＰ基
板またはＰウェル上のＮｃｈＭＯＳトランジスタで構成
される場合の集積回路構造を、デフォルメして例示する
平面図。

【図１２】図１０のトランジスタＱ１，Ｑ２，Ｑ５，Ｑ
６がＰ基板またはＰウェル中のＮｃｈＭＯＳトランジス
タで構成され、トランジスタＱ３，Ｑ４がＮウェル中の
ＰｃｈＭＯＳトランジスタで構成される場合の集積回路
構造を、デフォルメして例示する平面図。

【図１３】メモリセルマトリクスの全セル（４トランジ
スタ構成）内のキャパシタＣ１，Ｃ２を一括（同時）リ
フレッシュ（間欠充電）する場合の動作の一例を説明す
るタイミングチャート図。

【図１４】メモリセルマトリクスの全セル（４トランジ
スタ構成）内のキャパシタＣ１，Ｃ２を一括（同時）リ
フレッシュ（間欠充電）する場合の動作の他例を説明す
るタイミングチャート図。

【図１５】メモリセルマトリクスの全セル（６トランジ
スタ構成）内のキャパシタＣ１，Ｃ２を一括（同時）リ
フレッシュ（間欠充電）する場合の動作の一例を説明す
るタイミングチャート図。

【図１６】メモリセルマトリクスの全セル（６トランジ
スタ構成）内のキャパシタＣ１，Ｃ２を一括（同時）リ
フレッシュ（間欠充電）する場合の動作の他例を説明す
るタイミングチャート図。

【図１７】メモリセルマトリクスの全セル（６トランジ
スタ構成）内のキャパシタＣ１，Ｃ２を一括（同時）リ
フレッシュ（間欠充電）する場合の動作のさらに他例を
説明するタイミングチャート図。

【図１８】メモリセルマトリクスの全セル（６トランジ
スタ構成）内のキャパシタＣ１，Ｃ２を一括（同時）リ
フレッシュ（間欠充電）する場合の動作のさらに他例を
説明するタイミングチャート図。

【符号の説明】

ＣＥＬｍｎ…メモリセル；ＤＷ１０…ワード線デコーダ；ＤＢ１０…ビット線デコーダ；ＤＲ１０…リフレッシュデコーダ；ＳＡｎ…センスアンプ；ＷＬｍ…ワード線；ＲＥ０，ＲＥ１…リフレッシュ線；ＲＥ０Ｘ，ＲＥ１Ｘ…リフレッシュパルス線；ＢＬｎ／ＢＬｎ＊…ビット線対；Ｑ１，Ｑ２…Ｎｃｈフリップフロップトランジスタ対
（フリップフロップ回路／情報記憶部）；Ｑ３，Ｑ４…Ｎｃｈ（またはＰｃｈ）トランジスタ（ビ
ット線接続手段）；Ｃ１，Ｃ２…ドレインキャパシタ（第１キャパシタ
部）；ＣＬ１，ＣＬ２…ビット線キャパシタ（第２キャパシタ
部）；ＣＬｓ…リフレッシュ線キャパシタ（第２キャパ
シタ部）；Ｑ１１／Ｑ１２〜Ｑ４１／Ｑ４２…Ｎｃｈトランジスタ
（ＣＬ１，ＣＬ２の間欠充電用／図８ではＣ１，Ｃ２の
リフレッシュ充電用）；Ｑ１３／Ｑ１４〜Ｑ４３／Ｑ４４…Ｎｃｈトランジスタ
（Ｃ１，Ｃ２のリフレッシュ充電用）；Ｑ１０１〜Ｑ４０１…Ｎｃｈトランジスタ（ＣＬｓの間
欠充電用）；Ｑ１０２〜Ｑ４０２…Ｎｃｈトランジスタ（図９のリフ
レッシュ線ＲＥｍ充電用）；Ｒ１１〜Ｒ４２…電流制限抵抗；ｒ１１〜ｒ４２…電流制限抵抗；Ｃｓｓ…電源電圧変動吸収キャパシタ；Ｖｓｓ…グランド線；Ｖｄｄ…電源線；ＡＲ１，ＡＲ２…接続配線領域（拡散層）；ＶＷＬ…ワード線駆動電圧（パルス）；ＶＲＥ０，ＶＲＥ１，ＶＲＥ０Ｘ，ＶＲＥ１Ｘ，ＶＲＥ
０１／ＶＲＥ１０〜ＶＲＥ０４／ＶＲＥ４０…リフレッ
シュ線駆動電圧（パルス）。

Claims

【特許請求の範囲】

【請求項１】複数対のビット線と複数のワード線の交差
位置に複数のメモリセルが配置されたマトリクス構造を
持つ記憶装置において、個々の前記メモリセルを構成するものであって、互いに
逆の論理レベルを持つ記憶内容を出力する１対の出力ノ
ードを持つフリップフロップ回路と；前記ワード線の信
号レベルに応じて選択的に導通することにより、１対の
前記ビット線へ、前記フリップフロップ回路の１対の出
力ノードを、それぞれ接続するビット線接続手段と；前
記メモリセルの記憶内容が保持されるように、前記フリ
ップフロップ回路へ所定値以上の回路動作電圧を与える
第１キャパシタ部と；前記ビット線に選択的に接続さ
れ、前記回路動作電圧に対応した電圧に充電される第２
キャパシタ部と；第１のタイミングで、前記第２キャパ
シタ部を前記回路動作電圧に対応した電圧に間欠充電す
る第１間欠充電手段と；前記第１のタイミングとは異な
る第２のタイミングで、前記第２キャパシタ部に充電さ
れた電圧を利用して前記ビット線を間欠充電する第２間
欠充電手段と；前記第１のタイミングとは異なる第３の
タイミングで、前記第２間欠充電手段により充電された
前記ビット線の充電電圧を利用して、前記第１キャパシ
タ部を間欠充電する第３間欠充電手段と；を備えたこと
を特徴とするダイナミックＳＲＡＭ。
【請求項２】複数対のビット線と複数のワード線の交差
位置に複数のメモリセルが配置されたマトリクス構造を
持つ記憶装置において、個々の前記メモリセルを構成するものであって、互いに
逆の論理レベルを持つ記憶内容を出力する１対の出力ノ
ードを持つフリップフロップ回路と；前記ワード線の信
号レベルに応じて選択的に導通することにより、１対の
前記ビット線へ、前記フリップフロップ回路の１対の出
力ノードを、それぞれ接続するビット線接続手段と；前
記メモリセルの記憶内容が保持されるように、前記フリ
ップフロップ回路へ所定値以上の回路動作電圧を与える
キャパシタ部と；第１のタイミングで、前記ビット線を
前記回路動作電圧に対応した電圧に間欠充電するビット
線間欠充電手段と；第２のタイミングで、充電された前
記ビット線の充電電圧を利用して、前記キャパシタ部を
間欠充電するキャパシタ部間欠充電手段と；を備えたこ
とを特徴とするダイナミックＳＲＡＭ。
【請求項３】前記ビット線間欠充電手段を間欠充電する
際にこのビット線へ流入する電流を抑える抵抗回路を含
むことを特徴とする請求項２に記載のダイナミックＳＲ
ＡＭ。
【請求項４】複数対のビット線と複数のワード線の交差
位置に複数のメモリセルが配置されたマトリクス構造を
持つ記憶装置において、個々の前記メモリセルを構成するものであって、互いに
逆の論理レベルを持つ記憶内容を出力する１対の出力ノ
ードを持つフリップフロップ回路と；前記ワード線の信
号レベルに応じて選択的に導通することにより、１対の
前記ビット線へ、前記フリップフロップ回路の１対の出
力ノードを、それぞれ接続するビット線接続手段と；前
記メモリセルの記憶内容が保持されるように、前記フリ
ップフロップ回路へ所定値以上の回路動作電圧を与える
第１キャパシタ部と；前記回路動作電圧が前記所定値以
上に維持されるように、第１のタイミングで導通して、
前記第１キャパシタ部を間欠充電する第１スイッチ手段
と；前記第１スイッチ手段に選択的に接続され、所定の
電圧に充電される第２キャパシタ部と；第２のタイミン
グで導通して、前記第２キャパシタ部を前記所定の電圧
に間欠充電する第２スイッチ手段と；前記第２のタイミ
ングとは異なる第３のタイミングで導通して、前記第２
キャパシタ部に充電された電圧でもって前記第１スイッ
チ手段導通させる第３スイッチ手段と；を備えたことを
特徴とするダイナミックＳＲＡＭ。
【請求項５】情報を記憶するフリップフロップおよび記
憶内容が保持されるようにこのフリップフロップへ回路
動作電圧を与える第１キャパシタ部を含むメモリセル
と；複数の前記メモリセルが接続される信号線へ選択的
に接続されるものであって、前記回路動作電圧に充電さ
れる第２キャパシタ部と；第１のタイミングで前記第２
キャパシタ部を前記回路動作電圧に対応した電圧に間欠
充電する第１間欠充電手段と；第２のタイミングで、第
２キャパシタ部に充電された電圧を利用して前記信号線
を間欠充電する第２間欠充電手段と；第３のタイミング
で、前記信号線の充電電圧を利用して前記第１キャパシ
タ部を間欠充電する第３間欠充電手段と；を備えたこと
を特徴とするダイナミックＳＲＡＭ。