JPH09186252A

JPH09186252A - ダイナミックｓｒａｍ

Info

Publication number: JPH09186252A
Application number: JP8000767A
Authority: JP
Inventors: Hiroshi Goto; 寛後藤
Original assignee: NKK Corp; Nippon Kokan Ltd
Current assignee: JFE Engineering Corp
Priority date: 1996-01-08
Filing date: 1996-01-08
Publication date: 1997-07-15

Abstract

(57)【要約】【課題】少ない電源消費電流で高速動作できるＳＲＡＭ
を提供する。【解決手段】メモリセルＣＥＬ１１を構成するフリップ
フロップＱ１＋Ｑ２の負荷回路に、電源電圧Ｖｄｄに対
応した電圧に充電される１対のキャパシタＣ１＋Ｃ２を
用いる。この１対キャパシタは、フリップフロップの回
路動作状態（情報記憶状態）を維持する回路電位を保持
するもので、メモリセルの記憶情報を直接保持するもの
ではない。しかし、リーク電流などにより１対キャパシ
タに蓄積された電荷が放電されフリップフロップのドレ
イン電圧がある程度以下になると、このフリップフロッ
プの回路動作状態が維持できなくなり、メモリセルＣＥ
Ｌ１１の記憶内容が消失してしまう。この記憶内容消失
を防ぐために、１対キャパシタ（Ｃ１、Ｃ２；非情報保
持媒体）をある周期でリフレッシュ充電する手段Ｑ５＋
Ｑ６を設けている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、記憶情報の維持
にリフレッシュ動作を伴う記憶装置に関する。

【０００２】

【従来の技術】現在主流の半導体記憶装置は、記憶内容
の維持にリフレッシュが必要なダイナミックメモリ（以
下ＤＲＡＭという）と、記憶内容の維持にリフレッシュ
を必要としないスタティックメモリ（以下ＳＲＡＭとい
う）とに大別できる。

【０００３】ＤＲＡＭは、極小容量のメモリセルキャパ
シタを充電する形でその記憶内容を保持している。この
メモリセルキャパシタに充電・蓄積された電荷（記憶内
容）は、そのまま放置すると、メモリチップ内部のリー
ク電流により短時間の内に消失してしまう。この記憶内
容消失を防止するために、ＤＲＡＭでは、外部からメモ
リアクセス（リード／ライト）がない期間において、比
較的短い周期（通常１０ｍｓ以内）でもって、個々のメ
モリセルから記憶内容を一旦読み出し、読み出した内容
を同じメモリセルに書き戻すようにしている。この短周
期で反復される記憶内容の読み取り／書き戻し動作を、
ＤＲＡＭのリフレッシュ動作という。

【０００４】ＤＲＡＭにおけるリフレッシュ動作は、全
メモリセルキャパシタの合計容量に対する反復充放電な
ので、このリフレッシュ動作に伴う電源電流消費量が大
きい。

【０００５】一方、ＳＲＡＭは、常時給電状態にあるフ
リップフロップの動作状態（一対の交差接続トランジス
タのうち、一方がオンかオフかの状態）によって、その
記憶内容を保持している。ＳＲＡＭでは、ＤＲＡＭのよ
うなリフレッシュ動作（記憶内容の読み取り／書き戻し
動作）は不要であり、フリップフロップの回路動作状態
を維持するに必要な最低限の電源電流（殆どリーク電流
レベルまで抑えることが可能）しか消費しない。

【０００６】しかしながら、上記「殆ど電源電流を消費
しない」というＳＲＡＭの特徴を得るには、フリップフ
ロップのドレイン負荷回路の直流抵抗値は、極めて大き
い必要がある。たとえば、電源電圧＋３Ｖで動作するＳ
ＲＡＭの１セル当たりの消費電流を１ｎＡ（ナノアンペ
ア）以下に抑えるには、ドレイン負荷抵抗は３０００Ｍ
Ω以上にしなければならない。

【０００７】

【発明が解決しようとする課題】通常、ＳＲＡＭの高抵
抗負荷抵抗（１対のフリップフロップ負荷抵抗）は、低
不純物濃度のポリシリコンで形成される。ところが、こ
のポリシリコン高抵抗は温度依存性が高いため、高温下
では、抵抗値が小さくなることにより電源消費電流が増
大する。逆に、低温下では、１対のフリップフロップ負
荷抵抗の値が必ずしもバランスせずに大きくなるため、
フリップフロップ回路動作状態のバランスが崩れ、記憶
内容にエラーが発生しやすくなる。これを防ぐには、フ
リップフロップ負荷抵抗値を低めにとってフリップフロ
ップ回路電流をある程度定常的に流しておいて、多少負
荷抵抗バランスが崩れてもフリップフロップのオン・オ
フ状態が変化しないようにしておく必要がある。

【０００８】結局、高抵抗負荷抵抗を用いたＳＲＡＭで
は、低消費電流と低エラー発生率とはトレードオフの関
係になる。

【０００９】この発明の目的は、通常のＳＲＡＭ並に少
ない電源消費電流で高速動作でき、それでいてエラーが
生じにくいニュータイプのＳＲＡＭを提供することであ
る。

【００１０】

【課題を解決するための手段】上記目的を達成するため
に、この発明では、ＳＲＡＭのメモリセル（図２のＣＥ
Ｌ１１）を構成するフリップフロップ（Ｑ１、Ｑ２）の
負荷回路に、電源回路（Ｖｄｄ）に繋がる高負荷抵抗に
代わって、電源電圧（Ｖｄｄ）に対応した電圧に充電さ
れる１対のキャパシタ（Ｃ１、Ｃ２）を用いている。

【００１１】この１対キャパシタ（Ｃ１、Ｃ２）は、フ
リップフロップ（Ｑ１、Ｑ２）の回路動作状態（情報記
憶状態）を維持する回路電位を保持するもので、メモリ
セルの記憶情報を直接保持するものではない。しかし、
リーク電流などにより１対キャパシタ（Ｃ１、Ｃ２）に
蓄積された電荷が放電されフリップフロップ（Ｑ１、Ｑ
２）のドレイン電圧がある程度以下になると、このフリ
ップフロップ（Ｑ１、Ｑ２）の回路動作状態が維持でき
なくなり、このフリップフロップで構成されるメモリセ
ル（ＣＥＬ１１など）の記憶内容が消失してしまう。

【００１２】このメモリセルの記憶内容消失を防ぐため
に、この発明では、負荷回路を構成する１対キャパシタ
（Ｃ１、Ｃ２；非情報保持媒体）を、実質同電位の回路
（Ｖｄｄ）から、ある周期（図５のＴＲ１またはＴＲ
２）で充電する手段（Ｑ５、Ｑ６）を設けている。この
充電手段（Ｑ５、Ｑ６）による１対キャパシタ（Ｃ１、
Ｃ２）の周期的な充電動作はＤＲＡＭにおけるリフレッ
シュ動作に似ているので、この明細書では、本願発明の
ＳＲＡＭをダイナミックＳＲＡＭと呼ぶことにした。

【００１３】ただし、通常のＤＲＡＭのリフレッシュが
「対応するビット線毎にプリチャージしてから現状のメ
モリセル記憶内容を読み出し、読み出した内容を書き戻
す」動作であるのに対し、この発明のダイナミックＳＲ
ＡＭのリフレッシュは、「現状の記憶内容を読み出すわ
けではなく、リフレッシュのためのビット線プリチャー
ジもせず、単にフリップフロップ回路状態維持のための
負荷キャパシタに対する間欠充電」動作である（見方を
変えると、この発明の１対キャパシタＣ１、Ｃ２は、Ｓ
ＲＡＭフリップフロップの高負荷抵抗に代わる負荷回路
用スイッチドキャパシタであるとも言える）。この点
が、通常のＤＲＡＭと本質的に異なっている。

【００１４】したがって、この発明のリフレッシュは複
数メモリセルに対して適当なタイミング（メモリアクセ
スのない期間）で短時間一括実行が可能であり、それゆ
えこの発明のリフレッシュはメモリの読み書き動作速度
を下げる要因にはならず、通常のＳＲＡＭ並の高速性が
得られる。

【００１５】また、この発明のリフレッシュは、ＳＲＡ
Ｍセル内のフリップフロップ回路状態を維持するに必要
な限度で長周期な間欠動作でよいので、消費電流も十分
小さなものにできる。

【００１６】

【発明の実施の形態】以下、図面を参照して、この発明
の一実施の形態に係るダイナミックＳＲＡＭを説明す
る。なお、重複説明を避けるために、複数の図面に渡り
機能上共通する部分には共通の参照符号が用いられてい
る。

【００１７】図１は、この発明の一実施の形態に係るダ
イナミックＳＲＡＭの概略構成を説明するためのブロッ
ク図である。ここでは、分かり易くするために、多数の
メモリセルＣＥＬｍｎのうち、１６個のセルＣＥＬ１１
〜ＣＥＬ４４とその一部の周辺回路ブロックのみを図示
している。

【００１８】図１において、第１〜第４カラムのビット
線対ＢＬ１／ＢＬ１＊〜ＢＬ４／ＢＬ４＊は、それぞ
れ、センスアンプＳＡ１〜ＳＡ４に接続される（ビット
線の参照符号に付けたアステリスク＊は、＊なしの場合
と逆の論理レベルを持つことを指している）。

【００１９】第１カラムのビット線対ＢＬ１／ＢＬ１＊
にはセルＣＥＬ１１〜ＣＥＬ４１が接続され、第２カラ
ムのビット線対ＢＬ２／ＢＬ２＊にはセルＣＥＬ１２〜
ＣＥＬ４２が接続され、第３カラムのビット線対ＢＬ３
／ＢＬ３＊にはセルＣＥＬ１３〜ＣＥＬ４３が接続さ
れ、第４カラムのビット線対ＢＬ４／ＢＬ４＊にはセル
ＣＥＬ１４〜ＣＥＬ４４が接続される。

【００２０】セルＣＥＬ１１〜ＣＥＬ１４には第１ワー
ド線ＷＬ１および第１リフレッシュ線ＲＥ１が接続さ
れ、セルＣＥＬ２１〜ＣＥＬ２４には第２ワード線ＷＬ
２および第２リフレッシュ線ＲＥ２が接続され、セルＣ
ＥＬ３１〜ＣＥＬ３４には第３ワード線ＷＬ３および第
３リフレッシュ線ＲＥ３が接続され、セルＣＥＬ４１〜
ＣＥＬ４４には第４ワード線ＷＬ４および第４リフレッ
シュ線ＲＥ４が接続される。

【００２１】ワード線Ｗ１〜Ｗ４はワード線デコーダＤ
Ｗ１０に接続され、センスアンプＳＡ１〜ＳＡ４はビッ
ト線デコーダＤＢ１０に接続されている。また、リフレ
ッシュ線ＲＥ１〜ＲＥ４は、図示しないリフレッシュパ
ルス（図５、図６を参照して後述）発生回路に接続され
ている。

【００２２】図２は、図１の各セルの内部構成例を、セ
ルＣＥＬ１１について示している（他のセルの構成も同
様）。すなわち、ＮｃｈトランジスタＱ１およびＱ２の
ソース（軽ドープドレインＬＤＤ構造）は、グランド線
Ｖｓｓに接続される。トランジスタＱ１のポリシリコン
ゲートは、配線Ｌ１を介してトランジスタＱ２のドレイ
ン（軽ドープドレインＬＤＤ構造）に接続される。同様
に、トランジスタＱ２のポリシリコンゲートは、配線Ｌ
２を介してトランジスタＱ１のドレイン（軽ドープドレ
インＬＤＤ構造）に接続される。このようにゲートが交
差接続（クロスカップル）されたフリップフロップ回路
（Ｑ１＋Ｑ２）が、セルＣＥＬ１１の情報記憶部（ＳＲ
ＡＭのセル構造）を構成する。

【００２３】このフリップフロップ回路（Ｑ１＋Ｑ２）
は、論理レベルが互いに反対の記憶内容を出力する１対
の出力ノードを持つ。一方の出力ノードは、配線領域
（拡散層）ＡＲ１を介して、Ｎｃｈ（またはＰｃｈ）ト
ランジスタＱ３のソース（またはドレイン）に接続され
る。トランジスタＱ３のドレイン（またはソース）は、
ビット線対ＢＬ１／ＢＬ１＊の一方ＢＬ１に接続され
る。

【００２４】同様に、フリップフロップ回路（Ｑ１＋Ｑ
２）の他方の出力ノードは、配線領域（拡散層）ＡＲ２
を介して、Ｎｃｈ（またはＰｃｈ）トランジスタＱ４の
ソース（またはドレイン）に接続される。トランジスタ
Ｑ４のドレイン（またはソース）は、ビット線対（金属
配線層）ＢＬ１／ＢＬ１＊の他方ＢＬ１＊に接続され
る。トランジスタＱ３およびＱ４のポリシリコンゲート
は、ワード線（ポリシリコン層）ＷＬ１に接続される。

【００２５】フリップフロップ回路（Ｑ１＋Ｑ２）の一
方出力ノードは、配線領域ＡＲ１を介して、Ｎｃｈトラ
ンジスタＱ５のソース（またはドレイン）に接続され
る。トランジスタＱ５のドレイン（またはソース）は、
電源線Ｖｄｄ（＋１.５〜＋５Ｖ程度）に接続される。

【００２６】同様に、フリップフロップ回路（Ｑ１＋Ｑ
２）の他方出力ノードは、配線領域ＡＲ２を介して、Ｎ
ｃｈトランジスタＱ６のソース（またはドレイン）に接
続される。トランジスタＱ６のドレイン（またはソー
ス）は、電源線Ｖｄｄに接続される。トランジスタＱ５
およびＱ６のポリシリコンゲートは、リフレッシュ線
（ポリシリコン層）ＲＥ１に接続される。

【００２７】配線領域ＡＲ１（トランジスタＱ１のドレ
イン出力）とグランド線Ｖｓｓとの間にはドレインキャ
パシタＣ１が設けられ、配線領域ＡＲ２（トランジスタ
Ｑ２のドレイン出力）とグランド線Ｖｓｓとの間にはド
レインキャパシタＣ２が設けられている。

【００２８】キャパシタＣ１またはＣ２は、トランジス
タＱ５およびＱ６がリフレッシュ線ＲＥ１上のリフレッ
シュパルスで導通した一瞬に電源線Ｖｄｄの電圧により
充電される。たとえば、トランジスタＱ１がオフ、トラ
ンジスタＱ２がオンの場合、電源線Ｖｄｄ電圧が＋３Ｖ
であれば、リフレッシュパルスのハイレベル期間とその
反復周期に応じて、キャパシタＣ１は、たとえば＋１〜
＋２.５Ｖ程度に充電される。また、トランジスタＱ２
がオフ、トランジスタＱ１がオンの場合は、リフレッシ
ュパルスのハイレベル期間とその反復周期に応じて、キ
ャパシタＣ２が、たとえば＋１〜＋２.５Ｖ程度に充電
される。

【００２９】上記トランジスタＱ１およびＱ２のオン・
オフ状態（ＳＲＡＭセルＣＥＬ１１の記憶内容）は、キ
ャパシタＣ１およびＣ２双方が放電し切ってしまうと、
失われる。この記憶内容消失を防ぐために、キャパシタ
Ｃ１およびＣ２が、リフレッシュパルス（図５のＰＲ１
など）で間欠的に導通するトランジスタＱ５およびＱ６
を介して、電源電圧Ｖｄｄにより、適宜充電されるよう
になっている。（トランジスタスイッチにより断続的に
充電されるという回路動作から見れば、キャパシタＣ１
およびＣ２は、スイッチドキャパシタと考えることもで
きる。）さらに、電源線Ｖｄｄとグランド線Ｖｓｓとの間には、
キャパシタＣ１およびＣ２の合計容量（たとえば１０ｆ
Ｆ程度）よりも十分に大きな電源電圧変動吸収キャパシ
タＣｓｓ（たとえば１００ｆＦ〜１０ｐＦ程度）が接続
されている。この相対的大容量キャパシタＣｓｓは常時
電源電圧Ｖｄｄで充電されているので、相対的小容量キ
ャパシタＣ１およびＣ２がリフレッシュ充電された一瞬
にセルＣＥＬ１１の電源電圧が大きく落ち込むことはな
くなる。

【００３０】図３は、図２のトランジスタＱ１〜Ｑ６が
全てＰ基板またはＰウェル上のＮｃｈＭＯＳトランジス
タで構成される場合の集積回路構造を、デフォルメして
例示する平面図である。

【００３１】たとえばＰ基板のセル形成領域（３〜４μ
ｍｘ４〜５μｍ程度の面積）にＮ型不純物（リンなど）
が熱拡散されて、トランジスタＱ１〜Ｑ６のドレインお
よびソース領域（この領域は、局所的に予めＰ型不純物
のボロンなどが少量イオン注入されており、軽ドープド
レインＬＤＤ領域となる）が形成される。このドレイン
／ソースＬＤＤ領域の形成と同時並行して、トランジス
タＱ１〜Ｑ６の各電極を図２の配線のように結線する接
続配線領域（拡散層）ＡＲ１およびＡＲ２と、電源線
（拡散層）Ｖｄｄとが、形成される。

【００３２】上記拡散層形成後、図示しない酸化シリコ
ン層を介して、トランジスタＱ１〜Ｑ６のゲート領域、
ワード線ＷＬ１、およびリフレッシュ線ＲＥ１が、１工
程のポリシリコン層で形成される。

【００３３】上記ポリシリコン層形成後、図示しない酸
化シリコン層を介して、グランド線Ｖｓｓの金属配線１
が形成される。このＶｓｓ金属配線パターンは、その一
部が、酸化シリコン層を介して、接続配線領域ＡＲ１お
よびＡＲ２とＶｄｄ拡散層とに、平行している。する
と、酸化シリコン層を誘電体とするキャパシタＣ１が領
域ＡＲ１とＶｓｓ金属配線との間に形成され、酸化シリ
コン層を誘電体とするキャパシタＣ２が領域ＡＲ２とＶ
ｓｓ金属配線との間に形成され、酸化シリコン層を誘電
体とするキャパシタＣｓｓが領域ＡＲ１とＶｄｄ拡散層
との間に形成される。この場合、キャパシタＣｓｓは相
対的に大面積となるので、キャパシタＣｓｓの容量を、
キャパシタＣ１およびＣ２の合計容量よりも大きくとる
ことが可能となる。

【００３４】上記金属配線層１の形成後、図示しない酸
化シリコン層を介して、ワード線ＷＬ１に直交するビッ
ト線対ＢＬｎ／ＢＬｎ＊が、金属配線２により形成され
る。なお、図中四角に×のマークは、コンタクトホール
を示している。

【００３５】図３の構成では、ポリシリコンは１種類
（比較的低抵抗のポリシリコン層）でよいので、２種の
ポリシリコンを用いた従来のＳＲＡＭ（１種は低抵抗配
線用、もう１種は高抵抗のフリップフロップ負荷抵抗
用）よりも製造コストが低くなる。また、温度変化の大
きいポリシリコン高抵抗を使わないので、フリップフロ
ップメモリセルの記憶状態の温度安定性にも優れたもの
が得られる。

【００３６】図４は、図２のトランジスタＱ１，Ｑ２，
Ｑ５，Ｑ６がＰ基板またはＰウェル上のＮｃｈＭＯＳト
ランジスタで構成され、トランジスタＱ３，Ｑ４がＮウ
ェル中のＰｃｈＭＯＳトランジスタで構成される場合の
集積回路構造を、デフォルメして例示する平面図であ
る。

【００３７】図４は、図３のＮｃｈトランジスタＱ３，
Ｑ４を、Ｎウェルに収めたＰｃｈトランジスタＱ３，Ｑ
４に置き換えたもので、その他の構造は、図３と同様と
なっている。

【００３８】なお、図３または図４の実施形態におい
て、キャパシタＣ１，Ｃ２およびＣｓｓは、全て酸化シ
リコンを誘電体とする平行平板キャパシタ構造をとって
いる。しかしながら、必要な容量が得られかつリーク電
流が実用上問題ないくらいに小さくできるならば、これ
らのキャパシタは、強誘電体を用いたものでも、あるい
はＰＮ接合容量を利用したものでもよい。

【００３９】図５は、図１のメモリセルマトリクスの全
セル内のキャパシタＣ１およびＣ２を一括（同時）リフ
レッシュ（間欠充電）する場合に、リフレッシュ線駆動
電圧ＶＲＥ（リフレッシュパルス）をどのようにして発
生させたらよいかを説明するタイミングチャート図であ
る。

【００４０】たとえばワード線ＷＬ１にワード線駆動電
圧ＶＷＬのパルスＰＷ１が印加され（時刻ｔ０１）、セ
ルＣＥＬ１１にデータにデータが書き込まれた（あるい
はデータが読み出された）あと、リフレッシュ線ＲＥ１
にリフレッシュ線駆動電圧ＶＲＥのパルスＰＲ１が印加
される（時刻ｔ０２）。すると、トランジスタＱ５，Ｑ
６が同時に導通する。

【００４１】その時点でのセル記憶内容がトランジスタ
Ｑ１オフ・トランジスタＱ２オンであれば、キャパシタ
Ｃ１が電源Ｖｄｄ側に充電（リフレッシュ）され、トラ
ンジスタＱ１オフ・トランジスタＱ２オンという回路状
態が保証される。

【００４２】その時点でのセル記憶内容がトランジスタ
Ｑ２オフ・トランジスタＱ１オンであれば、キャパシタ
Ｃ２が電源Ｖｄｄ側に充電（リフレッシュ）され、トラ
ンジスタＱ２オフ・トランジスタＱ１オンという回路状
態が保証される。

【００４３】上記キャパシタＣ１，Ｃ２のリフレッシュ
後、再びワード線ＷＬ１にワード線駆動電圧ＶＷＬのパ
ルスＰＷ２が印加され（時刻ｔ０５）、セルＣＥＬ１１
にデータにデータが書き込まれる（あるいはデータが読
み出される）。そのあと、リフレッシュ線ＲＥ１にリフ
レッシュ線駆動電圧ＶＲＥのパルスＰＲ２が印加される
と、トランジスタＱ５，Ｑ６が同時に導通し、キャパシ
タＣ１，Ｃ２が再びリフレッシュされる。

【００４４】このように、メモリアクセス（ＰＷ１〜Ｐ
Ｗ３発生時）の合間（ＰＷ１〜ＰＷ３非発生時）をぬっ
てリフレッシュを行うことにより、ＳＲＡＭの読書速度
にダメージを与えることなく、ＳＲＡＭセルの記憶状態
（フリップフロップの回路状態）がダイナミックに維持
されるようになる。

【００４５】上記例（図５の上段）では、ワード線駆動
パルス（ＰＷ１〜ＰＷ３）とリフレッシュパルス（ＰＲ
１〜ＰＲ３）が同一周期で位相ずれの関係にあるが、図
２のキャパシタＣ１，Ｃ２のリフレッシュはこれ以外の
タイミングでも可能である。すなわち、セルの記憶内容
を維持できる限りにおいて、リフレッシュパルス（ＰＲ
１〜ＰＲ３）の周期（ＴＲ２）をワード線駆動パルス
（ＰＷ１〜ＰＷ３）の周期（ＴＷ２）の複数倍にとり、
リフレッシュ回数を相対的に減らしてもよい。キャパシ
タＣ１，Ｃ２のリフレッシュ回数を減らせば、その分セ
ルの電源消費電流が少なくなる（セル１つ当たりの電源
電流減少分は僅かでも、セルが数十メガバイト分以上集
まると、電源電流減少分は馬鹿にならない量になる）。

【００４６】なお、図５のリフレッシュ駆動電圧ＶＲＥ
の波形は、トランジスタＱ５，Ｑ５がエンハンスメント
型の場合で示してある。もしトランジスタＱ５，Ｑ５を
デプレッション型で構成するときは、リフレッシュをし
ない期間にトランジスタＱ５，Ｑ６がオフするように、
リフレッシュ駆動電圧ＶＲＥの電位レベルを平行シフト
（Ｎｃｈトランジスタなら負電位側へシフト）させる必
要がある。

【００４７】図６は、メモリセルマトリクスの全セル内
のキャパシタＣ１，Ｃ２を一括（同時）リフレッシュ
（間欠充電）する場合に、リフレッシュ線駆動電圧ＶＲ
Ｅ（リフレッシュパルス）をどのようにして発生させた
らよいかの他例を説明するタイミングチャート図であ
る。

【００４８】図５の例では、複数のワード線単位で複数
セルを同時にリフレッシュしているが、図６では、ワー
ド線毎にリフレッシュのタイミングを１パルスづつずら
している。図６の方法でも、メモリ全体から見れば、単
位時間内に行われるリフレッシュ回数が図５の場合より
少なくなるので、セル電流を低減させることができる。
また、リフレッシュタイミングがワード線毎にずれてい
るので、リフレッシュに伴う電源電圧変動（あるいはグ
ランド線の電位変動）の大きさを、小さくできる。

【００４９】図７は、フリップフロップトランジスタＱ
１，Ｑ２のゲート幅／チャネル幅比ＮＦと、リフレッシ
ュトランジスタＱ５，Ｑ６のゲート幅／チャネル幅比Ｎ
Ｒとの関係を説明する図である。

【００５０】また図８は、フリップフロップトランジス
タＱ１，Ｑ２のゲート幅／チャネル幅比ＮＦと、リフレ
ッシュトランジスタＱ５，Ｑ６のゲート幅／チャネル幅
比ＮＲとの比によって、リフレッシュに伴うセル電流が
どのように変化するかを定性的に説明するグラフであ
る。

【００５１】図７において、リフレッシュトランジスタ
Ｑ５，Ｑ６のゲート幅／チャネル幅比ＮＲが大きくなる
とトランジスタＱ５，Ｑ６のコンダクタンスも大きくな
る。同一ドレイン・ソース間電圧で比較すると、コンダ
クタンスが大きくなるほど、トランジスタＱ５，Ｑ６は
導通時にドレイン電流が流れやすくなる。つまり、ゲー
ト幅／チャネル幅比ＮＲが大きいほどキャパシタＣ１，
Ｃ２をリフレッシュ充電するときのセル電流が大きくな
る。

【００５２】比ＮＲの増加に対するリフレッシュ時セル
電流の増加は、この比ＮＲがフリップフロップトランジ
スタＱ１，Ｑ２のゲート幅／チャネル幅比ＮＦと同程度
になる（図８のＮＲ／ＮＦ＝１の点）と頭打ちになる。
一方、比ＮＲを小さくしすぎるとリフレッシュトランジ
スタＱ５，Ｑ６を導通させてもキャパシタＣ１，Ｃ２を
十分にリフレッシュ充電できなくなる。すなわち、キャ
パシタＣ１，Ｃ２を確実にリフレッシュ充電しつつリフ
レッシュに伴うセル電流を有効に抑えるためには、図８
のＮＲ／ＮＦには実用上適当な範囲が存在することにな
る。

【００５３】比ＮＲの選択によって、キャパシタＣ１，
Ｃ２を確実にリフレッシュ充電しつつリフレッシュに伴
うセル電流を有効に抑えるためには、図８のＮＲ／ＮＦ
を０.２〜０.５程度に選ぶとよい。図８では、ＮＲ／Ｎ
Ｆの適当な値の一例として、０.３の所にマークを入れ
てある。

【００５４】キャパシタＣ１，Ｃ２を確実にリフレッシ
ュ充電しつつリフレッシュに伴うセル電流を有効に抑え
る方法は、上記ＮＲ／ＮＦの値の選択以外にもいくつか
あるので、それらを以下にまとめておく。

【００５５】（１）ＭＯＳトランジスタスイッチ部（Ｑ
５＋Ｑ６）のゲート幅（ＷＲ）対チャネル幅（ＬＲ）を
示す第１比（ＮＲ）を、フリップフロップＭＯＳトラン
ジスタ対（Ｑ１＋Ｑ２）のゲート幅（ＷＦ）対チャネル
幅（ＬＦ）を示す第２比（ＮＦ）よりも小さくする（Ｎ
Ｒ／ＮＦ＜１；たとえば図７の０.３）。

【００５６】（２）ＭＯＳトランジスタスイッチ部（Ｑ
５＋Ｑ６）のコンダクタンスを、フリップフロップＭＯ
Ｓトランジスタ対（Ｑ１＋Ｑ２）のコンダクタンスより
小さくする。

【００５７】（３）ＭＯＳトランジスタスイッチ部（Ｑ
５＋Ｑ６）のゲート酸化膜を、フリップフロップＭＯＳ
トランジスタ対（Ｑ１＋Ｑ２）のゲート酸化膜より厚く
する（Ｑ５，Ｑ６のコンダクタンスを相対的に落とすこ
とになる）。

【００５８】（４）ＭＯＳトランジスタスイッチ部（Ｑ
５＋Ｑ６）のゲートしきい値を、フリップフロップＭＯ
Ｓトランジスタ対（Ｑ１＋Ｑ２）のゲートしきい値より
高く（大きく）する（ゲート電圧が一定なら、Ｑ５，Ｑ
６の導通時のドレイン電流値が小さくなる）。

【００５９】（５）トランジスタＱ１，Ｑ２，Ｑ５，Ｑ
６それぞれに軽ドープドレイン（ＬＤＤ）構造を採用
し、ＭＯＳトランジスタスイッチ部（Ｑ５＋Ｑ６）のＬ
ＤＤ領域不純物濃度を、フリップフロップＭＯＳトラン
ジスタ対（Ｑ１＋Ｑ２）のＬＤＤ領域不純物濃度より低
くする。

【００６０】（６）フリップフロップＭＯＳトランジス
タ対（Ｑ１＋Ｑ２）の回路動作状態が維持できる範囲
で、ＭＯＳトランジスタスイッチ部（Ｑ５＋Ｑ６）のゲ
ートに加えるリフレッシュパルス（図５のＰＲ１など）
のパルス高を低く設定する（コンダクタンスが一定な
ら、Ｑ５，Ｑ６の導通時のドレイン電流値が小さくな
る）。

【００６１】

【発明の効果】この発明では、ＳＲＡＭのメモリセル
（図２のＣＥＬ１１）を構成するフリップフロップ（Ｑ
１、Ｑ２）の負荷回路に、高負荷抵抗の代わりに、電源
電圧（Ｖｄｄ）に対応した電圧に充電される１対のキャ
パシタ（Ｃ１、Ｃ２）を用いている。このキャパシタ
は、たとえばシリコン酸化膜を誘電体とし、半導体拡散
層あるいは金属配線層を電極として、フリップフロップ
回路周辺に形成することができる。このようなキャパシ
タの温度係数は、ポリシリコン高抵抗の温度係数より１
桁は少なくできる。したがって、温度変化に対して消費
電流増やエラー発生の起きにくいメモリが得られる。

【００６２】また、記憶情報読取時にビット線プリチャ
ージが必要な通常のＤＲＡＭと異なり、この発明ではビ
ット線プリチャージを必要とせず、また負荷回路キャパ
シタ（Ｃ１、Ｃ２）から種々な記憶内容を読み取りそれ
らを書き戻すわけでもない。このため、メモリアクセス
のない一瞬（たとえば図５のｔ03〜ｔ04）を利用して、
共通ビット線（たとえばＢＬ１、ＢＬ１＊）上の全セル
の負荷回路キャパシタ（多数のキャパシタ対Ｃ１＋Ｃ
２）に対する一括リフレッシュ（Ｃ１、Ｃ２の同時充
電）が可能となる。したがって、この発明では、リフレ
ッシュがあることにより情報の読書動作（メモリアクセ
ス）が遅くなることはない。

【００６３】また、フリップフロップの回路状態（オン
・オフ状態）が維持できる限り、負荷回路キャパシタ
（Ｃ１、Ｃ２）の充電電圧はある程度任意の範囲にあっ
て良い。このため、リフレッシュ直後の負荷回路キャパ
シタ（Ｃ１、Ｃ２）の充電電圧を十分大きくとっておけ
ば、セルキャパシタに情報記憶する通常のＤＲＡＭほど
頻繁にリフレッシュ（充放電）しなくてもエラーは発生
しない。そこで、同規模のＤＲＡＭよりリフレッシュ周
期を長くとることができ、リフレッシュに伴う消費電流
の低減を図れる。

【００６４】さらに、個別の工程が必要な高抵抗ポリシ
リコン層（フリップフロップの負荷抵抗）の形成が不要
となったことから、メモリセル製造におけるポリシリコ
ン形成工程は、ＭＯＳトランジスタのゲートポリシリコ
ン形成の１工程だけで済む。このため、この発明のダイ
ナミックＳＲＡＭの集積回路は、少ないマスク数で生産
できる。

【図面の簡単な説明】

【図１】この発明の一実施の形態に係るダイナミックＳ
ＲＡＭの概略構成を説明するためのブロック図。

【図２】図１の各セルの内部構成を例示する回路図。

【図３】図２のトランジスタＱ１〜Ｑ６が全てＰ基板ま
たはＰウェル上のＮｃｈＭＯＳトランジスタで構成され
る場合の集積回路構造を、デフォルメして例示する平面
図。

【図４】図２のトランジスタＱ１，Ｑ２，Ｑ５，Ｑ６が
Ｐ基板またはＰウェル中のＮｃｈＭＯＳトランジスタで
構成され、トランジスタＱ３，Ｑ４がＮウェル中のＰｃ
ｈＭＯＳトランジスタで構成される場合の集積回路構造
を、デフォルメして例示する平面図。

【図５】メモリセルマトリクスの全セル内のキャパシタ
Ｃ１，Ｃ２を一括（同時）リフレッシュ（間欠充電）す
る場合に、リフレッシュ線駆動電圧ＶＲＥ（リフレッシ
ュパルス）をどのようにして発生させたらよいかを説明
するタイミングチャート図。

【図６】メモリセルマトリクスの全セル内のキャパシタ
Ｃ１，Ｃ２を一括（同時）リフレッシュ（間欠充電）す
る場合に、リフレッシュ線駆動電圧ＶＲＥ（リフレッシ
ュパルス）をどのようにして発生させたらよいかの他例
を説明するタイミングチャート図。

【図７】フリップフロップトランジスタＱ１，Ｑ２のゲ
ート幅／チャネル幅比ＮＦ、およびリフレッシュトラン
ジスタＱ５，Ｑ６のゲート幅／チャネル幅比ＮＲを説明
する図。

【図８】フリップフロップトランジスタＱ１，Ｑ２のゲ
ート幅／チャネル幅比ＮＦと、リフレッシュトランジス
タＱ５，Ｑ６のゲート幅／チャネル幅比ＮＲとの比によ
って、リフレッシュに伴うセル電流がどのように変化す
るかを定性的に説明するグラフ。

【符号の説明】

ＣＥＬｍｎ…メモリセル；ＤＷ１０…ワード線デコー
ダ；ＤＢ１０…ビット線デコーダ；ＳＡｎ…センスアン
プ；ＷＬｍ…ワード線；ＲＥｍ…リフレッシュ線；ＢＬ
ｎ／ＢＬｎ＊…ビット線対；Ｑ１，Ｑ２…Ｎｃｈフリッ
プフロップトランジスタ対（情報記憶部）；Ｑ３，Ｑ４
…Ｎｃｈ（またはＰｃｈ）トランジスタ（ビット線接続
手段）；Ｑ５，Ｑ６…Ｎｃｈトランジスタ（間欠充電手
段；Ｃ１，Ｃ２のリフレッシュ充電用）；Ｃ１，Ｃ２…
ドレインキャパシタ（キャパシタ部）；Ｃｓｓ…電源電
圧変動吸収キャパシタ；Ｖｓｓ…グランド線；Ｖｄｄ…
電源線；ＡＲ１，ＡＲ２…接続配線領域（拡散層）；Ｖ
ＷＬ…ワード線駆動電圧；ＶＲＥ…リフレッシュ線駆動
電圧；ＴＷ１〜ＴＷ３…第１周期；ＴＲ１〜ＴＲ３…第
２周期。

Claims

【特許請求の範囲】

【請求項１】複数対のビット線と複数のワード線の交差
位置に複数のメモリセルが配置されたマトリクス構造を
持つ記憶装置において、個々の前記メモリセルを構成するものであって、互いに
逆の論理レベルを持つ記憶内容を出力する１対の出力ノ
ードを持つフリップフロップ回路と；前記ワード線の信
号レベルに応じて選択的の導通することにより、１対の
前記ビット線へ、前記フリップフロップ回路の１対の出
力ノードを、それぞれ接続するビット線接続手段と；前
記メモリセルの記憶内容が保持されるように、前記フリ
ップフロップ回路へ所定値以上の回路動作電圧を与える
キャパシタ部と；前記回路動作電圧が前記所定値以上に
維持されるように、所定の周期で、実質同電位の回路か
ら前記キャパシタ部を間欠充電する間欠充電手段と；を
備えたことを特徴とするダイナミックＳＲＡＭ。
【請求項２】前記ワード線の信号レベルが前記ビット線
接続手段を導通状態にしない期間において、前記間欠充
電手段が前記キャパシタ部を充電するように構成したこ
とを特徴とする請求項１に記載のダイナミックＳＲＡ
Ｍ。
【請求項３】第１周期で前記ビット線接続手段を間欠的
に導通状態にする期間をはずして、前記第１周期以上の
長さの第２周期でもって、前記間欠充電手段が前記キャ
パシタ部を充電するように構成したことを特徴とする請
求項１に記載のダイナミックＳＲＡＭ。
【請求項４】第１周期で前記ビット線接続手段を間欠的
に導通状態にする期間をはずして、前記第１周期以上の
長さの第２周期でもって、複数の前記メモリセルの前記
間欠充電手段が互いに異なるタイミングで、順次、前記
キャパシタ部を充電するように構成したことを特徴とす
る請求項１に記載のダイナミックＳＲＡＭ。
【請求項５】個々の前記メモリセルに対する１対の電源
配線間に接続されるものであって、前記キャパシタ部よ
りも大きな容量を持つキャパシタをさらに備えたことを
特徴とする請求項１に記載のダイナミックＳＲＡＭ。
【請求項６】フリップフロップを構成するＭＯＳトラン
ジスタ対と；前記フリップフロップＭＯＳトランジスタ
対それぞれのドレイン回路に動作電圧を与えるキャパシ
タ部と；所定の周期で前記キャパシタ部を充電するＭＯ
Ｓトランジスタスイッチ部と；を具備したメモリセル
が、このメモリセルに電源電圧を与えるグランド配線お
よび電源配線に接続されているものにおいて、前記フリップフロップＭＯＳトランジスタ対のゲート部
と、前記ＭＯＳトランジスタスイッチ部のゲート部と
が、同一工程のポリシリコンで形成されていることを特
徴とするメモリ構造。
【請求項７】前記キャパシタ部を、前記フリップフロッ
プＭＯＳトランジスタ対のドレイン拡散層と前記グラン
ド配線との間にできるキャパシタで構成したことを特徴
とする請求項６に記載のメモリ構造。
【請求項８】前記グランド配線と前記電源配線との間
に、前記キャパシタ部の充電に伴う電源電圧変動を吸収
するキャパシタを設けたことを特徴とする請求項６に記
載のメモリ構造。
【請求項９】前記電源電圧変動吸収キャパシタを、前記
電源配線拡散層と前記グランド配線配線層との間にでき
るキャパシタで構成したことを特徴とする請求項６に記
載のメモリ構造。
【請求項１０】前記フリップフロップＭＯＳトランジス
タ対それぞれのドレイン回路を１対ビット線に選択的に
接続するものであって、前記フリップフロップＭＯＳト
ランジスタ対と同じ導電型のＭＯＳトランジスタゲート
部をさらに設けたことを特徴とする請求項６に記載のメ
モリ構造。
【請求項１１】前記フリップフロップＭＯＳトランジス
タ対それぞれのドレイン回路を１対ビット線に選択的に
接続するものであって、前記フリップフロップＭＯＳト
ランジスタ対と異なる導電型のＭＯＳトランジスタゲー
ト部をさらに設けたことを特徴とする請求項６に記載の
メモリ構造。
【請求項１２】前記メモリセルの電源電流を減らすため
に、前記ＭＯＳトランジスタスイッチ部のゲート幅対チ
ャネル幅を示す第１比を、前記フリップフロップＭＯＳ
トランジスタ対のゲート幅対チャネル幅を示す第２比よ
りも小さくすることを特徴とする請求項６に記載のメモ
リ構造。
【請求項１３】前記メモリセルの電源電流を減らすため
に、前記ＭＯＳトランジスタスイッチ部のコンダクタン
スを、前記フリップフロップＭＯＳトランジスタ対のコ
ンダクタンスより小さくすることを特徴とする請求項６
に記載のメモリ構造。
【請求項１４】前記メモリセルの電源電流を減らすため
に、前記ＭＯＳトランジスタスイッチ部のゲート酸化膜
を、前記フリップフロップＭＯＳトランジスタ対のゲー
ト酸化膜より厚くすることを特徴とする請求項６に記載
のメモリ構造。
【請求項１５】前記メモリセルの電源電流を減らすため
に、前記ＭＯＳトランジスタスイッチ部のゲートしきい
値を、前記フリップフロップＭＯＳトランジスタ対のゲ
ートしきい値より高くすることを特徴とする請求項６に
記載のメモリ構造。
【請求項１６】前記メモリセルの電源電流を減らすため
に、軽ドープドレイン構造を採用し、前記ＭＯＳトラン
ジスタスイッチ部の軽ドープドレイン不純物濃度を、前
記フリップフロップＭＯＳトランジスタ対の軽ドープド
レイン不純物濃度より低くすることを特徴とする請求項
６に記載のメモリ構造。
【請求項１７】前記メモリセルの電源電流を減らすため
に、前記フリップフロップＭＯＳトランジスタ対の回路
動作状態が維持できる範囲で、前記ＭＯＳトランジスタ
スイッチ部のゲートに加えるリフレッシュパルスのパル
ス高を低く設定することを特徴とする請求項６に記載の
メモリ構造。