JPH09186325A - Ｍｏｓ電界効果トランジスタの製造方法 - Google Patents
Ｍｏｓ電界効果トランジスタの製造方法Info
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- JPH09186325A JPH09186325A JP8348081A JP34808196A JPH09186325A JP H09186325 A JPH09186325 A JP H09186325A JP 8348081 A JP8348081 A JP 8348081A JP 34808196 A JP34808196 A JP 34808196A JP H09186325 A JPH09186325 A JP H09186325A
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- Insulated Gate Type Field-Effect Transistor (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】ＭＯＳ電界効果トランジスタの製造方法におい
て、製造工程を簡略化し、しかもショートチャンネル効
果を向上させる。 【解決手段】ゲート電極１４の形成（Ｂ）前に砒素及び
燐を一緒にイオン注入（Ａ）してチャンネルを形成し、
Ｐ型不純物イオンをイオン注入して（２１）ドレイン／
ソース領域２１’を形成する（Ｃ）。
て、製造工程を簡略化し、しかもショートチャンネル効
果を向上させる。 【解決手段】ゲート電極１４の形成（Ｂ）前に砒素及び
燐を一緒にイオン注入（Ａ）してチャンネルを形成し、
Ｐ型不純物イオンをイオン注入して（２１）ドレイン／
ソース領域２１’を形成する（Ｃ）。
Description
【０００１】
【発明の属する技術分野】本発明は、ＭＯＳ電界効果ト
ランジスタ(MOS field effect transistor；以下、「Ｍ
ＯＳＦＥＴ」と記す）の製造方法に係るもので、詳しく
は、ショートチャンネルＭＯＳＦＥＴ素子の製造時に、
突抜け現象(punchthrough)及びＤＩＢＬ(drain induced
barrier lowering)の特性を改善してショートチャンネ
ル効果(short chnnel effect) を向上し得るＭＯＳＦＥ
Ｔの製造方法に関する。
ランジスタ(MOS field effect transistor；以下、「Ｍ
ＯＳＦＥＴ」と記す）の製造方法に係るもので、詳しく
は、ショートチャンネルＭＯＳＦＥＴ素子の製造時に、
突抜け現象(punchthrough)及びＤＩＢＬ(drain induced
barrier lowering)の特性を改善してショートチャンネ
ル効果(short chnnel effect) を向上し得るＭＯＳＦＥ
Ｔの製造方法に関する。
【０００２】
【従来の技術】一般に、Ｐ−チャンネルＭＯＳＦＥＴを
製造するには、砒素（Ａｓ）又は燐（Ｐ）を用いて突き
抜け防止用のイオン注入(punchthrough stopper implan
tion)を行なうか、又は、図２に示すように、燐をイオ
ン注入してソース／ドレイン領域周囲にカサ状（ハロ
ー；halo）構造を形成することにより、半導体素子がサ
ブマイクロン程度まで微細化されたときに、しきい電圧
（以下、Ｖｔと記す）が低下するＶｔロールオフ(roll-
off)現象を抑制し、電流駆動能力を向上させて、ショー
トチャンネル効果を改善していた。
製造するには、砒素（Ａｓ）又は燐（Ｐ）を用いて突き
抜け防止用のイオン注入(punchthrough stopper implan
tion)を行なうか、又は、図２に示すように、燐をイオ
ン注入してソース／ドレイン領域周囲にカサ状（ハロ
ー；halo）構造を形成することにより、半導体素子がサ
ブマイクロン程度まで微細化されたときに、しきい電圧
（以下、Ｖｔと記す）が低下するＶｔロールオフ(roll-
off)現象を抑制し、電流駆動能力を向上させて、ショー
トチャンネル効果を改善していた。
【０００３】そして、従来より、ＬＡＴＩＰＳ(large-a
ngle tilt implanted punchthroughstopper) の技術を
用いてＰ−チャンネルＭＯＳＦＥＴを製造する方法が知
られている。かかるＰ−チャンネルＭＯＳＦＥＴを製造
する方法では、ＬＡＴイオン注入を施し、スペーサによ
りＰ+ イオン注入を行わずに、Ｎ+ ＬＡＴＩＰＳ領域を
簡単に形成することにより、厚さ１０ｎｍのゲート酸化
膜を有する通常の０．５μｍサイズ程度のＣＭＯＳトラ
ンジスタが製造される。
ngle tilt implanted punchthroughstopper) の技術を
用いてＰ−チャンネルＭＯＳＦＥＴを製造する方法が知
られている。かかるＰ−チャンネルＭＯＳＦＥＴを製造
する方法では、ＬＡＴイオン注入を施し、スペーサによ
りＰ+ イオン注入を行わずに、Ｎ+ ＬＡＴＩＰＳ領域を
簡単に形成することにより、厚さ１０ｎｍのゲート酸化
膜を有する通常の０．５μｍサイズ程度のＣＭＯＳトラ
ンジスタが製造される。
【０００４】即ち、図２（Ａ）に示すように、１×１０
16ｃｍ-3の表面濃度を有するＮ−ウェルが形成された基
板１にＢＦ2 （弗化硼素）を５０ｋｅＶ、１．７×１０
12ｃｍ-2にてイオン注入し、厚さ０．１７μｍにカウン
タードピング（counter-doping）されたＰ−チャンネル
領域２を形成し、該Ｐ−チャンネル領域２上にゲート絶
縁膜３を蒸着した後、該ゲート絶縁膜３上に＜１１０＞
方向のゲート電極４を形成する。
16ｃｍ-3の表面濃度を有するＮ−ウェルが形成された基
板１にＢＦ2 （弗化硼素）を５０ｋｅＶ、１．７×１０
12ｃｍ-2にてイオン注入し、厚さ０．１７μｍにカウン
タードピング（counter-doping）されたＰ−チャンネル
領域２を形成し、該Ｐ−チャンネル領域２上にゲート絶
縁膜３を蒸着した後、該ゲート絶縁膜３上に＜１１０＞
方向のゲート電極４を形成する。
【０００５】次いで、図２（Ｂ）に示すように、燐を９
０ｋｅＶ、２×１０13ｃｍ-2にてＬＡＴイオン注入（例
えば、２５°のティルトイオン注入）を施し、Ｎウェル
１及びＰ−チャンネル領域２内の所定部位にＮ+ ＬＡＴ
ＩＰＳ領域５を形成する。この時、ＬＡＴイオン注入
を、前記ゲート電極４の方向に沿って２回〜４回反復し
て行う。
０ｋｅＶ、２×１０13ｃｍ-2にてＬＡＴイオン注入（例
えば、２５°のティルトイオン注入）を施し、Ｎウェル
１及びＰ−チャンネル領域２内の所定部位にＮ+ ＬＡＴ
ＩＰＳ領域５を形成する。この時、ＬＡＴイオン注入
を、前記ゲート電極４の方向に沿って２回〜４回反復し
て行う。
【０００６】次いで、図２（Ｃ）に示すように、前記ゲ
ート電極４をマスクとしてＢＦ2 を４０ｋｅＶ、３×１
０15ｃｍ-2にてイオン注入し、ゲート電極４の下部周囲
の基板１内に深さ０．２０μｍのジャンクションのＰ+
ソース／ドレイン領域６を形成する。その結果、長さ
０．０６μｍ、約１．５×１０17ｃｍ-3程度のＮ型ピッ
ク濃度（pick concentration）を有するハロー構造のＮ
+ ＬＡＴＰＳ領域５’がＰ−チャンネル領域２とＰ+ ソ
ース／ドレイン領域６との間に、Ｐ+ ソース／ドレイン
領域６に隣接して形成され、ショートチャンネル効果を
改善するようにしている。
ート電極４をマスクとしてＢＦ2 を４０ｋｅＶ、３×１
０15ｃｍ-2にてイオン注入し、ゲート電極４の下部周囲
の基板１内に深さ０．２０μｍのジャンクションのＰ+
ソース／ドレイン領域６を形成する。その結果、長さ
０．０６μｍ、約１．５×１０17ｃｍ-3程度のＮ型ピッ
ク濃度（pick concentration）を有するハロー構造のＮ
+ ＬＡＴＰＳ領域５’がＰ−チャンネル領域２とＰ+ ソ
ース／ドレイン領域６との間に、Ｐ+ ソース／ドレイン
領域６に隣接して形成され、ショートチャンネル効果を
改善するようにしている。
【０００７】
【発明が解決しようとする課題】然るに、このような従
来のＭＯＳＦＥＴの製造方法では、前記カサ状のＮ+ 領
域を形成するには、ゲート電極方向にティルトイオン注
入を数回繰り返さなければならず、製造工程が煩雑であ
るという不都合な点があった。本発明はこのような従来
の課題に鑑みてなされたもので、ゲート電極形成前のチ
ャンネル形成時に砒素及び燐を一緒にイオン注入する簡
単な工程を施すことにより、製造工程を簡略化し、しか
もショートチャンネル効果を改善し得るＭＯＳＦＥＴの
製造方法を提供することを目的とする。
来のＭＯＳＦＥＴの製造方法では、前記カサ状のＮ+ 領
域を形成するには、ゲート電極方向にティルトイオン注
入を数回繰り返さなければならず、製造工程が煩雑であ
るという不都合な点があった。本発明はこのような従来
の課題に鑑みてなされたもので、ゲート電極形成前のチ
ャンネル形成時に砒素及び燐を一緒にイオン注入する簡
単な工程を施すことにより、製造工程を簡略化し、しか
もショートチャンネル効果を改善し得るＭＯＳＦＥＴの
製造方法を提供することを目的とする。
【０００８】
【課題を解決するための手段】このため、請求項１の発
明にかかる製造方法は、第１導電型基板上の活性領域に
第１導電型の第１不純物及び該第１不純物よりも拡散係
数が大きい第１導電型の第２不純物をイオン注入する第
１のイオン注入工程と、前記第１導電型基板上の活性領
域にゲート絶縁膜及びゲート電極を形成するゲート電極
形成工程と、該ゲート電極をマスクとして該ゲート電極
の下部周囲の第１導電型基板内に第２導電型不純物をイ
オン注入する第２のイオン注入工程と、を順次行うよう
にしている。
明にかかる製造方法は、第１導電型基板上の活性領域に
第１導電型の第１不純物及び該第１不純物よりも拡散係
数が大きい第１導電型の第２不純物をイオン注入する第
１のイオン注入工程と、前記第１導電型基板上の活性領
域にゲート絶縁膜及びゲート電極を形成するゲート電極
形成工程と、該ゲート電極をマスクとして該ゲート電極
の下部周囲の第１導電型基板内に第２導電型不純物をイ
オン注入する第２のイオン注入工程と、を順次行うよう
にしている。
【０００９】かかる製造方法によれば、第１のイオン注
入工程において、第１導電型基板上の活性領域に第１導
電型の第１不純物及び該第１不純物よりも拡散係数が大
きい第１導電型の第２不純物がイオン注入される。ゲー
ト電極形成工程において、前記第１導電型基板上の活性
領域にゲート絶縁膜及びゲート電極が形成され、第２の
イオン注入工程において、ゲート電極をマスクとして該
ゲート電極の下部周囲の第１導電型基板内に第２導電型
不純物がイオン注入される。このように第１のイオン注
入工程において、拡散係数が大きい第２不純物が拡散係
数が小さい第１不純物と共にイオン注入されるので、第
２不純物は過度に拡散しなくなる。
入工程において、第１導電型基板上の活性領域に第１導
電型の第１不純物及び該第１不純物よりも拡散係数が大
きい第１導電型の第２不純物がイオン注入される。ゲー
ト電極形成工程において、前記第１導電型基板上の活性
領域にゲート絶縁膜及びゲート電極が形成され、第２の
イオン注入工程において、ゲート電極をマスクとして該
ゲート電極の下部周囲の第１導電型基板内に第２導電型
不純物がイオン注入される。このように第１のイオン注
入工程において、拡散係数が大きい第２不純物が拡散係
数が小さい第１不純物と共にイオン注入されるので、第
２不純物は過度に拡散しなくなる。
【００１０】請求項２の発明にかかる製造方法では、前
記ゲート電極形成工程は、ゲート電極をＰ+ ポリシリコ
ンにて形成する工程である。かかる構成によれば、ゲー
ト電極がＰ+ ポリシリコンにて形成される。請求項３の
発明にかかる製造方法では、前記ゲート電極は、第１導
電型の第１不純物及び第２不純物をイオン注入した後、
Ｂ及びＢＦ2 中何れ一つを不純物イオン注入し、Ｎ+ ポ
リシリコンにて形成される。
記ゲート電極形成工程は、ゲート電極をＰ+ ポリシリコ
ンにて形成する工程である。かかる構成によれば、ゲー
ト電極がＰ+ ポリシリコンにて形成される。請求項３の
発明にかかる製造方法では、前記ゲート電極は、第１導
電型の第１不純物及び第２不純物をイオン注入した後、
Ｂ及びＢＦ2 中何れ一つを不純物イオン注入し、Ｎ+ ポ
リシリコンにて形成される。
【００１１】かかる製造方法によれば、Ｂ及びＢＦ2 の
うちの何れか一つがイオン注入されることにより、ゲー
ト電極がＮ+ ポリシリコンにて形成される。請求項４の
発明にかかる製造方法では、前記第１のイオン注入工程
は、第１導電型の第１不純物及び第２不純物のうち、い
ずれか一方から順に、または同時にイオン注入する工程
である。
うちの何れか一つがイオン注入されることにより、ゲー
ト電極がＮ+ ポリシリコンにて形成される。請求項４の
発明にかかる製造方法では、前記第１のイオン注入工程
は、第１導電型の第１不純物及び第２不純物のうち、い
ずれか一方から順に、または同時にイオン注入する工程
である。
【００１２】かかる構成によれば、第１不純物及び第２
不純物がイオン注入時の順序に拘わらず、イオン注入が
行われる。請求項５の発明にかかる製造方法では、前記
第１のイオン注入工程は、第１不純物及び第２不純物の
イオン注入領域が、第１導電型基板よりも一層高い不純
物濃度値を有するようにイオン注入する工程である。
不純物がイオン注入時の順序に拘わらず、イオン注入が
行われる。請求項５の発明にかかる製造方法では、前記
第１のイオン注入工程は、第１不純物及び第２不純物の
イオン注入領域が、第１導電型基板よりも一層高い不純
物濃度値を有するようにイオン注入する工程である。
【００１３】かかる製造方法によれば、第１不純物及び
第２不純物のイオン注入領域の不純物濃度が、第１導電
型基板よりも一層高くなる。請求項６の発明にかかる製
造方法では、前記第１のイオン注入工程に用いられる第
１導電型の第１不純物は砒素であり、第１導電型の第２
不純物は燐である。かかる製造方法によれば、砒素は燐
よりも拡散係数が高いので、第１のイオン注入工程にお
いて、砒素と燐とをイオン注入しても後工程において、
燐が過度に拡散しなくなる。
第２不純物のイオン注入領域の不純物濃度が、第１導電
型基板よりも一層高くなる。請求項６の発明にかかる製
造方法では、前記第１のイオン注入工程に用いられる第
１導電型の第１不純物は砒素であり、第１導電型の第２
不純物は燐である。かかる製造方法によれば、砒素は燐
よりも拡散係数が高いので、第１のイオン注入工程にお
いて、砒素と燐とをイオン注入しても後工程において、
燐が過度に拡散しなくなる。
【００１４】請求項７の発明にかかる製造方法では、前
記第１のイオン注入工程は、第１不純物を１００〜２０
０ｋｅＶ、１×１０12〜１×１０13ｃｍ-2の条件にてイ
オン注入し、第２不純物を８０〜２００ｋｅＶ、１×１
０12〜１×１０13ｃｍ-2の条件にてイオン注入する工程
である。かかる製造方法によれば、第１のイオン注入工
程において、第１不純物が１００〜２００ｋｅＶ、１×
１０12〜１×１０13ｃｍ-2の条件にてイオン注入され、
第２不純物が８０〜２００ｋｅＶ、１×１０12〜１×１
０13ｃｍ-2の条件にてイオン注入され、イオン注入領域
の不純物濃度が第１導電型基板よりも高くなる。
記第１のイオン注入工程は、第１不純物を１００〜２０
０ｋｅＶ、１×１０12〜１×１０13ｃｍ-2の条件にてイ
オン注入し、第２不純物を８０〜２００ｋｅＶ、１×１
０12〜１×１０13ｃｍ-2の条件にてイオン注入する工程
である。かかる製造方法によれば、第１のイオン注入工
程において、第１不純物が１００〜２００ｋｅＶ、１×
１０12〜１×１０13ｃｍ-2の条件にてイオン注入され、
第２不純物が８０〜２００ｋｅＶ、１×１０12〜１×１
０13ｃｍ-2の条件にてイオン注入され、イオン注入領域
の不純物濃度が第１導電型基板よりも高くなる。
【００１５】
【発明の実施の形態】一般に、Ｐ−チャンネルＭＯＳＦ
ＥＴを製造するとき、ディープチャンネルイオン注入工
程中で燐を用いると、M. Orlowski et al. "Submicron
short channel effects due to gate reoxidation indu
ced alteral interstital diffusion," in IEDM Tech.
Dig., p. 632,1987 に記載されているようなゲート再酸
化（reoxidation)時のＯＥＤ（oxedation enhanced dif
fusion）現象、並びに、T. Kunikiyo et al., "Reverse
short channel effect due to lateral diffusion ofp
oint-defect induced by source/drain ion implantio
n," IEEE Trans, Computer-Aided Design. vol. 13 p.5
07,1994.に記載されているようなソース／ドレインイオ
ン注入時の割り込み注入（interstital injection)によ
り、ソース／ドレイン領域の近傍で燐の拡散（diffusio
n)が増加してゲート側基板表面の燐濃度が増加し、逆シ
ョートチャンネル効果の現象が発生して突抜け現象が防
止されるが、その効果は十分ではない。
ＥＴを製造するとき、ディープチャンネルイオン注入工
程中で燐を用いると、M. Orlowski et al. "Submicron
short channel effects due to gate reoxidation indu
ced alteral interstital diffusion," in IEDM Tech.
Dig., p. 632,1987 に記載されているようなゲート再酸
化（reoxidation)時のＯＥＤ（oxedation enhanced dif
fusion）現象、並びに、T. Kunikiyo et al., "Reverse
short channel effect due to lateral diffusion ofp
oint-defect induced by source/drain ion implantio
n," IEEE Trans, Computer-Aided Design. vol. 13 p.5
07,1994.に記載されているようなソース／ドレインイオ
ン注入時の割り込み注入（interstital injection)によ
り、ソース／ドレイン領域の近傍で燐の拡散（diffusio
n)が増加してゲート側基板表面の燐濃度が増加し、逆シ
ョートチャンネル効果の現象が発生して突抜け現象が防
止されるが、その効果は十分ではない。
【００１６】本発明では、砒素の拡散係数が燐に比べて
小さいため、砒素を用いて突抜け現象を防止するように
する。即ち、本発明は、このような特性を利用してディ
ープチャンネルイオン注入時に砒素及び燐を一緒に注入
し、燐の注入時に発生する逆ショートチャンネル効果を
利用してＶｔロールオフ特性を改善し、砒素の注入によ
り突き抜け現象を防止してショートチャンネルの効果を
向上させるようにしたものである。
小さいため、砒素を用いて突抜け現象を防止するように
する。即ち、本発明は、このような特性を利用してディ
ープチャンネルイオン注入時に砒素及び燐を一緒に注入
し、燐の注入時に発生する逆ショートチャンネル効果を
利用してＶｔロールオフ特性を改善し、砒素の注入によ
り突き抜け現象を防止してショートチャンネルの効果を
向上させるようにしたものである。
【００１７】以下、本発明の実施の形態を図１に基づい
て説明する。本発明の実施の形態に係るＭＯＳＦＥＴの
製造方法では、図１（Ａ）に示すように、隔離膜１２が
形成された第１導電型基板であるＮ型シリコン基板１１
上の活性領域に第１導電型の第１不純物である砒素及び
第１導電型の第２不純物である燐をイオン注入し（１
７）、前記Ｎ型シリコン基板１１内に砒素と燐とのイオ
ン注入領域１７’を形成する。このとき、砒素を１００
〜２００ｋｅＶ、１×１０12〜１×１０13ｃｍ-2の条件
にてイオン注入し、燐を８０〜２００ｋｅＶ、１×１０
12〜１×１０13ｃｍ-2の条件にてイオン注入する。従っ
て、前記砒素及び燐のイオン注入領域１７’はＮ型シリ
コン基板１１よりも一層高い濃度値を有するようにな
る。尚、前記砒素及び燐のイオン注入順序については何
れの方を先にしてイオン注入を行っても構わない。
て説明する。本発明の実施の形態に係るＭＯＳＦＥＴの
製造方法では、図１（Ａ）に示すように、隔離膜１２が
形成された第１導電型基板であるＮ型シリコン基板１１
上の活性領域に第１導電型の第１不純物である砒素及び
第１導電型の第２不純物である燐をイオン注入し（１
７）、前記Ｎ型シリコン基板１１内に砒素と燐とのイオ
ン注入領域１７’を形成する。このとき、砒素を１００
〜２００ｋｅＶ、１×１０12〜１×１０13ｃｍ-2の条件
にてイオン注入し、燐を８０〜２００ｋｅＶ、１×１０
12〜１×１０13ｃｍ-2の条件にてイオン注入する。従っ
て、前記砒素及び燐のイオン注入領域１７’はＮ型シリ
コン基板１１よりも一層高い濃度値を有するようにな
る。尚、前記砒素及び燐のイオン注入順序については何
れの方を先にしてイオン注入を行っても構わない。
【００１８】次いで、図１（Ｂ）に示すように、前記Ｎ
型シリコン基板１１上の活性領域に酸化膜及びＰ+ ポリ
シリコン膜を順次蒸着し、写真食刻工程によりＰ+ ポリ
シリコン膜を食刻してゲート電極１４を形成し、その
後、これをマスクとしてその下部の酸化膜を食刻し、ゲ
ート絶縁膜１３を形成する。その後、これらのゲート電
極１４及びゲート絶縁膜１３をマスクとして低濃度の第
２導電型不純物であるＰ型不純物をＮ型シリコン基板１
１内にイオン注入し（１９）、ゲート電極１４の下部周
囲のＮ型シリコン基板１１内に低濃度イオン注入領域の
Ｐ- ＬＤＤ（lightly doped drain)領域２３を形成す
る。
型シリコン基板１１上の活性領域に酸化膜及びＰ+ ポリ
シリコン膜を順次蒸着し、写真食刻工程によりＰ+ ポリ
シリコン膜を食刻してゲート電極１４を形成し、その
後、これをマスクとしてその下部の酸化膜を食刻し、ゲ
ート絶縁膜１３を形成する。その後、これらのゲート電
極１４及びゲート絶縁膜１３をマスクとして低濃度の第
２導電型不純物であるＰ型不純物をＮ型シリコン基板１
１内にイオン注入し（１９）、ゲート電極１４の下部周
囲のＮ型シリコン基板１１内に低濃度イオン注入領域の
Ｐ- ＬＤＤ（lightly doped drain)領域２３を形成す
る。
【００１９】次いで、図１（Ｃ）に示すように、前記ゲ
ート絶縁膜１３及びゲート電極１４の両方側面に酸化膜
からなる側壁スペーサ１５を形成し、これらのゲート電
極１４及び側壁スペーサ１５をマスクとしてＮ型シリコ
ン基板１１内に高濃度の第２導電型不純物であるＰ型不
純物をイオン注入し（２１）、Ｎ型シリコン基板１１内
にソース／ドレイン領域２１’を夫々形成して本工程を
終了する。
ート絶縁膜１３及びゲート電極１４の両方側面に酸化膜
からなる側壁スペーサ１５を形成し、これらのゲート電
極１４及び側壁スペーサ１５をマスクとしてＮ型シリコ
ン基板１１内に高濃度の第２導電型不純物であるＰ型不
純物をイオン注入し（２１）、Ｎ型シリコン基板１１内
にソース／ドレイン領域２１’を夫々形成して本工程を
終了する。
【００２０】かかる製造方法によれば、従来のように数
回のティルトイオン注入を施すなく、簡単にショートチ
ャンネルの効果を一層向上させることができる。尚、前
記ゲート電極１４をＮ+ ポリシリコンで形成することも
できるが、このときは、図１（Ａ）に示すように、砒素
及び燐を一緒にイオン注入した後、表面をカウンタード
ピングするため、Ｂ又はＢＦ2 をイオン注入すべきであ
る。
回のティルトイオン注入を施すなく、簡単にショートチ
ャンネルの効果を一層向上させることができる。尚、前
記ゲート電極１４をＮ+ ポリシリコンで形成することも
できるが、このときは、図１（Ａ）に示すように、砒素
及び燐を一緒にイオン注入した後、表面をカウンタード
ピングするため、Ｂ又はＢＦ2 をイオン注入すべきであ
る。
【００２１】
【発明の効果】以上説明したように、請求項１の発明に
係るＭＯＳＦＥＴの製造方法によれば、第１導電型の第
１不純物及び第２不純物を一緒にイオン注入する簡単な
工程により、従来のようなハローイオン注入時に施した
多段階のティルトイオン注入を行わずにＶｔロールーオ
フ特性及びＤＩＢＬ特性を改善し、突き抜け現象を防止
してＭＯＳＦＥＴのショートチャンネル効果を一層向上
させることができ、優秀なＭＯＳＦＥＴを安価に製造し
得るという効果がある。
係るＭＯＳＦＥＴの製造方法によれば、第１導電型の第
１不純物及び第２不純物を一緒にイオン注入する簡単な
工程により、従来のようなハローイオン注入時に施した
多段階のティルトイオン注入を行わずにＶｔロールーオ
フ特性及びＤＩＢＬ特性を改善し、突き抜け現象を防止
してＭＯＳＦＥＴのショートチャンネル効果を一層向上
させることができ、優秀なＭＯＳＦＥＴを安価に製造し
得るという効果がある。
【００２２】請求項２の発明にかかる製造方法によれ
ば、ゲート電極をＰ+ ポリシリコンにて形成することが
できる。請求項３の発明にかかる製造方法によれば、ゲ
ート電極をＮ+ ポリシリコンにて形成することができ
る。請求項４の発明にかかる製造方法によれば、第１不
純物及び第２不純物のイオン注入時の順序に拘わりなく
イオン注入を行うことができる。
ば、ゲート電極をＰ+ ポリシリコンにて形成することが
できる。請求項３の発明にかかる製造方法によれば、ゲ
ート電極をＮ+ ポリシリコンにて形成することができ
る。請求項４の発明にかかる製造方法によれば、第１不
純物及び第２不純物のイオン注入時の順序に拘わりなく
イオン注入を行うことができる。
【００２３】請求項５の発明にかかる製造方法によれ
ば、ショートチャンネル効果が向上する。請求項６の発
明にかかる製造方法によれば、後工程において、燐が過
度に拡散しなくなる。請求項７の発明にかかる製造方法
によれば、最適な条件で第１不純物及び第２不純物を第
１導電型基板にイオン注入することができる。
ば、ショートチャンネル効果が向上する。請求項６の発
明にかかる製造方法によれば、後工程において、燐が過
度に拡散しなくなる。請求項７の発明にかかる製造方法
によれば、最適な条件で第１不純物及び第２不純物を第
１導電型基板にイオン注入することができる。
【図１】本発明に係るＭＯＳＦＥＴ製造方法を示す工程
図。
図。
【図２】従来のＭＯＳＦＥＴ製造方法を示す工程図。
１１ Ｎ型シリコン基板 １２ 隔離膜 １３ ゲート絶縁膜 １４ ゲート電極 １５ 側壁スペーサ １７ 砒素及び燐のイオン注入 １７’ 砒素及び燐のイオン注入領域 １９ 低濃度のＰ型不純物イオン注入 ２１ Ｐ+ ソース／ドレインイオン注入 ２１’ ソース／ドレイン領域 ２３ Ｐ- ＬＤＤ領域
Claims (7)
- 【請求項１】第１導電型基板（１１）上の活性領域に第
１導電型の第１不純物及び該第１不純物よりも拡散係数
が大きい第１導電型の第２不純物をイオン注入する第１
のイオン注入工程と、 前記第１導電型基板（１１）上の活性領域にゲート絶縁
膜（１３）及びゲート電極（１４）を形成するゲート電
極形成工程と、 該ゲート電極（１４）をマスクとして該ゲート電極（１
４）の下部周囲の第１導電型基板（１１）内に第２導電
型不純物をイオン注入する第２のイオン注入工程と、を
順次行うことを特徴とするＭＯＳ電界効果トランジスタ
の製造方法。 - 【請求項２】前記ゲート電極形成工程は、ゲート電極
（１４）をＰ+ ポリシリコンにて形成する工程であるこ
とを特徴とする請求項１記載のＭＯＳ電界効果トランジ
スタの製造方法。 - 【請求項３】前記ゲート電極（１４）は、第１導電型の
第１不純物及び第２不純物をイオン注入した後、Ｂ及び
ＢＦ2 中何れ一つを不純物イオン注入し、Ｎ+ ポリシリ
コンにて形成されることを特徴とする請求項１記載のＭ
ＯＳ電界効果トランジスタの製造方法。 - 【請求項４】前記第１のイオン注入工程は、第１導電型
の第１不純物及び第２不純物のうち、いずれか一方から
順に、または同時にイオン注入する工程であることを特
徴とする請求項１〜請求項３のいずれか１つに記載のＭ
ＯＳ電界効果トランジスタの製造方法。 - 【請求項５】前記第１のイオン注入工程は、第１不純物
及び第２不純物のイオン注入領域が、第１導電型基板
（１１）よりも一層高い不純物濃度値を有するようにイ
オン注入する工程であることを特徴とする請求項１〜請
求項４のいずれか１つに記載のＭＯＳ電界効果トランジ
スタの製造方法。 - 【請求項６】前記第１のイオン注入工程に用いられる第
１導電型の第１不純物は砒素であり、第１導電型の第２
不純物は燐であることを特徴とする請求項１〜請求項５
のいずれか１つに記載のＭＯＳ電界効果トランジスタの
製造方法。 - 【請求項７】前記第１のイオン注入工程は、第１不純物
を１００〜２００ｋｅＶ、１×１０ 12〜１×１０13ｃｍ
-2の条件にてイオン注入し、第２不純物を８０〜２００
ｋｅＶ、１×１０12〜１×１０13ｃｍ-2の条件にてイオ
ン注入する工程であることを特徴とする請求項１〜請求
項６のいずれか１つに記載のＭＯＳ電界効果トランジス
タの製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950067322A KR0167301B1 (ko) | 1995-12-29 | 1995-12-29 | 모스전계효과트랜지스터 제조방법 |
| KR67322/1995 | 1995-12-29 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09186325A true JPH09186325A (ja) | 1997-07-15 |
| JP2873942B2 JP2873942B2 (ja) | 1999-03-24 |
Family
ID=19447650
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8348081A Expired - Fee Related JP2873942B2 (ja) | 1995-12-29 | 1996-12-26 | Ｍｏｓ電界効果トランジスタの製造方法 |
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| JP (1) | JP2873942B2 (ja) |
| KR (1) | KR0167301B1 (ja) |
| DE (1) | DE19629894C2 (ja) |
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| US6271132B1 (en) * | 1999-05-03 | 2001-08-07 | Advanced Micro Devices, Inc. | Self-aligned source and drain extensions fabricated in a damascene contact and gate process |
| DE10302544A1 (de) * | 2003-01-23 | 2004-08-05 | Infineon Technologies Ag | Hartmasken-Strukturierungsverfahren |
| KR100485910B1 (ko) * | 2003-06-20 | 2005-04-29 | 삼성전자주식회사 | 고내압 모스 트랜지스터 및 그 제조 방법 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06326306A (ja) * | 1993-04-29 | 1994-11-25 | Samsung Electron Co Ltd | Ｍｏｓトランジスタおよびその製造方法 |
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|---|---|---|---|---|
| JP2723147B2 (ja) * | 1986-06-25 | 1998-03-09 | 株式会社日立製作所 | 半導体集積回路装置の製造方法 |
| US5185279A (en) * | 1987-03-31 | 1993-02-09 | Kabushiki Kaisha Toshiba | Method of manufacturing insulated-gate type field effect transistor |
| US5413949A (en) * | 1994-04-26 | 1995-05-09 | United Microelectronics Corporation | Method of making self-aligned MOSFET |
| US5464782A (en) * | 1994-07-05 | 1995-11-07 | Industrial Technology Research Institute | Method to ensure isolation between source-drain and gate electrode using self aligned silicidation |
| US5605855A (en) * | 1995-02-28 | 1997-02-25 | Motorola Inc. | Process for fabricating a graded-channel MOS device |
| US5614430A (en) * | 1996-03-11 | 1997-03-25 | Taiwan Semiconductor Manufacturing Company Ltd. | Anti-punchthrough ion implantation for sub-half micron channel length MOSFET devices |
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1995
- 1995-12-29 KR KR1019950067322A patent/KR0167301B1/ko not_active Expired - Fee Related
-
1996
- 1996-07-05 US US08/675,865 patent/US6541341B1/en not_active Expired - Lifetime
- 1996-07-24 DE DE19629894A patent/DE19629894C2/de not_active Expired - Fee Related
- 1996-12-26 JP JP8348081A patent/JP2873942B2/ja not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06326306A (ja) * | 1993-04-29 | 1994-11-25 | Samsung Electron Co Ltd | Ｍｏｓトランジスタおよびその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
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| DE19629894A1 (de) | 1997-07-03 |
| KR0167301B1 (ko) | 1999-02-01 |
| KR970053097A (ko) | 1997-07-29 |
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| JP2873942B2 (ja) | 1999-03-24 |
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