JPH09275341A - パイプライン型ａ／ｄコンバータ - Google Patents
パイプライン型ａ／ｄコンバータInfo
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- JPH09275341A JPH09275341A JP8083841A JP8384196A JPH09275341A JP H09275341 A JPH09275341 A JP H09275341A JP 8083841 A JP8083841 A JP 8083841A JP 8384196 A JP8384196 A JP 8384196A JP H09275341 A JPH09275341 A JP H09275341A
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- Theoretical Computer Science (AREA)
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Abstract
(57)【要約】
【課題】 低消費電力で、かつ周波数特性が良好なパイ
プライン型Ａ／Ｄコンバータを提供する。 【解決手段】 アナログ電位信号Ｖｉｎをサンプリング
するためのスイッチＳ３の他方端子（ノードＮ１０）に
Ａ／Ｄコンバータ３、Ｄ／Ａコンバータ４および減算用
のキャパシタ１０を接続する。アナログ電位信号Ｖｉｎ
の周波数が高くなって入力電流が増加しスイッチＳ３に
おける電圧降下が増大しても、アナログ電位信号Ｖｉｎ
がＡ／Ｄコンバータ３に直接入力されていた従来のよう
に減算結果Ｖｉｎ−ＶＤＡ１に誤差が生じることはな
い。
プライン型Ａ／Ｄコンバータを提供する。 【解決手段】 アナログ電位信号Ｖｉｎをサンプリング
するためのスイッチＳ３の他方端子（ノードＮ１０）に
Ａ／Ｄコンバータ３、Ｄ／Ａコンバータ４および減算用
のキャパシタ１０を接続する。アナログ電位信号Ｖｉｎ
の周波数が高くなって入力電流が増加しスイッチＳ３に
おける電圧降下が増大しても、アナログ電位信号Ｖｉｎ
がＡ／Ｄコンバータ３に直接入力されていた従来のよう
に減算結果Ｖｉｎ−ＶＤＡ１に誤差が生じることはな
い。
Description
【０００１】
【発明の属する技術分野】この発明はパイプライン型Ａ
／Ｄコンバータに関し、特に、クロック信号に同期して
動作し、入力端子に入力されたアナログ電圧を所定ビッ
ト数のデジタルコードに変換するパイプライン型Ａ／Ｄ
コンバータに関する。
／Ｄコンバータに関し、特に、クロック信号に同期して
動作し、入力端子に入力されたアナログ電圧を所定ビッ
ト数のデジタルコードに変換するパイプライン型Ａ／Ｄ
コンバータに関する。
【０００２】
【従来の技術】図６は、従来のパイプライン型Ａ／Ｄコ
ンバータの構成を示す回路ブロック図である。このよう
なパイプライン型Ａ／Ｄコンバータは、たとえばISSCC'
94, pp.250-251, 1.2V Mixed Analog/Digital Circuits
Using 0.3μｍ CMOSLSI Technology に開示されてい
る。
ンバータの構成を示す回路ブロック図である。このよう
なパイプライン型Ａ／Ｄコンバータは、たとえばISSCC'
94, pp.250-251, 1.2V Mixed Analog/Digital Circuits
Using 0.3μｍ CMOSLSI Technology に開示されてい
る。
【０００３】図６を参照して、このパイプライン型Ａ／
Ｄコンバータは、直列接続されたサンプル／ホールド回
路７１および減算回路７２〜７４と、Ａ／Ｄコンバータ
８１〜８４と、Ｄ／Ａコンバータ９１〜９３と、論理回
路８５とを備える。
Ｄコンバータは、直列接続されたサンプル／ホールド回
路７１および減算回路７２〜７４と、Ａ／Ｄコンバータ
８１〜８４と、Ｄ／Ａコンバータ９１〜９３と、論理回
路８５とを備える。
【０００４】サンプル／ホールド回路７１は、スイッチ
Ｓ７１〜Ｓ７３、キャパシタ７４，７５および増幅器７
６を含む。キャパシタ７４の一方電極はスイッチＳ７１
を介してアナログ電位信号Ｖｉｎを受けるとともに、ス
イッチＳ７２を介して接地電位ＧＮＤを受ける。キャパ
シタ７４の他方電極は、増幅器７６の入力ノードに接続
される。スイッチＳ７３およびキャパシタ７５は、それ
ぞれ増幅器７６の入力ノードと出力ノードとの間に接続
される。
Ｓ７１〜Ｓ７３、キャパシタ７４，７５および増幅器７
６を含む。キャパシタ７４の一方電極はスイッチＳ７１
を介してアナログ電位信号Ｖｉｎを受けるとともに、ス
イッチＳ７２を介して接地電位ＧＮＤを受ける。キャパ
シタ７４の他方電極は、増幅器７６の入力ノードに接続
される。スイッチＳ７３およびキャパシタ７５は、それ
ぞれ増幅器７６の入力ノードと出力ノードとの間に接続
される。
【０００５】動作時は、まずスイッチＳ７１，Ｓ７３が
導通し、スイッチＳ７２が非導通になってキャパシタ７
４にアナログ電位信号Ｖｉｎがサンプリングされ、次に
スイッチＳ７１，Ｓ７３が非導通になりスイッチＳ７２
が導通して、キャパシタ７４にサンプリングされたアナ
ログ電位が接地電位ＧＮＤでホールドされる。ホールド
された電位すなわち増幅器７６の出力電位ＶＳ１はＡ／
Ｄコンバータ８１および減算回路７２に与えられる。
導通し、スイッチＳ７２が非導通になってキャパシタ７
４にアナログ電位信号Ｖｉｎがサンプリングされ、次に
スイッチＳ７１，Ｓ７３が非導通になりスイッチＳ７２
が導通して、キャパシタ７４にサンプリングされたアナ
ログ電位が接地電位ＧＮＤでホールドされる。ホールド
された電位すなわち増幅器７６の出力電位ＶＳ１はＡ／
Ｄコンバータ８１および減算回路７２に与えられる。
【０００６】Ａ／Ｄコンバータ８１は、サンプル／ホー
ルド回路７１の出力電位ＶＳ１を粗い分解能（３ビッ
ト）でＡ／Ｄ変換し、３ビットのデジタルコードＤ１を
Ｄ／Ａコンバータ９１および論理回路８５に与える。Ｄ
／Ａコンバータ９１は、Ａ／Ｄコンバータ８１から与え
られたデジタルコードＤ１を再度アナログ電位ＶＤＡ１
に変換して減算回路７２に与える。
ルド回路７１の出力電位ＶＳ１を粗い分解能（３ビッ
ト）でＡ／Ｄ変換し、３ビットのデジタルコードＤ１を
Ｄ／Ａコンバータ９１および論理回路８５に与える。Ｄ
／Ａコンバータ９１は、Ａ／Ｄコンバータ８１から与え
られたデジタルコードＤ１を再度アナログ電位ＶＤＡ１
に変換して減算回路７２に与える。
【０００７】減算回路７２は、アナログ電位信号Ｖｉｎ
および接地電位ＧＮＤの代わりにサンプル／ホールド回
路７１の出力電位ＶＳ１およびＤ／Ａコンバータ９１の
出力電位ＶＤＡ１を受けるだけで、サンプル／ホールド
回路７１と同じ構成である。
および接地電位ＧＮＤの代わりにサンプル／ホールド回
路７１の出力電位ＶＳ１およびＤ／Ａコンバータ９１の
出力電位ＶＤＡ１を受けるだけで、サンプル／ホールド
回路７１と同じ構成である。
【０００８】サンプル／ホールド回路７１の出力電位Ｖ
Ｓ１がホールドされている期間にスイッチＳ７１，Ｓ７
３が導通しスイッチＳ７２が非導通となって、キャパシ
タ７４にＶＳ１がサンプリングされる。通電Ｄ／Ａコン
バータ９１の出力電位ＶＤＡ１が確定した期間にスイッ
チＳ７１，Ｓ７３が非導通になりスイッチＳ７２が導通
して、キャパシタ７４にサンプリングされたＶＳ１から
ＶＤＡ１が減算される。
Ｓ１がホールドされている期間にスイッチＳ７１，Ｓ７
３が導通しスイッチＳ７２が非導通となって、キャパシ
タ７４にＶＳ１がサンプリングされる。通電Ｄ／Ａコン
バータ９１の出力電位ＶＤＡ１が確定した期間にスイッ
チＳ７１，Ｓ７３が非導通になりスイッチＳ７２が導通
して、キャパシタ７４にサンプリングされたＶＳ１から
ＶＤＡ１が減算される。
【０００９】減算回路７２の出力電圧ＶＳ２＝ＶＳ１−
ＶＤＡ１は、Ａ／Ｄコンバータ８２および減算回路７３
に与えられる。Ａ／Ｄコンバータ８２は、ＶＳ２を細か
い分解能（３ビット）でＡ／Ｄ変換し、３ビットのデジ
タルコードＤ２をＤ／Ａコンバータ９２および論理回路
８５に与える。Ｄ／Ａコンバータ９２は、デジタルコー
ドＤ２を再度アナログ電位ＶＤＡ２に変換して減算回路
７３に与える。
ＶＤＡ１は、Ａ／Ｄコンバータ８２および減算回路７３
に与えられる。Ａ／Ｄコンバータ８２は、ＶＳ２を細か
い分解能（３ビット）でＡ／Ｄ変換し、３ビットのデジ
タルコードＤ２をＤ／Ａコンバータ９２および論理回路
８５に与える。Ｄ／Ａコンバータ９２は、デジタルコー
ドＤ２を再度アナログ電位ＶＤＡ２に変換して減算回路
７３に与える。
【００１０】以下同様にして減算回路７３、Ａ／Ｄコン
バータ８３、Ｄ／Ａコンバータ９３、減算回路７４およ
びＡ／Ｄコンバータ８４で減算、Ａ／Ｄ変換、Ｄ／Ａ変
換、減算、Ａ／Ｄ変換が行なわれて、さらに２つのデジ
タルコードＤ３，Ｄ４が生成される。論理回路８５は、
Ａ／Ｄコンバータ８１〜８４の各々の出力の重み、タイ
ミングを考慮して、９ビットのデジタルコードＤ０を生
成する。
バータ８３、Ｄ／Ａコンバータ９３、減算回路７４およ
びＡ／Ｄコンバータ８４で減算、Ａ／Ｄ変換、Ｄ／Ａ変
換、減算、Ａ／Ｄ変換が行なわれて、さらに２つのデジ
タルコードＤ３，Ｄ４が生成される。論理回路８５は、
Ａ／Ｄコンバータ８１〜８４の各々の出力の重み、タイ
ミングを考慮して、９ビットのデジタルコードＤ０を生
成する。
【００１１】
【発明が解決しようとする課題】このように従来のパイ
プライン型Ａ／Ｄコンバータでは、サンプル／ホールド
回路７１が所定のタイミングでアナログ電位ＶＳ１をサ
ンプル／ホールドするため、サンプル／ホールド回路７
１以外の回路はサンプル／ホールド回路７１のホールド
電位ＶＳ１をＡ／Ｄ変換することができ、アナログ電位
信号Ｖｉｎの周波数の高低に関係なく高精度のＡ／Ｄ変
換を行なうことができる。
プライン型Ａ／Ｄコンバータでは、サンプル／ホールド
回路７１が所定のタイミングでアナログ電位ＶＳ１をサ
ンプル／ホールドするため、サンプル／ホールド回路７
１以外の回路はサンプル／ホールド回路７１のホールド
電位ＶＳ１をＡ／Ｄ変換することができ、アナログ電位
信号Ｖｉｎの周波数の高低に関係なく高精度のＡ／Ｄ変
換を行なうことができる。
【００１２】ところで、サンプル／ホールド回路７１の
使用は消費電力の増加に繋がるため、これを除去するこ
とが望まれるが、サンプル／ホールド回路７１を除去す
ると、初段のＡ／Ｄコンバータ８１がＡ／Ｄ変換してい
るうちにアナログ電位信号Ｖｉｎが変化してしまうので
正しい減算結果が得られず、２段目のＡ／Ｄコンバータ
８２に誤差を含んだ電位ＶＳ２が伝えられることにな
り、パイプライン型Ａ／Ｄコンバータ全体の精度が劣化
する。このため、初段のＡ／Ｄコンバータ８１と減算器
７２のサンプルタイミングを一致させることが行なわれ
ている。
使用は消費電力の増加に繋がるため、これを除去するこ
とが望まれるが、サンプル／ホールド回路７１を除去す
ると、初段のＡ／Ｄコンバータ８１がＡ／Ｄ変換してい
るうちにアナログ電位信号Ｖｉｎが変化してしまうので
正しい減算結果が得られず、２段目のＡ／Ｄコンバータ
８２に誤差を含んだ電位ＶＳ２が伝えられることにな
り、パイプライン型Ａ／Ｄコンバータ全体の精度が劣化
する。このため、初段のＡ／Ｄコンバータ８１と減算器
７２のサンプルタイミングを一致させることが行なわれ
ている。
【００１３】しかし、そのような構成においても、入力
信号Ｖｉｎの周波数が高くなると、スイッチＳ７１、キ
ャパシタ７４およびスイッチＳ７３を介して入力電流が
流れ、この電流とスイッチＳ７１の導通抵抗値により電
圧降下が生じる。
信号Ｖｉｎの周波数が高くなると、スイッチＳ７１、キ
ャパシタ７４およびスイッチＳ７３を介して入力電流が
流れ、この電流とスイッチＳ７１の導通抵抗値により電
圧降下が生じる。
【００１４】入力信号Ｖｉｎの周波数が高くなるとキャ
パシタ７４のインピーダンスが小さくなるため、入力電
流が増加しスイッチＳ７１で生じる電圧降下が大きくな
り、キャパシタ７４には誤差が含まれた状態で入力信号
Ｖｉｎがサンプリングされることになる。また、スイッ
チＳ７１の導通抵抗値は印加される電圧に対して非線形
に変化するので、その誤差の影響は大きい。
パシタ７４のインピーダンスが小さくなるため、入力電
流が増加しスイッチＳ７１で生じる電圧降下が大きくな
り、キャパシタ７４には誤差が含まれた状態で入力信号
Ｖｉｎがサンプリングされることになる。また、スイッ
チＳ７１の導通抵抗値は印加される電圧に対して非線形
に変化するので、その誤差の影響は大きい。
【００１５】したがって、初段にＡ／Ｄコンバータ８１
に入力される信号と手段の減算器７２内のキャパシタ７
４にサンプリングされる信号との差は、入力信号Ｖｉｎ
の周波数が高くなるほど大きくなり、減算結果に大きな
誤差が生じることになる。
に入力される信号と手段の減算器７２内のキャパシタ７
４にサンプリングされる信号との差は、入力信号Ｖｉｎ
の周波数が高くなるほど大きくなり、減算結果に大きな
誤差が生じることになる。
【００１６】それゆえに、この発明の主たる目的は、消
費電力が小さく、かつ周波数特性が良好なパイプライン
型Ａ／Ｄコンバータを提供することである。
費電力が小さく、かつ周波数特性が良好なパイプライン
型Ａ／Ｄコンバータを提供することである。
【００１７】
【課題を解決するための手段】この発明の第１のパイプ
ライン型Ａ／Ｄコンバータは、クロック信号に同期して
動作し、入力端子に入力されたアナログ電圧を所定ビッ
ト数のデジタルコードに変換するパイプライン型Ａ／Ｄ
コンバータであって、第１のスイッチ手段、第１のＡ／
Ｄコンバータ、Ｄ／Ａコンバータ、減算手段、第２のス
イッチ手段、第２のＡ／Ｄコンバータ、および論理回路
を備える。第１のスイッチ手段は、その一方端子が入力
端子に接続され、クロック信号が第１の電位である期間
に導通してアナログ電圧をサンプリングする。第１のＡ
／Ｄコンバータは、第１のスイッチ手段の他方端子に接
続され、第１のスイッチ手段によってサンプリングされ
たアナログ電圧をクロック信号が第２の電位である期間
に第１のデジタルコードに変換する。Ｄ／Ａコンバータ
は、第１のＡ／Ｄコンバータによって生成された第１の
デジタルコードをクロック信号が第２の電位である期間
にアナログ電圧に変換する。減算手段は、第１のスイッ
チ手段の他方端子に接続され、第１のスイッチ手段によ
ってサンプリングされたアナログ電圧からＤ／Ａコンバ
ータによって生成されたアナログ電圧をクロック信号が
第２の電位である期間に減算し減算結果を出力する。第
２のスイッチ手段は、その一方端子が減算手段から出力
されたアナログ電圧を受け、クロック信号が第２の電位
である期間に導通してアナログ電圧をサンプリングす
る。第２のＡ／Ｄコンバータは、第２のスイッチ手段の
他方端子に接続され、第２のスイッチ手段によってサン
プリングされたアナログ電圧をクロック信号が第１の電
位である期間に第２のデジタルコードに変換する。論理
回路は、第１および第２のＡ／Ｄコンバータで生成され
た第１および第２のデジタルコードに基づいて所定ビッ
ト数のデジタルコードを生成する。
ライン型Ａ／Ｄコンバータは、クロック信号に同期して
動作し、入力端子に入力されたアナログ電圧を所定ビッ
ト数のデジタルコードに変換するパイプライン型Ａ／Ｄ
コンバータであって、第１のスイッチ手段、第１のＡ／
Ｄコンバータ、Ｄ／Ａコンバータ、減算手段、第２のス
イッチ手段、第２のＡ／Ｄコンバータ、および論理回路
を備える。第１のスイッチ手段は、その一方端子が入力
端子に接続され、クロック信号が第１の電位である期間
に導通してアナログ電圧をサンプリングする。第１のＡ
／Ｄコンバータは、第１のスイッチ手段の他方端子に接
続され、第１のスイッチ手段によってサンプリングされ
たアナログ電圧をクロック信号が第２の電位である期間
に第１のデジタルコードに変換する。Ｄ／Ａコンバータ
は、第１のＡ／Ｄコンバータによって生成された第１の
デジタルコードをクロック信号が第２の電位である期間
にアナログ電圧に変換する。減算手段は、第１のスイッ
チ手段の他方端子に接続され、第１のスイッチ手段によ
ってサンプリングされたアナログ電圧からＤ／Ａコンバ
ータによって生成されたアナログ電圧をクロック信号が
第２の電位である期間に減算し減算結果を出力する。第
２のスイッチ手段は、その一方端子が減算手段から出力
されたアナログ電圧を受け、クロック信号が第２の電位
である期間に導通してアナログ電圧をサンプリングす
る。第２のＡ／Ｄコンバータは、第２のスイッチ手段の
他方端子に接続され、第２のスイッチ手段によってサン
プリングされたアナログ電圧をクロック信号が第１の電
位である期間に第２のデジタルコードに変換する。論理
回路は、第１および第２のＡ／Ｄコンバータで生成され
た第１および第２のデジタルコードに基づいて所定ビッ
ト数のデジタルコードを生成する。
【００１８】また好ましくは、減算手段はキャパシタお
よび第３のスイッチ手段を含む。キャパシタの一方電極
は第１のスイッチ手段の他方端子に接続される。第３の
スイッチ手段は、その一方端子がバイアス用基準電圧を
受け、その他方端子がキャパシタの他方電極に接続さ
れ、クロック信号が第１の電位である期間に導通してキ
ャパシタを充電させる。
よび第３のスイッチ手段を含む。キャパシタの一方電極
は第１のスイッチ手段の他方端子に接続される。第３の
スイッチ手段は、その一方端子がバイアス用基準電圧を
受け、その他方端子がキャパシタの他方電極に接続さ
れ、クロック信号が第１の電位である期間に導通してキ
ャパシタを充電させる。
【００１９】また好ましくは、第１のＡ／Ｄコンバータ
は、第１の電圧発生手段、複数の第１の電圧比較手段、
および第１のエンコーダを含み、Ｄ／Ａコンバータは第
４のスイッチ手段を含み、第２のＡ／Ｄコンバータは、
第２の電圧発生手段、複数の第２の電圧比較手段、およ
び第２のエンコーダを含む。第１の電圧発生手段は、そ
れぞれが複数のデジタルコードに対応する複数の第１の
比較用基準電圧と、それぞれが複数のデジタルコードに
対応する複数の減算用基準電圧とを生成する。複数の第
１の電圧比較手段は、それぞれ複数の第１の比較用基準
電圧に対応して設けられる。各第１の電圧比較手段は、
対応の第１の比較用基準電圧と第１のスイッチ手段によ
ってサンプリングされたアナログ電圧とを比較する。第
１のエンコーダは、複数の第１の電圧比較手段の比較結
果に基づいて複数のデジタルコードのうちのいずれかの
デジタルコードを選択し、その選択したデジタルコード
を第１のデジタルコードとして出力する。第４のスイッ
チ手段は、第１の電圧発生手段で生成された各減算用基
準電圧に対応して設けられ、その一方端子が対応の減算
用基準電圧を受け、その他方端子が第１のスイッチ手段
の他方端子に接続され、第１のエンコーダによって対応
のデジタルコードが選択されたことに応じて導通する。
第２の電圧発生手段は、それぞれが複数のデジタルコー
ドに対応する複数の第２の比較用基準電圧を生成する。
複数の第２の電圧比較手段は、それぞれ複数の第２の比
較用基準電圧に対応して設けられる。各第２の電圧比較
手段は、対応の第２の比較用基準電圧と第２のスイッチ
手段によってサンプリングされたアナログ電圧とを比較
する。第２のエンコーダは、複数の第２の電圧比較手段
の比較結果に基づいて複数のデジタルコードのうちのい
ずれかのデジタルコードを選択し、その選択したデジタ
ルコードを第２のデジタルコードとして出力する。
は、第１の電圧発生手段、複数の第１の電圧比較手段、
および第１のエンコーダを含み、Ｄ／Ａコンバータは第
４のスイッチ手段を含み、第２のＡ／Ｄコンバータは、
第２の電圧発生手段、複数の第２の電圧比較手段、およ
び第２のエンコーダを含む。第１の電圧発生手段は、そ
れぞれが複数のデジタルコードに対応する複数の第１の
比較用基準電圧と、それぞれが複数のデジタルコードに
対応する複数の減算用基準電圧とを生成する。複数の第
１の電圧比較手段は、それぞれ複数の第１の比較用基準
電圧に対応して設けられる。各第１の電圧比較手段は、
対応の第１の比較用基準電圧と第１のスイッチ手段によ
ってサンプリングされたアナログ電圧とを比較する。第
１のエンコーダは、複数の第１の電圧比較手段の比較結
果に基づいて複数のデジタルコードのうちのいずれかの
デジタルコードを選択し、その選択したデジタルコード
を第１のデジタルコードとして出力する。第４のスイッ
チ手段は、第１の電圧発生手段で生成された各減算用基
準電圧に対応して設けられ、その一方端子が対応の減算
用基準電圧を受け、その他方端子が第１のスイッチ手段
の他方端子に接続され、第１のエンコーダによって対応
のデジタルコードが選択されたことに応じて導通する。
第２の電圧発生手段は、それぞれが複数のデジタルコー
ドに対応する複数の第２の比較用基準電圧を生成する。
複数の第２の電圧比較手段は、それぞれ複数の第２の比
較用基準電圧に対応して設けられる。各第２の電圧比較
手段は、対応の第２の比較用基準電圧と第２のスイッチ
手段によってサンプリングされたアナログ電圧とを比較
する。第２のエンコーダは、複数の第２の電圧比較手段
の比較結果に基づいて複数のデジタルコードのうちのい
ずれかのデジタルコードを選択し、その選択したデジタ
ルコードを第２のデジタルコードとして出力する。
【００２０】また、この発明の第２のパイプライン型Ａ
／Ｄコンバータは、クロック信号に同期して動作し、入
力端子に入力されたアナログ電位を所定ビット数のデジ
タルコードに変換するパイプライン型Ａ／Ｄコンバータ
であって、第１のスイッチ手段、第２のスイッチ手段、
第１のＡ／Ｄコンバータ、Ｄ／Ａコンバータ、第１のキ
ャパシタ、第２のキャパシタ、第３のスイッチ手段、差
動増幅器、第４および第５のスイッチ手段、第２のＡ／
Ｄコンバータ、および論理回路を備える。第１のスイッ
チ手段は、その一方端子が入力端子に接続され、クロッ
ク信号が第１の電位である期間に導通してアナログ電位
をサンプリングする。第２のスイッチ手段は、その一方
端子が第１の基準電位を受け、クロック信号が第１の電
位である期間に導通して第１のスイッチ手段によって発
生するノイズを打消す。第１のＡ／Ｄコンバータは、第
１のスイッチ手段の他方端子に接続され、第１のスイッ
チ手段によってサンプリングされたアナログ電位をクロ
ック信号が第２の電位である期間に第１のデジタルコー
ドに変換する。Ｄ／Ａコンバータは、第１のＡ／Ｄコン
バータによって生成された第１のデジタルコードをクロ
ック信号が第２の電位である期間にアナログ電位に変換
する。第１のキャパシタは、その一方電極が第１のスイ
ッチ手段の他方電極に接続され、第１のスイッチ手段に
よってサンプリングされたアナログ電位からＤ／Ａコン
バータによって生成されたアナログ電位をクロック信号
が第２の電位である期間に減算する。第２のキャパシタ
は、その一方電極が第２のスイッチ手段の他方電極に接
続される。第３のスイッチ手段は、その一方端子が第２
の基準電位を受け、その他方端子が第１および第２のキ
ャパシタの他方電極に接続され、クロック信号が第１の
電位である期間に導通して第１および第２のキャパシタ
を充電させる。差動増幅器は、その第１および第２の入
力端子がそれぞれ第１および第２のスイッチ手段の他方
端子に接続される。第４および第５のスイッチ手段は、
各々の一方電極がそれぞれ差動増幅器の第１および第２
の出力端子に接続され、クロック信号が第２の電位であ
る期間に導通して差動増幅器の出力電圧をサンプリング
する。第２のＡ／Ｄコンバータは、第４および第５のス
イッチ手段の他方端子に接続され、第４および第５のス
イッチ手段によってサンプリングされた差動増幅器の出
力電圧をクロック信号が第１の電位である期間に第２の
デジタルコードに変換する。論理回路は、第１および第
２のＡ／Ｄコンバータで生成された第１および第２のデ
ジタルコードに基づいて所定ビット数のデジタルコード
を生成する。
／Ｄコンバータは、クロック信号に同期して動作し、入
力端子に入力されたアナログ電位を所定ビット数のデジ
タルコードに変換するパイプライン型Ａ／Ｄコンバータ
であって、第１のスイッチ手段、第２のスイッチ手段、
第１のＡ／Ｄコンバータ、Ｄ／Ａコンバータ、第１のキ
ャパシタ、第２のキャパシタ、第３のスイッチ手段、差
動増幅器、第４および第５のスイッチ手段、第２のＡ／
Ｄコンバータ、および論理回路を備える。第１のスイッ
チ手段は、その一方端子が入力端子に接続され、クロッ
ク信号が第１の電位である期間に導通してアナログ電位
をサンプリングする。第２のスイッチ手段は、その一方
端子が第１の基準電位を受け、クロック信号が第１の電
位である期間に導通して第１のスイッチ手段によって発
生するノイズを打消す。第１のＡ／Ｄコンバータは、第
１のスイッチ手段の他方端子に接続され、第１のスイッ
チ手段によってサンプリングされたアナログ電位をクロ
ック信号が第２の電位である期間に第１のデジタルコー
ドに変換する。Ｄ／Ａコンバータは、第１のＡ／Ｄコン
バータによって生成された第１のデジタルコードをクロ
ック信号が第２の電位である期間にアナログ電位に変換
する。第１のキャパシタは、その一方電極が第１のスイ
ッチ手段の他方電極に接続され、第１のスイッチ手段に
よってサンプリングされたアナログ電位からＤ／Ａコン
バータによって生成されたアナログ電位をクロック信号
が第２の電位である期間に減算する。第２のキャパシタ
は、その一方電極が第２のスイッチ手段の他方電極に接
続される。第３のスイッチ手段は、その一方端子が第２
の基準電位を受け、その他方端子が第１および第２のキ
ャパシタの他方電極に接続され、クロック信号が第１の
電位である期間に導通して第１および第２のキャパシタ
を充電させる。差動増幅器は、その第１および第２の入
力端子がそれぞれ第１および第２のスイッチ手段の他方
端子に接続される。第４および第５のスイッチ手段は、
各々の一方電極がそれぞれ差動増幅器の第１および第２
の出力端子に接続され、クロック信号が第２の電位であ
る期間に導通して差動増幅器の出力電圧をサンプリング
する。第２のＡ／Ｄコンバータは、第４および第５のス
イッチ手段の他方端子に接続され、第４および第５のス
イッチ手段によってサンプリングされた差動増幅器の出
力電圧をクロック信号が第１の電位である期間に第２の
デジタルコードに変換する。論理回路は、第１および第
２のＡ／Ｄコンバータで生成された第１および第２のデ
ジタルコードに基づいて所定ビット数のデジタルコード
を生成する。
【００２１】また好ましくは、第１のＡ／Ｄコンバータ
は、基準電位発生手段、複数の電位比較手段、および第
１のエンコーダを含み、Ｄ／Ａコンバータは第６のスイ
ッチ手段を含み、第２のＡ／Ｄコンバータは、基準電圧
発生手段、複数の電圧比較手段、および第２のエンコー
ダを含む。基準電位発生手段は、それぞれが複数のデジ
タルコードに対応する複数の比較用基準電位と、それぞ
れが複数のデジタルコードに対応する複数の減算用基準
電位とを生成する。複数の電位比較手段は、それぞれ複
数の比較用基準電位に対応して設けられる。各電位比較
手段は、対応の比較用基準電位と第１のスイッチ手段で
サンプリングされたアナログ電位とを比較する。第１の
エンコーダは、複数の電位比較手段の比較結果に基づい
て複数デジタルコードのうちのいずれかのデジタルコー
ドを選択し、その選択したデジタルコードを第１のデジ
タルコードとして出力する。第６のスイッチ手段は、基
準電位発生手段で生成された各減算用基準電位に対応し
て設けられ、その一方端子が対応の減算用基準電位を受
け、その他方端子が第１のスイッチ手段の他方端子に接
続され、第１のエンコーダによって対応のデジタルコー
ドが選択されたことに応じて導通する。基準電圧発生手
段は、それぞれが複数のデジタルコードに対応する複数
の比較用基準電圧を生成する。複数の電圧比較手段は、
それぞれ複数の比較用基準電圧に対応して設けられる。
各電圧比較手段は、対応の比較用基準電圧と第４および
第５のスイッチ手段によってサンプリングされた差動増
幅器の出力電圧とを比較する。第２のエンコーダは、複
数の電圧比較手段の比較結果に基づいて複数のデジタル
コードのうちのいずれかのデジタルコードを選択し、そ
の選択したデジタルコードを第２のデジタルコードとし
て出力する。
は、基準電位発生手段、複数の電位比較手段、および第
１のエンコーダを含み、Ｄ／Ａコンバータは第６のスイ
ッチ手段を含み、第２のＡ／Ｄコンバータは、基準電圧
発生手段、複数の電圧比較手段、および第２のエンコー
ダを含む。基準電位発生手段は、それぞれが複数のデジ
タルコードに対応する複数の比較用基準電位と、それぞ
れが複数のデジタルコードに対応する複数の減算用基準
電位とを生成する。複数の電位比較手段は、それぞれ複
数の比較用基準電位に対応して設けられる。各電位比較
手段は、対応の比較用基準電位と第１のスイッチ手段で
サンプリングされたアナログ電位とを比較する。第１の
エンコーダは、複数の電位比較手段の比較結果に基づい
て複数デジタルコードのうちのいずれかのデジタルコー
ドを選択し、その選択したデジタルコードを第１のデジ
タルコードとして出力する。第６のスイッチ手段は、基
準電位発生手段で生成された各減算用基準電位に対応し
て設けられ、その一方端子が対応の減算用基準電位を受
け、その他方端子が第１のスイッチ手段の他方端子に接
続され、第１のエンコーダによって対応のデジタルコー
ドが選択されたことに応じて導通する。基準電圧発生手
段は、それぞれが複数のデジタルコードに対応する複数
の比較用基準電圧を生成する。複数の電圧比較手段は、
それぞれ複数の比較用基準電圧に対応して設けられる。
各電圧比較手段は、対応の比較用基準電圧と第４および
第５のスイッチ手段によってサンプリングされた差動増
幅器の出力電圧とを比較する。第２のエンコーダは、複
数の電圧比較手段の比較結果に基づいて複数のデジタル
コードのうちのいずれかのデジタルコードを選択し、そ
の選択したデジタルコードを第２のデジタルコードとし
て出力する。
【００２２】また好ましくは、第２のスイッチ手段と並
列に接続され、クロック信号が第２の電位である期間に
導通して第６のスイッチ手段によって発生するノイズを
打消すための第７のスイッチ手段がさらに設けられる。
列に接続され、クロック信号が第２の電位である期間に
導通して第６のスイッチ手段によって発生するノイズを
打消すための第７のスイッチ手段がさらに設けられる。
【００２３】
【発明の実施の形態】図１は、この発明の一実施の形態
によるパイプライン型Ａ／Ｄコンバータの構成を示す回
路ブロック図である。図１を参照して、このパイプライ
ン型Ａ／Ｄコンバータは、減算回路１，２、スイッチＳ
１１，Ｓ１２、Ａ／Ｄコンバータ３，５，７、Ｄ／Ａコ
ンバータ４，６および論理回路８を備える。
によるパイプライン型Ａ／Ｄコンバータの構成を示す回
路ブロック図である。図１を参照して、このパイプライ
ン型Ａ／Ｄコンバータは、減算回路１，２、スイッチＳ
１１，Ｓ１２、Ａ／Ｄコンバータ３，５，７、Ｄ／Ａコ
ンバータ４，６および論理回路８を備える。
【００２４】減算回路１は、スイッチＳ１〜Ｓ５、キャ
パシタ９，１０および差動増幅器１１を含む。スイッチ
Ｓ１〜Ｓ５の各々はＭＯＳトランジスタで構成される。
キャパシタ９の一方電極はスイッチＳ２を介して基準電
位ＶＲＭを受ける。スイッチＳ１とＳ２は並列に接続さ
れる。キャパシタ９の他方電極は差動増幅器１１の一方
入力ノード１１ａに接続されるとともに、スイッチＳ５
を介してバイアス電位Ｖｂを受ける。
パシタ９，１０および差動増幅器１１を含む。スイッチ
Ｓ１〜Ｓ５の各々はＭＯＳトランジスタで構成される。
キャパシタ９の一方電極はスイッチＳ２を介して基準電
位ＶＲＭを受ける。スイッチＳ１とＳ２は並列に接続さ
れる。キャパシタ９の他方電極は差動増幅器１１の一方
入力ノード１１ａに接続されるとともに、スイッチＳ５
を介してバイアス電位Ｖｂを受ける。
【００２５】キャパシタ１０の一方電極（ノードＮ１
０）はスイッチＳ３を介してアナログ電位信号Ｖｉｎを
受ける。キャパシタ１０の他方電極は差動増幅器１１の
他方入力ノード１１ｂに接続されるとともに、スイッチ
Ｓ４を介してバイアス電位Ｖｂを受ける。
０）はスイッチＳ３を介してアナログ電位信号Ｖｉｎを
受ける。キャパシタ１０の他方電極は差動増幅器１１の
他方入力ノード１１ｂに接続されるとともに、スイッチ
Ｓ４を介してバイアス電位Ｖｂを受ける。
【００２６】動作時は、まずスイッチＳ２〜Ｓ５が導通
しスイッチＳ１が非導通となってキャパシタ９，１０に
それぞれ基準電位ＶＲＭおよびアナログ電位信号Ｖｉｎ
がサンプリングされる。次に、Ｄ／Ａコンバータ４の出
力電位ＶＤＡが確定した期間にスイッチＳ１が導通しス
イッチＳ２〜Ｓ５が非導通となって、キャパシタ１０に
サンプリングされたアナログ電位ＶｉｎからＶＤＡ１が
減算される。
しスイッチＳ１が非導通となってキャパシタ９，１０に
それぞれ基準電位ＶＲＭおよびアナログ電位信号Ｖｉｎ
がサンプリングされる。次に、Ｄ／Ａコンバータ４の出
力電位ＶＤＡが確定した期間にスイッチＳ１が導通しス
イッチＳ２〜Ｓ５が非導通となって、キャパシタ１０に
サンプリングされたアナログ電位ＶｉｎからＶＤＡ１が
減算される。
【００２７】Ａ／Ｄコンバータ３は、図２に示すよう
に、直列接続された多数の抵抗素子を含む基準電位発生
回路２０、電位比較器２１．１〜２１．１６およびエン
コーダ２２を含む。基準電位発生回路２０は、外部から
与えられた２つの基準電位ＶＲＴ１とＶＲＢ１を分圧し
て、それぞれが１６（４ビット）のデジタルコードに対
応する比較用の基準電位Ｖｒ１〜Ｖｒ１６と、それぞれ
が１６のデジタルコードに対応する減算用の基準電位Ｖ
１〜Ｖ１６とを生成する。比較用の基準電位ＶＲ１〜Ｖ
Ｒ１６はそれぞれ電位比較器２１．１〜２１．１６に与
えられ、減算用の基準電位Ｖ１〜Ｖ１６はＤ／Ａコンバ
ータ４に与えられる。基準電位Ｖ８はＶＲＭとして減算
回路１にも与えられる。
に、直列接続された多数の抵抗素子を含む基準電位発生
回路２０、電位比較器２１．１〜２１．１６およびエン
コーダ２２を含む。基準電位発生回路２０は、外部から
与えられた２つの基準電位ＶＲＴ１とＶＲＢ１を分圧し
て、それぞれが１６（４ビット）のデジタルコードに対
応する比較用の基準電位Ｖｒ１〜Ｖｒ１６と、それぞれ
が１６のデジタルコードに対応する減算用の基準電位Ｖ
１〜Ｖ１６とを生成する。比較用の基準電位ＶＲ１〜Ｖ
Ｒ１６はそれぞれ電位比較器２１．１〜２１．１６に与
えられ、減算用の基準電位Ｖ１〜Ｖ１６はＤ／Ａコンバ
ータ４に与えられる。基準電位Ｖ８はＶＲＭとして減算
回路１にも与えられる。
【００２８】電位比較器２１．１〜２１．１６は、それ
ぞれ基準電位Ｖｒ１〜Ｖｒ１６とサンプリングされたア
ナログ電位Ｖｉｎとを比較し、比較結果に応じた信号を
エンコーダ２２に出力する。エンコーダ２２は、電位比
較器２１．１〜２１．１６から与えられた信号に基づい
て１６のデジタルコードのうちのいずれかのデジタルコ
ードを選択し、そのデジタルコードＤ１を論理回路８に
与える。
ぞれ基準電位Ｖｒ１〜Ｖｒ１６とサンプリングされたア
ナログ電位Ｖｉｎとを比較し、比較結果に応じた信号を
エンコーダ２２に出力する。エンコーダ２２は、電位比
較器２１．１〜２１．１６から与えられた信号に基づい
て１６のデジタルコードのうちのいずれかのデジタルコ
ードを選択し、そのデジタルコードＤ１を論理回路８に
与える。
【００２９】Ｄ／Ａコンバータ４は、それぞれが１６の
デジタルコードに対応して設けられたスイッチＳ６．１
〜Ｓ６．１６を含む。スイッチＳ６．１〜Ｓ６．１６の
各々はＭＯＳトランジスタで構成される。スイッチＳ
６．１〜ＳＡ６．１６の一方電極はそれぞれ減算用の基
準電位Ｖ１〜Ｖ１６を受け、各々の他方電極はともにス
イッチＳ３とキャパシタ１０の間のノードＮ１０に接続
される。
デジタルコードに対応して設けられたスイッチＳ６．１
〜Ｓ６．１６を含む。スイッチＳ６．１〜Ｓ６．１６の
各々はＭＯＳトランジスタで構成される。スイッチＳ
６．１〜ＳＡ６．１６の一方電極はそれぞれ減算用の基
準電位Ｖ１〜Ｖ１６を受け、各々の他方電極はともにス
イッチＳ３とキャパシタ１０の間のノードＮ１０に接続
される。
【００３０】スイッチＳ６．１〜Ｓ６．１６のうちエン
コーダ２２によって選択されたデジタルコードＤ１に対
応したスイッチ（たとえばＳ６．９）のみが減算回路１
のスイッチＳ１と同時に導通する。スイッチＳ１とスイ
ッチ（この場合はＳ６．９）を同時に導通させるのは、
差動増幅器１１の２つの入力ノード１１ａ，１１ｂに同
じノイズを重畳させて、差動増幅器１１の出力電圧ΔＶ
Ｓ１＝ＶＳ１−ＶＳ１Ｂにノイズが現れるのを防止する
ためである。差動増幅器１１の相補出力電位ＶＳ１，Ｖ
Ｓ１Ｂは減算回路２に入力される。
コーダ２２によって選択されたデジタルコードＤ１に対
応したスイッチ（たとえばＳ６．９）のみが減算回路１
のスイッチＳ１と同時に導通する。スイッチＳ１とスイ
ッチ（この場合はＳ６．９）を同時に導通させるのは、
差動増幅器１１の２つの入力ノード１１ａ，１１ｂに同
じノイズを重畳させて、差動増幅器１１の出力電圧ΔＶ
Ｓ１＝ＶＳ１−ＶＳ１Ｂにノイズが現れるのを防止する
ためである。差動増幅器１１の相補出力電位ＶＳ１，Ｖ
Ｓ１Ｂは減算回路２に入力される。
【００３１】減算回路２は、スイッチＳ７〜Ｓ１０、キ
ャパシタ１２，１３および差動増幅器１４を含む。キャ
パシタ１１，１３の一方電極（ノードＮ１２，Ｎ１３）
はそれぞれスイッチＳ７，Ｓ８を介して前段の減算回路
１の差動増幅器１１の相補出力電位ＶＳ１，ＶＳ１Ｂを
受ける。キャパシタ１２，１３の他方電極はそれぞれ差
動増幅器１４の入力ノード１４ａ，１４ｂに接続される
とともに、それぞれスイッチＳ１０，Ｓ９を介してバイ
アス電位Ｖｂを受ける。
ャパシタ１２，１３および差動増幅器１４を含む。キャ
パシタ１１，１３の一方電極（ノードＮ１２，Ｎ１３）
はそれぞれスイッチＳ７，Ｓ８を介して前段の減算回路
１の差動増幅器１１の相補出力電位ＶＳ１，ＶＳ１Ｂを
受ける。キャパシタ１２，１３の他方電極はそれぞれ差
動増幅器１４の入力ノード１４ａ，１４ｂに接続される
とともに、それぞれスイッチＳ１０，Ｓ９を介してバイ
アス電位Ｖｂを受ける。
【００３２】差動増幅器１１の出力電位ＶＳ１，ＶＳ１
Ｂが確定した期間にスイッチＳ７〜Ｓ１０が導通してキ
ャパシタ１２，１３にそれぞれＶＳ１，ＶＳ１Ｂがサン
プリングされる。次いで、Ｄ／Ａコンバータ６の出力電
位ＶＤＡ２，ＶＤＡ２Ｂが確定した期間にスイッチＳ７
〜Ｓ１０が非導通となって、ＶＳ１，ＶＳ１Ｂからそれ
ぞれＶＤＡ２，ＶＤＡ２Ｂが減算される。
Ｂが確定した期間にスイッチＳ７〜Ｓ１０が導通してキ
ャパシタ１２，１３にそれぞれＶＳ１，ＶＳ１Ｂがサン
プリングされる。次いで、Ｄ／Ａコンバータ６の出力電
位ＶＤＡ２，ＶＤＡ２Ｂが確定した期間にスイッチＳ７
〜Ｓ１０が非導通となって、ＶＳ１，ＶＳ１Ｂからそれ
ぞれＶＤＡ２，ＶＤＡ２Ｂが減算される。
【００３３】図３は、図１のＡ／Ｄコンバータ５および
Ｄ／Ａコンバータ６の構成を示す回路ブロック図であ
る。図３を参照して、Ａ／Ｄコンバータ５は、直列接続
された複数の抵抗素子を含む基準電位発生回路３０、電
圧比較回路３１〜３８およびエンコーダ３９ａ，３９ｂ
を含む。
Ｄ／Ａコンバータ６の構成を示す回路ブロック図であ
る。図３を参照して、Ａ／Ｄコンバータ５は、直列接続
された複数の抵抗素子を含む基準電位発生回路３０、電
圧比較回路３１〜３８およびエンコーダ３９ａ，３９ｂ
を含む。
【００３４】基準電位発生回路３０は、外部から与えら
れた２つの基準電位ＶＲＴ２とＶＲＢ２を分圧して基準
電位Ｖ０′〜Ｖ１６′を生成する。配線によってそれぞ
れが８つ（３ビット）のデジタルコードに対応する８つ
の比較用基準電圧Ｖ１５′−Ｖ１′，Ｖ１３′−Ｖ
３′，Ｖ１１′−Ｖ５′，Ｖ９′−Ｖ７′，Ｖ７′−Ｖ
９′，Ｖ５′−Ｖ１１′，Ｖ３′−Ｖ１３′，Ｖ１′−
Ｖ１５′が生成され、それぞれ電圧比較回路３１〜３８
に与えられる。基準電位Ｖ０′，Ｖ２′，Ｖ４′，…，
Ｖ１６′はＤ／Ａコンバータ６に与えられる。
れた２つの基準電位ＶＲＴ２とＶＲＢ２を分圧して基準
電位Ｖ０′〜Ｖ１６′を生成する。配線によってそれぞ
れが８つ（３ビット）のデジタルコードに対応する８つ
の比較用基準電圧Ｖ１５′−Ｖ１′，Ｖ１３′−Ｖ
３′，Ｖ１１′−Ｖ５′，Ｖ９′−Ｖ７′，Ｖ７′−Ｖ
９′，Ｖ５′−Ｖ１１′，Ｖ３′−Ｖ１３′，Ｖ１′−
Ｖ１５′が生成され、それぞれ電圧比較回路３１〜３８
に与えられる。基準電位Ｖ０′，Ｖ２′，Ｖ４′，…，
Ｖ１６′はＤ／Ａコンバータ６に与えられる。
【００３５】電圧比較回路３１〜３８は、それぞれ比較
用の基準電圧Ｖ１５′−Ｖ１′，Ｖ１３′−Ｖ３′，
…，Ｖ１′−Ｖ１５′と前段の差動増幅器１１の出力電
圧ΔＶＳ１＝ＶＳ１−ＶＳ１Ｂとを比較し、比較結果に
応じた信号をエンコーダ３９ａ，３９ｂに出力する。
用の基準電圧Ｖ１５′−Ｖ１′，Ｖ１３′−Ｖ３′，
…，Ｖ１′−Ｖ１５′と前段の差動増幅器１１の出力電
圧ΔＶＳ１＝ＶＳ１−ＶＳ１Ｂとを比較し、比較結果に
応じた信号をエンコーダ３９ａ，３９ｂに出力する。
【００３６】詳しく説明すると、電圧比較回路３１は、
図４に示すように、スイッチＳ４１〜Ｓ４６、キャパシ
タ４１，４２、差動増幅器４３および電位比較器４４を
含む。スイッチＳ４１〜Ｓ４６の各々はＭＯＳトランジ
スタで構成される。キャパシタ４１の一方電極は、それ
ぞれスイッチＳ４１，Ｓ４２を介してＶＳ１，Ｖ１５′
を受け、その他方電極は差動増幅器４３の一方入力ノー
ド４３ａに接続される。キャパシタ４２の一方電極は、
それぞれスイッチＳ４３，Ｓ４４を介してＶ１′，ＶＳ
１Ｂを受け、その他方電極は差動増幅器４３の他方入力
ノード４３ｂに接続される。スイッチＳ４５は差動増幅
器４３の一方入力ノード４３ａと一方出力ノード４３ｃ
の間に接続され、スイッチＳ４６は差動増幅器４３の他
方入力ノード４３ｂと他方出力ノード４３ｄの間に接続
される。電位比較器４４は、差動増幅器４３の２つの出
力電位を比較する。
図４に示すように、スイッチＳ４１〜Ｓ４６、キャパシ
タ４１，４２、差動増幅器４３および電位比較器４４を
含む。スイッチＳ４１〜Ｓ４６の各々はＭＯＳトランジ
スタで構成される。キャパシタ４１の一方電極は、それ
ぞれスイッチＳ４１，Ｓ４２を介してＶＳ１，Ｖ１５′
を受け、その他方電極は差動増幅器４３の一方入力ノー
ド４３ａに接続される。キャパシタ４２の一方電極は、
それぞれスイッチＳ４３，Ｓ４４を介してＶ１′，ＶＳ
１Ｂを受け、その他方電極は差動増幅器４３の他方入力
ノード４３ｂに接続される。スイッチＳ４５は差動増幅
器４３の一方入力ノード４３ａと一方出力ノード４３ｃ
の間に接続され、スイッチＳ４６は差動増幅器４３の他
方入力ノード４３ｂと他方出力ノード４３ｄの間に接続
される。電位比較器４４は、差動増幅器４３の２つの出
力電位を比較する。
【００３７】サンプル期間は、図４（ａ）に示すよう
に、スイッチＳ４１，Ｓ４４〜Ｓ４６が導通しスイッチ
Ｓ４２，Ｓ４３が非導通になって、キャパシタ４１，４
２にそれぞれＶＳ１，ＶＳ１Ｂがサンプリングされる。
に、スイッチＳ４１，Ｓ４４〜Ｓ４６が導通しスイッチ
Ｓ４２，Ｓ４３が非導通になって、キャパシタ４１，４
２にそれぞれＶＳ１，ＶＳ１Ｂがサンプリングされる。
【００３８】比較期間は、図４（ｂ）に示すように、ス
イッチＳ４１，Ｓ４４〜Ｓ４６が非導通となりスイッチ
Ｓ４２，Ｓ４３が導通して、キャパシタ４１，４２にサ
ンプリングされたＶＳ１，ＶＳ１ＢからそれぞれＶ１
５′，Ｖ１′が減算される。電位比較器４４は、ＶＳ１
−Ｖ１５′とＶＳ１Ｂ−Ｖ１′すなわちＶＳ１−ＶＳ１
ＢとＶ１５′−Ｖ１′を比較し、比較結果に応じた信号
をエンコーダ３９ａに与える。他の電圧比較回路３２〜
３８も同様である。
イッチＳ４１，Ｓ４４〜Ｓ４６が非導通となりスイッチ
Ｓ４２，Ｓ４３が導通して、キャパシタ４１，４２にサ
ンプリングされたＶＳ１，ＶＳ１ＢからそれぞれＶ１
５′，Ｖ１′が減算される。電位比較器４４は、ＶＳ１
−Ｖ１５′とＶＳ１Ｂ−Ｖ１′すなわちＶＳ１−ＶＳ１
ＢとＶ１５′−Ｖ１′を比較し、比較結果に応じた信号
をエンコーダ３９ａに与える。他の電圧比較回路３２〜
３８も同様である。
【００３９】エンコーダ３９は、電圧比較回路３１〜３
８から与えられた信号に基づいて８つのデジタルコード
のうちのいずれかのデジタルコードを選択し、その選択
したデジタルコードＤ２を論理回路８に与える。
８から与えられた信号に基づいて８つのデジタルコード
のうちのいずれかのデジタルコードを選択し、その選択
したデジタルコードＤ２を論理回路８に与える。
【００４０】Ｄ／Ａコンバータ６は、それぞれがエンコ
ーダ３９によって制御される切換スイッチＳ２１〜Ｓ２
４，Ｓ２７〜Ｓ３０およびスイッチＳ２５，Ｓ２６を含
む。スイッチＳ２１〜Ｓ３０の各々はＭＯＳトランジス
タで構成される。切換スイッチＳ２１〜Ｓ２４，Ｓ２７
〜Ｓ３０の共通端子は、それぞれ基準電位Ｖ０′，Ｖ
２′，Ｖ４′，Ｖ６′，Ｖ１０′，Ｖ１２′，Ｖ１
４′，Ｖ１６′を受け、各々の一方切換端子はともにＤ
／Ａコンバータ６の一方出力ノード６ａに接続され、各
々の他方切換端子はともにＤ／Ａコンバータ６の他方出
力ノード６ｂに接続される。スイッチＳ２５，Ｓ２６の
一方端子はともに基準電位Ｖ８′を受け、各々の他方端
子はそれぞれＤ／Ａコンバータ６の出力ノード６ａ，６
ｂに接続される。
ーダ３９によって制御される切換スイッチＳ２１〜Ｓ２
４，Ｓ２７〜Ｓ３０およびスイッチＳ２５，Ｓ２６を含
む。スイッチＳ２１〜Ｓ３０の各々はＭＯＳトランジス
タで構成される。切換スイッチＳ２１〜Ｓ２４，Ｓ２７
〜Ｓ３０の共通端子は、それぞれ基準電位Ｖ０′，Ｖ
２′，Ｖ４′，Ｖ６′，Ｖ１０′，Ｖ１２′，Ｖ１
４′，Ｖ１６′を受け、各々の一方切換端子はともにＤ
／Ａコンバータ６の一方出力ノード６ａに接続され、各
々の他方切換端子はともにＤ／Ａコンバータ６の他方出
力ノード６ｂに接続される。スイッチＳ２５，Ｓ２６の
一方端子はともに基準電位Ｖ８′を受け、各々の他方端
子はそれぞれＤ／Ａコンバータ６の出力ノード６ａ，６
ｂに接続される。
【００４１】スイッチＳ２１〜Ｓ３０は、それぞれが８
つのデジタルコードに対応する８つの減算用基準電位対
Ｖ１６′とＶ０′，Ｖ１４′とＶ２′，Ｖ１２′とＶ
４′，Ｖ１０′とＶ６′，Ｖ６′とＶ１０′，Ｖ４′と
Ｖ１２′，Ｖ２′とＶ１４′，Ｖ１５′とＶ１６′のう
ちの選択されたデジタルコードＤ２に対応する基準電位
対を生成し、その基準電位対を減算回路２のノードＮ１
２，Ｎ１３に与える。
つのデジタルコードに対応する８つの減算用基準電位対
Ｖ１６′とＶ０′，Ｖ１４′とＶ２′，Ｖ１２′とＶ
４′，Ｖ１０′とＶ６′，Ｖ６′とＶ１０′，Ｖ４′と
Ｖ１２′，Ｖ２′とＶ１４′，Ｖ１５′とＶ１６′のう
ちの選択されたデジタルコードＤ２に対応する基準電位
対を生成し、その基準電位対を減算回路２のノードＮ１
２，Ｎ１３に与える。
【００４２】差動増幅器１４の相補出力電位ＶＳ２，Ｖ
Ｓ２Ｂは、それぞれスイッチＳ１１，Ｓ１２を介してＡ
／Ｄコンバータ７に入力される。スイッチＳ１１，Ｓ１
２は、差動増幅器１４の出力Ｖ２，ＶＳ２Ｂが確定した
期間に導通する。最終段のＡ／Ｄコンバータ７はＡ／Ｄ
コンバータ５と同じ構成である。Ａ／Ｄコンバータ７
は、差動増幅器１４の出力電圧ΔＶＳ２＝ＶＳ２−ＶＳ
２Ｂを３ビットのデジタルコードＤ３に変換して論理回
路８に与える。
Ｓ２Ｂは、それぞれスイッチＳ１１，Ｓ１２を介してＡ
／Ｄコンバータ７に入力される。スイッチＳ１１，Ｓ１
２は、差動増幅器１４の出力Ｖ２，ＶＳ２Ｂが確定した
期間に導通する。最終段のＡ／Ｄコンバータ７はＡ／Ｄ
コンバータ５と同じ構成である。Ａ／Ｄコンバータ７
は、差動増幅器１４の出力電圧ΔＶＳ２＝ＶＳ２−ＶＳ
２Ｂを３ビットのデジタルコードＤ３に変換して論理回
路８に与える。
【００４３】図５は、図１〜図４で示したパイプライン
型Ａ／Ｄコンバータの動作を示すタイムチャートであ
る。図５を参照して、このパイプライン型Ａ／Ｄコンバ
ータは、一定周期のクロック信号に同期して動作する。
型Ａ／Ｄコンバータの動作を示すタイムチャートであ
る。図５を参照して、このパイプライン型Ａ／Ｄコンバ
ータは、一定周期のクロック信号に同期して動作する。
【００４４】クロック信号が「Ｈ」レベルである期間ｔ
０〜ｔ１において、減算回路１のスイッチＳ２〜Ｓ５が
導通してアナログ電位信号Ｖｉｎのサンプリングが行な
われる。
０〜ｔ１において、減算回路１のスイッチＳ２〜Ｓ５が
導通してアナログ電位信号Ｖｉｎのサンプリングが行な
われる。
【００４５】クロック信号が「Ｌ」レベルである期間ｔ
１〜ｔ２において、Ａ／Ｄコンバータ３が、期間ｔ０〜
ｔ１でサンプリングされたアナログ電位Ｖｉｎをデジタ
ルコードＤ１に変換する。Ｄ／Ａコンバータ４は、デジ
タルコードＤ１に応じたアナログ電位ＶＤＡ１を出力
し、減算回路１はアナログ電位ＶｉｎからＶＤＡ１を減
算する。この減算結果Ｖｉｎ−ＶＤＡ１と基準電位ＶＲ
Ｍとは、差動増幅器１１によって相補出力電位ＶＳ１，
ＶＳ１Ｂに変換され、次段の減算回路２に入力される。
また、減算回路２のスイッチＳ７〜Ｓ１０が導通して差
動増幅器１１の出力電圧ΔＶＳ１のサンプリングが行な
われる。
１〜ｔ２において、Ａ／Ｄコンバータ３が、期間ｔ０〜
ｔ１でサンプリングされたアナログ電位Ｖｉｎをデジタ
ルコードＤ１に変換する。Ｄ／Ａコンバータ４は、デジ
タルコードＤ１に応じたアナログ電位ＶＤＡ１を出力
し、減算回路１はアナログ電位ＶｉｎからＶＤＡ１を減
算する。この減算結果Ｖｉｎ−ＶＤＡ１と基準電位ＶＲ
Ｍとは、差動増幅器１１によって相補出力電位ＶＳ１，
ＶＳ１Ｂに変換され、次段の減算回路２に入力される。
また、減算回路２のスイッチＳ７〜Ｓ１０が導通して差
動増幅器１１の出力電圧ΔＶＳ１のサンプリングが行な
われる。
【００４６】クロック信号が「Ｈ」レベルである期間ｔ
２〜ｔ３において、Ａ／Ｄコンバータ５は、期間ｔ１〜
ｔ２でサンプリングされたΔＶＳ１をデジタルコードＤ
２に変換する。Ｄ／Ａコンバータ６は、デジタルコード
Ｄ２に応じたアナログ電圧ΔＶＤＡ２＝ＶＤＡ２−ＶＤ
Ａ２Ｂを出力し、減算回路２はΔＶＳ１からΔＶＤＡ２
を減算する。この減算結果は、差動増幅器１４によって
相補出力電位ＶＳ２，ＶＳ２Ｂに変換される。また、ス
イッチＳ１１，Ｓ１２が導通して差動増幅器１４の出力
電圧ΔＶＳ２のサンプリングが行なわれる。
２〜ｔ３において、Ａ／Ｄコンバータ５は、期間ｔ１〜
ｔ２でサンプリングされたΔＶＳ１をデジタルコードＤ
２に変換する。Ｄ／Ａコンバータ６は、デジタルコード
Ｄ２に応じたアナログ電圧ΔＶＤＡ２＝ＶＤＡ２−ＶＤ
Ａ２Ｂを出力し、減算回路２はΔＶＳ１からΔＶＤＡ２
を減算する。この減算結果は、差動増幅器１４によって
相補出力電位ＶＳ２，ＶＳ２Ｂに変換される。また、ス
イッチＳ１１，Ｓ１２が導通して差動増幅器１４の出力
電圧ΔＶＳ２のサンプリングが行なわれる。
【００４７】クロック信号が「Ｌ」レベルである期間ｔ
３〜ｔ４において、Ａ／Ｄコンバータ７は、期間ｔ２〜
ｔ３でサンプリングされたΔＶＳ２をデジタルコードＤ
３に変換する。論理回路８は、デジタルコードＤ１〜Ｄ
３に基づいて８ビットのデジタルコードＤ０を生成す
る。
３〜ｔ４において、Ａ／Ｄコンバータ７は、期間ｔ２〜
ｔ３でサンプリングされたΔＶＳ２をデジタルコードＤ
３に変換する。論理回路８は、デジタルコードＤ１〜Ｄ
３に基づいて８ビットのデジタルコードＤ０を生成す
る。
【００４８】この実施の形態では、アナログ電位信号Ｖ
ｉｎをサンプリングするためのスイッチＳ３の他方端子
（ノードＮ１０）にＡ／Ｄコンバータ３、Ｄ／Ａコンバ
ータ４および減算用のキャパシタ１０接続した。したが
って、アナログ電位信号Ｖｉｎの周波数が高くなって入
力電流が増加しスイッチＳ３における電圧降下が増大し
ても、アナログ電位信号ＶｉｎがＡ／Ｄコンバータ３に
直接入力されていた従来のように減算結果Ｖｉｎ−ＶＤ
Ａ１に誤差が生じることはない。
ｉｎをサンプリングするためのスイッチＳ３の他方端子
（ノードＮ１０）にＡ／Ｄコンバータ３、Ｄ／Ａコンバ
ータ４および減算用のキャパシタ１０接続した。したが
って、アナログ電位信号Ｖｉｎの周波数が高くなって入
力電流が増加しスイッチＳ３における電圧降下が増大し
ても、アナログ電位信号ＶｉｎがＡ／Ｄコンバータ３に
直接入力されていた従来のように減算結果Ｖｉｎ−ＶＤ
Ａ１に誤差が生じることはない。
【００４９】また、差動構成としたので、ノイズを除去
することができ、より高精度のＡ／Ｄ変換を行なうこと
ができる。
することができ、より高精度のＡ／Ｄ変換を行なうこと
ができる。
【００５０】
【発明の効果】以上のように、この発明の第１のパイプ
ライン型Ａ／Ｄコンバータでは、第１のＡ／Ｄコンバー
タとＤ／Ａコンバータと減算手段がともに第１のスイッ
チ手段の他方端子に接続される。したがって、たとえア
ナログ電圧信号の周波数が高くなって入力電流が増加し
第１のスイッチ手段における電圧降下が増大しても、第
１のＡ／Ｄコンバータが第１のスイッチ手段の一方端子
に接続されていた従来のように減算結果に誤差が生じる
ことはない。したがって、良好な周波数特性が得られ
る。
ライン型Ａ／Ｄコンバータでは、第１のＡ／Ｄコンバー
タとＤ／Ａコンバータと減算手段がともに第１のスイッ
チ手段の他方端子に接続される。したがって、たとえア
ナログ電圧信号の周波数が高くなって入力電流が増加し
第１のスイッチ手段における電圧降下が増大しても、第
１のＡ／Ｄコンバータが第１のスイッチ手段の一方端子
に接続されていた従来のように減算結果に誤差が生じる
ことはない。したがって、良好な周波数特性が得られ
る。
【００５１】また、減算手段はキャパシタおよび第３の
スイッチ手段を含むこととすれば、減算手段を容易に構
成できる。
スイッチ手段を含むこととすれば、減算手段を容易に構
成できる。
【００５２】また、第１のＡ／Ｄコンバータは第１の電
圧発生手段、複数の第１の電圧比較手段および第１のエ
ンコーダを含み、Ｄ／Ａコンバータは第４のスイッチ手
段を含み、第２のＡ／Ｄコンバータは第２の電圧発生手
段、複数の第２の電圧比較手段および第２のエンコーダ
を含むこととすれば、第１のＡ／Ｄコンバータ、Ｄ／Ａ
コンバータおよび第２のＡ／Ｄコンバータを容易に構成
できる。
圧発生手段、複数の第１の電圧比較手段および第１のエ
ンコーダを含み、Ｄ／Ａコンバータは第４のスイッチ手
段を含み、第２のＡ／Ｄコンバータは第２の電圧発生手
段、複数の第２の電圧比較手段および第２のエンコーダ
を含むこととすれば、第１のＡ／Ｄコンバータ、Ｄ／Ａ
コンバータおよび第２のＡ／Ｄコンバータを容易に構成
できる。
【００５３】また、この発明の第２のパイプライン型Ａ
／Ｄコンバータは、第１のパイプライン型Ａ／Ｄコンバ
ータを差動構成としたものである。したがって、ノイズ
を除去することができ、より高精度なＡ／Ｄ変換を行な
うことができる。
／Ｄコンバータは、第１のパイプライン型Ａ／Ｄコンバ
ータを差動構成としたものである。したがって、ノイズ
を除去することができ、より高精度なＡ／Ｄ変換を行な
うことができる。
【００５４】また、第１のＡ／Ｄコンバータは基準電位
発生手段、複数の電位比較手段および第１のエンコーダ
を含み、Ｄ／Ａコンバータは第６のスイッチ手段を含
み、第２のＡ／Ｄコンバータは基準電圧発生手段、電圧
比較手段および第２のエンコーダを含むこととすれば、
第１のＡ／Ｄコンバータ、Ｄ／Ａコンバータおよび第２
のＡ／Ｄコンバータを容易に構成できる。
発生手段、複数の電位比較手段および第１のエンコーダ
を含み、Ｄ／Ａコンバータは第６のスイッチ手段を含
み、第２のＡ／Ｄコンバータは基準電圧発生手段、電圧
比較手段および第２のエンコーダを含むこととすれば、
第１のＡ／Ｄコンバータ、Ｄ／Ａコンバータおよび第２
のＡ／Ｄコンバータを容易に構成できる。
【００５５】また、第２のスイッチ手段と並列に接続さ
れ、クロック信号は第２の電位である期間に導通する第
７のスイッチ手段を設ければ、第６のスイッチ手段によ
って発生するノイズを打消すことができ、さらに高精度
なＡ／Ｄ変換を行なうことができる。
れ、クロック信号は第２の電位である期間に導通する第
７のスイッチ手段を設ければ、第６のスイッチ手段によ
って発生するノイズを打消すことができ、さらに高精度
なＡ／Ｄ変換を行なうことができる。
【図１】 この発明の一実施の形態によるパイプライン
型Ａ／Ｄコンバータの構成を示す回路ブロック図であ
る。
型Ａ／Ｄコンバータの構成を示す回路ブロック図であ
る。
【図２】 図１に示したＡ／Ｄコンバータ３およびＤ／
Ａコンバータ４の具体的な構成を示す一部省略した回路
ブロック図である。
Ａコンバータ４の具体的な構成を示す一部省略した回路
ブロック図である。
【図３】 図１に示したＡ／Ｄコンバータ５およびＤ／
Ａコンバータ６の具体的な構成を示す回路ブロック図で
ある。
Ａコンバータ６の具体的な構成を示す回路ブロック図で
ある。
【図４】 図３に示した電圧比較回路の構成および動作
を示す回路ブロック図である。
を示す回路ブロック図である。
【図５】 図１〜図４で示したパイプライン型Ａ／Ｄコ
ンバータの動作を示すタイムチャートである。
ンバータの動作を示すタイムチャートである。
【図６】 従来のパイプライン型Ａ／Ｄコンバータの構
成を示す回路ブロック図である。
成を示す回路ブロック図である。
１，２，７２〜７４ 減算回路、３，５，７，８１〜８
４ Ａ／Ｄコンバータ、４，６，９１〜９３ Ｄ／Ａコ
ンバータ、８，８５ 論理回路、９，１０，１２，１
３，４１，４２，７４，７５ キャパシタ、１１，１
４，４３ 差動増幅器、２０，３０ 基準電位発生回
路、２１．１〜２１．１６，４４ 電位比較器、２２，
３９ａ，３９ｂ エンコーダ、３１〜３８ 電圧比較回
路、７６ 増幅器、Ｓ１〜Ｓ５，Ｓ６．１〜Ｓ６．１
６，Ｓ７〜Ｓ１２，Ｓ２１〜Ｓ３０，Ｓ４１〜Ｓ４６，
Ｓ７１，Ｓ７２ スイッチ。
４ Ａ／Ｄコンバータ、４，６，９１〜９３ Ｄ／Ａコ
ンバータ、８，８５ 論理回路、９，１０，１２，１
３，４１，４２，７４，７５ キャパシタ、１１，１
４，４３ 差動増幅器、２０，３０ 基準電位発生回
路、２１．１〜２１．１６，４４ 電位比較器、２２，
３９ａ，３９ｂ エンコーダ、３１〜３８ 電圧比較回
路、７６ 増幅器、Ｓ１〜Ｓ５，Ｓ６．１〜Ｓ６．１
６，Ｓ７〜Ｓ１２，Ｓ２１〜Ｓ３０，Ｓ４１〜Ｓ４６，
Ｓ７１，Ｓ７２ スイッチ。
Claims (6)
- 【請求項１】 クロック信号に同期して動作し、入力端
子に入力されたアナログ電圧を所定ビット数のデジタル
コードに変換するパイプライン型Ａ／Ｄコンバータであ
って、 その一方端子が前記入力端子に接続され、前記クロック
信号が第１の電位である期間に導通して前記アナログ電
圧をサンプリングするための第１のスイッチ手段、 前記第１のスイッチ手段の他方端子に接続され、前記第
１のスイッチ手段によってサンプリングされたアナログ
電圧を前記クロック信号が第２の電位である期間に第１
のデジタルコードに変換する第１のＡ／Ｄコンバータ、 前記第１のＡ／Ｄコンバータによって生成された第１の
デジタルコードを前記クロック信号が第２の電位である
期間にアナログ電圧に変換するＤ／Ａコンバータ、 前記第１のスイッチ手段の他方端子に接続され、前記第
１のスイッチ手段によってサンプリングされたアナログ
電圧から前記Ｄ／Ａコンバータによって生成されたアナ
ログ電圧を前記クロック信号が第２の電位である期間に
減算し減算結果を出力する減算手段、 その一方端子が前記減算手段から出力されたアナログ電
圧を受け、前記クロック信号が第２の電位である期間に
導通して該アナログ電圧をサンプリングするための第２
のスイッチ手段、 前記第２のスイッチ手段の他方端子に接続され、前記第
２のスイッチ手段によってサンプリングされたアナログ
電圧を前記クロック信号が第１の電位である期間に第２
のデジタルコードに変換する第２のＡ／Ｄコンバータ、
および前記第１および第２のＡ／Ｄコンバータで生成さ
れた第１および第２のデジタルコードに基づいて前記所
定ビット数のデジタルコードを生成する論理回路を備え
る、パイプライン型Ａ／Ｄコンバータ。 - 【請求項２】 前記減算手段は、 その一方電極が前記第１のスイッチ手段の他方端子に接
続されたキャパシタ、およびその一方端子がバイアス用
基準電圧を受け、その他方端子が前記キャパシタの他方
電極に接続され、前記クロック信号が第１の電位である
期間に導通して前記キャパシタを充電させる第３のスイ
ッチ手段を含む、請求項１に記載のパイプライン型Ａ／
Ｄコンバータ。 - 【請求項３】 前記第１のＡ／Ｄコンバータは、 それぞれが複数のデジタルコードに対応する複数の第１
の比較用基準電圧と、それぞれが前記複数のデジタルコ
ードに対応する複数の減算用基準電圧とを生成する第１
の電圧発生手段、 それぞれが、前記複数の第１の比較用基準電圧に対応し
て設けられ、対応の第１の比較用基準電圧と前記第１の
スイッチ手段によってサンプリングされたアナログ電圧
とを比較する複数の第１の電圧比較手段、および前記複
数の第１の電圧比較手段の比較結果に基づいて前記複数
のデジタルコードのうちのいずれかのデジタルコードを
選択し、該選択したデジタルコードを前記第１のデジタ
ルコードとして出力する第１のエンコーダを含み、 前記Ｄ／Ａコンバータは、前記第１の電圧発生手段で生
成された各減算用基準電圧に対応して設けられ、その一
方端子が対応の減算用基準電圧を受け、その他方端子が
前記第１のスイッチ手段の他方端子に接続され、前記第
１のエンコーダによって対応のデジタルコードが選択さ
れたことに応じて導通する第４のスイッチ手段を含み、 前記第２のＡ／Ｄコンバータは、 それぞれが複数のデジタルコードに対応する複数の第２
の比較用基準電圧を生成する第２の電圧発生手段、 それぞれが、前記複数の第２の比較用基準電圧に対応し
て設けられ、対応の第２の比較用基準電圧と前記第２の
スイッチ手段によってサンプリングされたアナログ電圧
とを比較する複数の第２の電圧比較手段、および前記複
数の第２の電圧比較手段の比較結果に基づいて前記複数
のデジタルコードのうちのいずれかのデジタルコードを
選択し、該選択したデジタルコードを前記第２のデジタ
ルコードとして出力する第２のエンコーダを含む、請求
項１または２に記載のパイプライン型Ａ／Ｄコンバー
タ。 - 【請求項４】 クロック信号に同期して動作し、入力端
子に入力されたアナログ電位を所定ビット数のデジタル
コードに変換するパイプライン型Ａ／Ｄコンバータであ
って、 その一方端子が前記入力端子に接続され、前記クロック
信号が第１の電位である期間に導通して前記アナログ電
位をサンプリングするための第１のスイッチ手段、 その一方端子が第１の基準電位を受け、前記クロック信
号が第１の電位である期間に導通して前記第１のスイッ
チ手段によって発生するノイズを打消すための第２のス
イッチ手段、 前記第１のスイッチ手段の他方端子に接続され、前記第
１のスイッチ手段によってサンプリングされたアナログ
電位を前記クロック信号が第２の電位である期間に第１
のデジタルコードに変換する第１のＡ／Ｄコンバータ、 前記第１のＡ／Ｄコンバータによって生成された第１の
デジタルコードを前記クロック信号が第２の電位である
期間にアナログ電位に変換するＤ／Ａコンバータ、 その一方電極が前記第１のスイッチ手段の他方電極に接
続され、前記第１のスイッチ手段によってサンプリング
されたアナログ電位から前記Ｄ／Ａコンバータによって
生成されたアナログ電位を前記クロック信号が第２の電
位である期間に減算するための第１のキャパシタ、 その一方電極が前記第２のスイッチ手段の他方電極に接
続された第２のキャパシタ、 その一方端子が第２の基準電位を受け、その他方端子が
前記第１および第２のキャパシタの他方電極に接続さ
れ、前記クロック信号が第１の電位である期間に導通し
て前記第１および第２のキャパシタを充電させる第３の
スイッチ手段、 その第１および第２の入力端子がそれぞれ前記第１およ
び第２のスイッチ手段の他方端子に接続された差動増幅
器、 各々の一方電極がそれぞれ前記差動増幅器の第１および
第２の出力端子に接続され、前記クロック信号が第２の
電位である期間に導通して前記差動増幅器の出力電圧を
サンプリングするための第４および第５のスイッチ手
段、 前記第４および第５のスイッチ手段の他方端子に接続さ
れ、前記第４および第５のスイッチ手段によってサンプ
リングされた前記差動増幅器の出力電圧を前記クロック
信号が第１の電位である期間に第２のデジタルコードに
変換する第２のＡ／Ｄコンバータ、および前記第１およ
び第２のＡ／Ｄコンバータで生成された第１および第２
のデジタルコードに基づいて前記所定ビット数のデジタ
ルコードを生成する論理回路を備える、パイプライン型
Ａ／Ｄコンバータ。 - 【請求項５】 前記第１のＡ／Ｄコンバータは、 それぞれが複数のデジタルコードに対応する複数の比較
用基準電位と、それぞれが前記複数のデジタルコードに
対応する複数の減算用基準電位とを生成する基準電位発
生手段、 それぞれが、前記複数の比較用基準電位に対応して設け
られ、対応の比較用基準電位と前記第１のスイッチ手段
でサンプリングされたアナログ電位とを比較する複数の
電位比較手段、および前記複数の電位比較手段の比較結
果に基づいて前記複数のデジタルコードのうちのいずれ
かのデジタルコードを選択し、該選択したデジタルコー
ドを前記第１のデジタルコードとして出力する第１のエ
ンコーダを含み、 前記Ｄ／Ａコンバータは、前記基準電位発生手段で生成
された各減算用基準電位に対応して設けられ、その一方
端子が対応の減算用基準電位を受け、その他方端子が前
記第１のスイッチ手段の他方端子に接続され、前記第１
のエンコーダによって対応のデジタルコードが選択され
たことに応じて導通する第６のスイッチ手段を含み、 前記第２のＡ／Ｄコンバータは、 それぞれが複数のデジタルコードに対応する複数の比較
用基準電圧を生成する基準電圧発生手段、 それぞれが、前記複数の比較用基準電圧に対応して設け
られ、対応の比較用基準電圧と前記第４および第５のス
イッチ手段によってサンプリングされた前記差動増幅器
の出力電圧とを比較する複数の電圧比較手段、および前
記複数の電圧比較手段の比較結果に基づいて前記複数の
デジタルコードのうちのいずれかのデジタルコードを選
択し、該選択したデジタルコードを前記第２のデジタル
コードとして出力する第２のエンコーダを含む、請求項
４に記載のパイプライン型Ａ／Ｄコンバータ。 - 【請求項６】 さらに、前記第２のスイッチ手段と並列
に接続され、前記クロック信号が第２の電位である期間
に導通して前記第６のスイッチ手段によって発生するノ
イズを打消すための第７のスイッチ手段を備える、請求
項５に記載のパイプライン型Ａ／Ｄコンバータ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP08384196A JP3581485B2 (ja) | 1996-04-05 | 1996-04-05 | パイプライン型ａ／ｄコンバータ |
| US08/740,520 US5821893A (en) | 1996-04-05 | 1996-10-30 | Pipeline type A/D converter |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP08384196A JP3581485B2 (ja) | 1996-04-05 | 1996-04-05 | パイプライン型ａ／ｄコンバータ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09275341A true JPH09275341A (ja) | 1997-10-21 |
| JP3581485B2 JP3581485B2 (ja) | 2004-10-27 |
Family
ID=13813943
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP08384196A Expired - Fee Related JP3581485B2 (ja) | 1996-04-05 | 1996-04-05 | パイプライン型ａ／ｄコンバータ |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5821893A (ja) |
| JP (1) | JP3581485B2 (ja) |
Families Citing this family (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100235465B1 (ko) * | 1996-05-29 | 1999-12-15 | 유기범 | 플래시형 아날로그-디지탈 변환기 |
| US6304206B1 (en) * | 1997-09-04 | 2001-10-16 | Sanyo Electric Co., Ltd. | Voltage comparator, operational amplifier and analog-to-digital conversion circuit employing the same |
| US6133864A (en) * | 1998-04-01 | 2000-10-17 | Stmicroelectronics, Inc. | Analog-to-digital converter for processing analog signals from a large array of detectors |
| KR100301041B1 (ko) * | 1998-05-29 | 2001-09-22 | 윤종용 | 플래쉬방식아날로그/디지털변환장치 |
| US6288663B1 (en) * | 1998-08-12 | 2001-09-11 | Texas Instruments Incorporated | Pipelined analog-to-digital converter with relaxed inter-stage amplifier requirements |
| US6366230B1 (en) * | 2000-06-07 | 2002-04-02 | Texas Instruments Incorporated | Pipelined analog-to-digital converter |
| US6369744B1 (en) * | 2000-06-08 | 2002-04-09 | Texas Instruments Incorporated | Digitally self-calibrating circuit and method for pipeline ADC |
| JP2001352243A (ja) * | 2000-06-08 | 2001-12-21 | Fujitsu Ltd | Ａ／ｄ変換器及びａ／ｄ変換方法 |
| JP2004096636A (ja) * | 2002-09-03 | 2004-03-25 | Sanyo Electric Co Ltd | アナログ−デジタル変換回路 |
| US6784814B1 (en) | 2003-03-07 | 2004-08-31 | Regents Of The University Of Minnesota | Correction for pipelined analog to digital (A/D) converter |
| WO2007032110A1 (ja) * | 2005-09-16 | 2007-03-22 | Matsushita Electric Industrial Co., Ltd. | Ａ／ｄ変換器及びａ／ｄ変換方法 |
| US8830109B1 (en) * | 2013-03-12 | 2014-09-09 | Semtech Corporation | Switchable conductance pipeline analog-to-digital conversion |
| JP2015103820A (ja) * | 2013-11-20 | 2015-06-04 | 株式会社東芝 | アナログ／ディジタル変換器及びアナログ／ディジタル変換方法 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4894656A (en) * | 1988-11-25 | 1990-01-16 | General Electric Company | Self-calibrating pipelined subranging analog-to-digital converter |
| JP3153271B2 (ja) * | 1991-07-05 | 2001-04-03 | 株式会社日立製作所 | Ａｄ変換器 |
| KR970005828B1 (ko) * | 1993-12-31 | 1997-04-21 | 김정덕 | 파이프 라인 구조의 다단 아날로그/디지탈 변환기 |
-
1996
- 1996-04-05 JP JP08384196A patent/JP3581485B2/ja not_active Expired - Fee Related
- 1996-10-30 US US08/740,520 patent/US5821893A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US5821893A (en) | 1998-10-13 |
| JP3581485B2 (ja) | 2004-10-27 |
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Legal Events
| Date | Code | Title | Description |
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| A977 | Report on retrieval |
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|
| A131 | Notification of reasons for refusal |
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|
| A521 | Written amendment |
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|
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| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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| A61 | First payment of annual fees (during grant procedure) |
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|
| R150 | Certificate of patent or registration of utility model |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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