JPH09186676A - Ｐｎコードのビット誤り測定装置 - Google Patents

Abstract

(57)【要約】 【課題】 ＰＮコードデータのビット誤り測定を高速に
行い、回路規模の増大も抑える。 【解決手段】 ＰＮコード発生部７としてメモリを用い
る。このメモリ内には、アドレス対応にｎ段ＰＮコード
データが取り得る全てのＰＮコードパターンを、被測定
ＰＮコードのｎビットシフトしたパターンで格納してお
く。初期時に、被測定ＰＮコード１をＳ／Ｐ変換部１１
でパラレルデータ１２に変換してメモリ７のアドレス入
力とし、メモリを被測定ＰＮコードに同期させ、メモリ
読出し出力８をアドレス入力とすることで、メモリ７を
自走状態とする。以後、比較演算部９で被測定ＰＮコー
ド１２と読出しコード８とをビットパラレルに比較す
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はＰＮ（Ｐｓｅｕｄｏ
Ｎｏｉｓｅ）コードのビット誤り測定装置に関し、特
に通信機器の高速データ伝送系の確認試験に適用される
ＰＮコードのビット誤り測定装置に関するものである。

【０００２】

【従来の技術】相手装置のデータ伝送系から送出されて
くる擬似ランダムパターンであるＰＮコードパターンデ
ータを受信し、当該データ伝送系のデータビット誤り率
を測定するために、ＰＮコードのビット誤り率測定装置
が用いられる。図３は従来のこの種のＰＮコードビット
誤り率測定装置のブロック図である。

【０００３】図３を参照すると、所定ビット数からなる
シフトレジスタにより構成された周知のＰＮコード発生
部２が設けられており、このＰＮコード発生部２からビ
ットシリアルに発生されるＰＮコード３は比較演算部４
の一入力となると共に、切替え部５の一入力ともなって
いる。

【０００４】相手装置のデータ伝送系から送出された被
測定ＰＮコードデータ１はビットシリアルに切替え部５
の他入力となると共に、比較演算部４の他入力ともなっ
ている。

【０００５】切替え部５はＰＮコード発生部２への入力
を選択するものであり、動作初期時には被測定ＰＮコー
ドデータ１をＰＮコード発生部２へ供給し、その後の同
期動作時にはＰＮコード発生部２自身のＰＮコード３を
選択してＰＮコード発生部２の入力へフィードバックし
て供給するようになっている。

【０００６】比較演算部４は両入力１，３をビットシリ
アルに比較して一致／不一致を検出し、被測定ＰＮコー
ドデータのビット誤り検出結果を出力する。尚、ＰＮコ
ード発生部２はリセット入力１４が供給されており、外
部リセットが可能となっている。

【０００７】かかる構成において、動作初期時において
は、ＰＮコード発生部２の入力には被測定ＰＮコードデ
ータ１が切替え部５を介してビットシリアルに供給され
ており、この被測定ＰＮコード１に対してＰＮコード発
生部２を同期動作する様にしている。

【０００８】すなわち、被測定ＰＮコードデータ１をＰ
Ｎコード発生部２のシフトレジスタへ１ビットずつ順次
セットしつつシフトさせ、そのとき得られるシフトレジ
スタの出力ビット３と被測定ＰＮコードデータ１とのビ
ットとを、比較演算部４にて比較する。ＰＮコードのビ
ット数の全て（連続ビット）が一致したとき、被測定Ｐ
Ｎコード１とＰＮコード発生部２の出力ＰＮコードとが
同期したと判定されるので、この時点で切替え部５はＰ
Ｎコード発生部２の入力として、ＰＮコード発生部２の
出力ＰＮコード３を選択する様制御される。

【０００９】その結果、ＰＮコード発生部２は閉ループ
の状態となって自走状態となり、被測定コード１に同期
したＰＮコード３を以降生成し続けることになる。

【００１０】そこで、この状態において、それ以降の被
測定ＰＮコードデータ１とＰＮコード発生部２の出力Ｐ
Ｎコード３とをビット比較すれば、ビット毎の誤り確認
が可能となり、ＰＮコードのビット誤り測定がなされる
のである。

【００１１】

【発明が解決しようとする課題】この様な図３に示した
従来のＰＮコードのビット誤り測定装置においては、Ｐ
Ｎコード発生部２がシフトレジスタ構成となっているた
めに、全体としてはビットシリアルな動作を余儀なくさ
れており、よって高速リードでのデータには対応できな
くなるという欠点がある。

【００１２】特に、ＰＮコードの１データ長が長くなる
と、シフトレジスタのビット数がそれに伴って多くなる
ために、回路規模が大になるという欠点もある。

【００１３】本発明の目的は、回路規模の増大を招来せ
ずに、また高速レートのデータにも充分対応できるＰＮ
コードのビット誤り測定装置を提供することである。

【００１４】

【課題を解決するための手段】本発明によれば、外部か
ら供給されるｎビットパターン（ｎは２以上の整数）の
被測定ＰＮコードと内部ＰＮコードとを比較してビット
誤りを検出するようにしたＰＮコードのビット誤り測定
装置であって、シリアル入力される前記被測定ＰＮコー
ドをｎビットパラレル被測定ＰＮコードに変換するパラ
レル変換手段と、前記被測定ＰＮコードに対してｎビッ
トシフトしたビットパターンで前記被測定ＰＮコードが
取り得る全てのｎビットパターンコードをアドレス対応
に予め格納した内部ＰＮコード格納手段と、前記被測定
ＰＮコードと前記ＰＮコード格納手段から読出された内
部ＰＮコードとを択一的に前記ＰＮコード格納手段のア
ドレス入力とする切替え手段と、前記被測定ＰＮコード
と前記内部ＰＮコード格納手段から読出された内部ＰＮ
コードとを比較する比較手段とを含むことを特徴とする
ＰＮコードのビット誤り測定装置が得られる。

【００１５】

【発明の実施の形態】本発明の作用を述べる。ＰＮコー
ドの発生部としてシフトレジスタを用いる代りに、ＰＮ
コードの各パターンを予め格納したメモリを用い、被測
定ＰＮコードをビットパラレルとしてこのメモリのアド
レスとして入力する。このアドレスとメモリの格納ＰＮ
コードパターンとの組合せを予め設定しておくことで、
全てビットパラレル処理ができ、高速動作が可能とな
る。また、ＰＮコードのデータ長が長くなっても、単に
メモリ容量を増やすことにより対処でき、回路規模の増
大は抑えられる。

【００１６】以下に本発明の実施例について図面を用い
て説明する。

【００１７】図１は本発明の実施例のブロック図であ
る。図１を参照すると、ＰＮコード発生部７はメモリ構
成であり、アドレス入力に対応したＰＮコードパターン
データがビットパラレルに読出されて出力され、パラレ
ルのＰＮコードデータ８が比較演算部９の一入力となる
と共に、切替え部１０の一入力ともなっている。

【００１８】相手装置のデータ伝送系から送出された被
測定ＰＮコードデータ１はシリアル／パラレル変換部１
１にてパラレルに変換され、この変換出力１２は切替え
部１０の他入力となると共に、比較演算部９の他入力と
なる。

【００１９】切替え部５はＰＮコード発生部７のメモリ
へのアドレス入力を選択するものであり、動作初期時に
は、パラレルの被測定ＰＮコードデータ１２をメモリへ
のアドレス入力とし、その後の同期動作時にはＰＮコー
ド発生部７のメモリ出力であるパラレルＰＮコードデー
タ８をメモリのアドレス入力としてフィードバックする
様になっている。

【００２０】比較演算部９は両入力１２，８をビットク
ロックに同期してラッチし、これ等両ラッチ出力をビッ
トパラレルに比較して各対応ビット毎の一致／不一致を
検出し、被測定ＰＮコードデータのビット誤り検出結果
６を出力する。

【００２１】図２は図１のＰＮコード発生部７のメモリ
における記憶内容を説明するための図であり、（Ａ）は
アドレス入力とメモリテーブルとの関係を示し、（Ｂ）
はｎ段（ｎビット）シリアルＰＮコードデータ信号パタ
ーン例を示している。

【００２２】被測定ＰＮコードデータ１は図２（Ｂ）に
示す如きｎ段（ｎビット）のシリアルコードデータであ
り、｛１｝，｛２｝，…，｛ｍ−１｝，｛ｍ｝の各パタ
ーンがｍ組連続するコードであるものとする。

【００２３】従って、メモリ７へのアドレス入力には、
｛１｝，｛２｝，…，｛ｍ｝のｎビットパターンデータ
が順次供給されることになる。そこで、本発明では、メ
モリ７のこれ等各アドレス｛１｝，｛２｝，…，｛ｍ−
１｝，｛ｍ｝に夫々対応して、ｎビットパターン
｛２｝，｛３｝，…，｛ｍ｝，｛１｝を予め格納してお
くのである。

【００２４】すなわち、アドレス入力である被測定ＰＮ
コードに対してｎビットだけシフトしたビットパターン
となる様に、当該被測定ＰＮコードが取り得る全てのｎ
ビットパターンをアドレス対応に予め格納しておくもの
である。

【００２５】かかる構成において、動作初期時には、切
替え部１０はＰＮコード発生部７のメモリアドレスとし
て被測定ＰＮコード１のパラレルデータ１２を選択す
る。この時、被測定ＰＮコード１はビットシリアルに順
次入力されるが、例えば、１ビット入力される毎にシリ
アル／パラレル変換部１１でパラレル変換し、このパラ
レルデータをメモリアドレス入力とすることにより読出
されるＰＮコードと被測定ＰＮコード１２とを、比較演
算部９で夫々ビット対応に比較する。

【００２６】この場合、ＰＮコード発生部７のＰＮコー
ド８と入力される被測定ＰＮコードとは、図２（Ｂ）に
示した如く、ｎビットシフトした関係にあるので、ＰＮ
コード８を１クロック分だけ遅延したもの（ラッチした
もの）と、そのとき入力されている被測定ＰＮコード１
２とをビット対応に比較する。

【００２７】こうして、被測定ＰＮコードデータ１が１
ビット入力される毎に上述の動作を繰返し、全てのビッ
ト比較結果が一致すれば、メモリ出力８と被測定ＰＮコ
ード１２との同期がとれたことになる。従って、この時
点で切替え部１０を制御してＰＮコード発生部７のメモ
リアドレスをメモリ読出し出力８に切替え、ＰＮコード
発生部７の自走状態動作を以降維持する。

【００２８】この状態において、それ以降はシリアル／
パラレル変換部１１はシリアル入力１のｎビット毎にパ
ラレル変換を行うことで、被測定ＰＮパラレルコード１
２とＰＮコード発生部７のメモリ出力８とは以後同期が
とれて動作することになる。よって、比較演算部９に
て、メモリ出力データ８を、図２（Ｂ）のｎ段シリアル
ＰＮコードの各｛１｝，｛２｝，…，｛ｍ｝の１パター
ン（ｎビット）長のタイミングでラッチして、１パター
ン長のタイミング分だけ遅延したラッチ出力と、現在の
被測定ＰＮコード１２とをビット対応に比較すれば、正
常時は同一パターン同士の比較となるが、被測定ＰＮコ
ード１２にビット誤りが生じていれば、ビット誤り検出
結果６が得られるのである。

【００２９】尚、ＰＮコード発生部７のＰＮコード発生
タイミングを変更するには、外部よりリセット信号１４
を入力してメモリアドレス値をリセットすることにより
可能である。

【００３０】

【発明の効果】叙上の如く、本発明によれば、ＰＮコー
ド発生部として、予めＰＮコードの全てのビットパター
ンを予めアドレス対応に格納したメモリを用いて、ビッ
トパラレルに処理するようにしたので、高速レートのデ
ータでも十分に対応でき、またＰＮコードパターン長が
大となってもメモリ容量を拡大するのみであって、ハー
ドウェアの増大はないという効果がある。

【図面の簡単な説明】

【図１】本発明の実施例のブロック図である。

【図２】図１のＰＮコード発生部７のメモリの内容を説
明するための図である。

【図３】従来のＰＮコードのビット誤り測定装置の例を
示すブロック図である。

【符号の説明】

７ ＰＮコード発生部（メモリ） ９ 比較演算部 １０ 切替え部 １１ シリアル／パラレル変換部

Claims (3)

【特許請求の範囲】
1. 【請求項１】 外部から供給されるｎビットパターン
   （ｎは２以上の整数）の被測定ＰＮコードと内部ＰＮコ
   ードとを比較してビット誤りを検出するようにしたＰＮ
   コードのビット誤り測定装置であって、シリアル入力さ
   れる前記被測定ＰＮコードをｎビットパラレル被測定Ｐ
   Ｎコードに変換するパラレル変換手段と、前記被測定Ｐ
   Ｎコードに対してｎビットシフトしたビットパターンで
   前記被測定ＰＮコードが取り得る全てのｎビットパター
   ンコードをアドレス対応に予め格納した内部ＰＮコード
   格納手段と、前記被測定ＰＮコードと前記ＰＮコード格
   納手段から読出された内部ＰＮコードとを択一的に前記
   ＰＮコード格納手段のアドレス入力とする切替え手段
   と、前記被測定ＰＮコードと前記内部ＰＮコード格納手
   段から読出された内部ＰＮコードとを比較する比較手段
   とを含むことを特徴とするＰＮコードのビット誤り測定
   装置。
2. 【請求項２】 前記切替え手段は、初期時において前記
   被測定ＰＮコードを前記アドレス入力として導出し、前
   記比較手段による一致の検出に応答して前記内部ＰＮコ
   ード格納手段から読出された内部ＰＮコードを前記アド
   レス入力として導出するよう切替え動作することを特徴
   とする請求項１記載のＰＮコードのビット誤り測定装
   置。
3. 【請求項３】 前記比較手段は、前記被測定ＰＮコード
   と前記内部ＰＮコードとをビットパラレルにかつビット
   対応に比較して、ビットエラーを検出するようにしたこ
   とを特徴とする請求項１または２記載のＰＮコードのビ
   ット誤り測定装置。