JPH08307405A - フレーム同期検出装置 - Google Patents
フレーム同期検出装置Info
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- JPH08307405A JPH08307405A JP7111555A JP11155595A JPH08307405A JP H08307405 A JPH08307405 A JP H08307405A JP 7111555 A JP7111555 A JP 7111555A JP 11155595 A JP11155595 A JP 11155595A JP H08307405 A JPH08307405 A JP H08307405A
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- 238000001514 detection method Methods 0.000 title claims abstract description 9
- 238000006243 chemical reaction Methods 0.000 claims description 4
- 238000012544 monitoring process Methods 0.000 claims description 3
- 230000001360 synchronised effect Effects 0.000 abstract description 2
- 238000010586 diagram Methods 0.000 description 4
- 238000007796 conventional method Methods 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
Classifications
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
- Y02D30/00—Reducing energy consumption in communication networks
- Y02D30/50—Reducing energy consumption in communication networks in wire-line communication networks, e.g. low power modes or reduced link rate
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- Time-Division Multiplex Systems (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】
【目的】 ＰＣＭシリアルデータのフレーム同期パター
ン検出を、高速なＥＣＬ素子を用いることなく低速のＣ
ＭＯＳ素子で実現可能とする。 【構成】 ＰＣＭビットシリアルデータを８ビットシフ
トレジスタ１にて１ワード８ビットのワードシリアルデ
ータに変換する。このワードシリアルデータをワードラ
ッチＬ１〜Ｌ４により順次ワードシフトして各ラッチに
ワード単位に取込む。これ等ラッチＬ１〜Ｌ４の全パラ
レルビットｂ１〜ｂ３１を、フレーム同期パターン長の
２４ビット毎に１ビットずつずらせて８組のビット長
（ｂ１〜ｂ２４，ｂ２〜ｂ２５，・・・，ｂ８〜ｂ３
１）に区切り、これ等８組のビットパターンを８個のフ
レーム同期部Ｆ１〜Ｆ８へ夫々入力して同期パターン検
出を行う。これにより、ＰＣＭシリアルデータのビット
レートの１／８の速度でフレーム同期検出を行うことが
できる。
ン検出を、高速なＥＣＬ素子を用いることなく低速のＣ
ＭＯＳ素子で実現可能とする。 【構成】 ＰＣＭビットシリアルデータを８ビットシフ
トレジスタ１にて１ワード８ビットのワードシリアルデ
ータに変換する。このワードシリアルデータをワードラ
ッチＬ１〜Ｌ４により順次ワードシフトして各ラッチに
ワード単位に取込む。これ等ラッチＬ１〜Ｌ４の全パラ
レルビットｂ１〜ｂ３１を、フレーム同期パターン長の
２４ビット毎に１ビットずつずらせて８組のビット長
（ｂ１〜ｂ２４，ｂ２〜ｂ２５，・・・，ｂ８〜ｂ３
１）に区切り、これ等８組のビットパターンを８個のフ
レーム同期部Ｆ１〜Ｆ８へ夫々入力して同期パターン検
出を行う。これにより、ＰＣＭシリアルデータのビット
レートの１／８の速度でフレーム同期検出を行うことが
できる。
Description
【０００１】
【産業上の利用分野】本発明はフレーム同期検出装置に
関し、特にビットシリアルに伝送されてくるフレーム情
報を監視しつつそれに含まれるフレーム同期パターンを
検出するフレーム同期検出装置に関するものである。
関し、特にビットシリアルに伝送されてくるフレーム情
報を監視しつつそれに含まれるフレーム同期パターンを
検出するフレーム同期検出装置に関するものである。
【０００２】
【従来の技術】ＰＣＭビットシリアル信号のフレームの
頭出しは、フレームの先頭を示すフレーム同期パターン
を検出することにより行われる。従来のこのフレーム同
期パターンの検出方法を図３を参照しつつ説明する。図
３において、ＰＣＭビットシリアル信号はシフトレジス
タ１へ入力されて、フレーム同期パターン長のパラレル
信号に変換される。
頭出しは、フレームの先頭を示すフレーム同期パターン
を検出することにより行われる。従来のこのフレーム同
期パターンの検出方法を図３を参照しつつ説明する。図
３において、ＰＣＭビットシリアル信号はシフトレジス
タ１へ入力されて、フレーム同期パターン長のパラレル
信号に変換される。
【０００３】このパラレル変換出力は基準となる既知の
フレーム同期パターンと一致検出部３にて比較され、そ
の比較結果がエラービット数算出部４へ入力される。こ
のエラービット数算出部４においては、不一致のビット
数をエラービットとして計数し、この計数結果をフレー
ム同期判定部５へ出力する。フレーム同期判定部５で
は、このエラービット数が予め定められている設定値以
上の場合は、同期パターンではないと判定され、次の１
ビットだけシフトされたパラレルデータが既知のフレー
ム同期パターンと比較される。
フレーム同期パターンと一致検出部３にて比較され、そ
の比較結果がエラービット数算出部４へ入力される。こ
のエラービット数算出部４においては、不一致のビット
数をエラービットとして計数し、この計数結果をフレー
ム同期判定部５へ出力する。フレーム同期判定部５で
は、このエラービット数が予め定められている設定値以
上の場合は、同期パターンではないと判定され、次の１
ビットだけシフトされたパラレルデータが既知のフレー
ム同期パターンと比較される。
【０００４】以上の動作が、エラービット数が設定値よ
り小となるまで繰り返して行われ、エラービット数が設
定値より小となったときに、フレーム同期判定部５から
フレーム同期パターンを検出したことを示す各種のフレ
ームタイミング信号，ワードタイミング信号，ラッチタ
イミング信号等が生成される。
り小となるまで繰り返して行われ、エラービット数が設
定値より小となったときに、フレーム同期判定部５から
フレーム同期パターンを検出したことを示す各種のフレ
ームタイミング信号，ワードタイミング信号，ラッチタ
イミング信号等が生成される。
【０００５】シリアルレジスタ及びラッチ２はＰＣＭビ
ットシリアルデータを順次取り込んでワードシリアルデ
ータに変換するものであり、フレーム同期判定部５によ
りフレーム同期が検出されたとき、正確なワードシリア
ルデータを以降順次出力するようになっている。
ットシリアルデータを順次取り込んでワードシリアルデ
ータに変換するものであり、フレーム同期判定部５によ
りフレーム同期が検出されたとき、正確なワードシリア
ルデータを以降順次出力するようになっている。
【０００６】
【発明が解決しようとする課題】図３に示した従来のフ
レーム同期検出装置においては、ＰＣＭビットシリアル
信号が１ビット入力される毎にフレーム同期判定を行う
方式であるために、その判定動作はＰＣＭシリアル信号
１ビットの時間間隔以内に行われる必要がある。従っ
て、ＰＣＭ信号が高速のビットレートを有するものであ
る場合には、極めて高速性を有する例えばＥＣＬ（エミ
ッタカップルドロジック）素子等により回路を構成する
必要があり、高価になるという欠点がある。
レーム同期検出装置においては、ＰＣＭビットシリアル
信号が１ビット入力される毎にフレーム同期判定を行う
方式であるために、その判定動作はＰＣＭシリアル信号
１ビットの時間間隔以内に行われる必要がある。従っ
て、ＰＣＭ信号が高速のビットレートを有するものであ
る場合には、極めて高速性を有する例えばＥＣＬ（エミ
ッタカップルドロジック）素子等により回路を構成する
必要があり、高価になるという欠点がある。
【０００７】本発明の目的は、高速のビットレートを有
するＰＣＭ信号のフレーム同期を検出する場合にも、Ｃ
ＭＯＳ等の標準速度で動作する素子の使用を可能とした
フレーム同期検出装置を提供することである。
するＰＣＭ信号のフレーム同期を検出する場合にも、Ｃ
ＭＯＳ等の標準速度で動作する素子の使用を可能とした
フレーム同期検出装置を提供することである。
【０００８】
【課題を解決するための手段】本発明によれば、ビット
シリアルに伝送されてくるフレーム情報を監視しつつそ
れに含まれるフレーム同期パターンを検出するフレーム
同期検出装置であって、ビットシリアル入力を１ワード
ｎビット（ｎは２以上の整数）のワードシリアル信号に
変換するワードシリアル変換手段と、前記ワードシリア
ル信号をワード単位に順次ラッチする複数のワードラッ
チ手段と、前記ラッチ手段の各パラレル出力ビットのう
ち、前記フレーム同期パターンのビット数に等しいビッ
ト数で互いに異なるｎ組のビット組み合わせパターンに
ついて夫々基準フレーム同期パターンと比較するｎ個の
比較手段とを含み、これ等ｎ個の比較結果によりフレー
ム同期を検出するようにしたことを特徴とするフレーム
同期検出装置が得られる。
シリアルに伝送されてくるフレーム情報を監視しつつそ
れに含まれるフレーム同期パターンを検出するフレーム
同期検出装置であって、ビットシリアル入力を１ワード
ｎビット（ｎは２以上の整数）のワードシリアル信号に
変換するワードシリアル変換手段と、前記ワードシリア
ル信号をワード単位に順次ラッチする複数のワードラッ
チ手段と、前記ラッチ手段の各パラレル出力ビットのう
ち、前記フレーム同期パターンのビット数に等しいビッ
ト数で互いに異なるｎ組のビット組み合わせパターンに
ついて夫々基準フレーム同期パターンと比較するｎ個の
比較手段とを含み、これ等ｎ個の比較結果によりフレー
ム同期を検出するようにしたことを特徴とするフレーム
同期検出装置が得られる。
【０００９】
【作用】ＰＣＭビットシリアルデータをシフトレジスタ
により１ワードｎビットのワードパラレルデータに変換
し、この変換後のワードパラレルデータによりフレーム
同期パターンを検出する。この場合、検出すべきフレー
ム同期パターンの先頭ビット開始位置が、パラレルデー
タのどの位置にあるかという不確定性が生じる。この不
確定性を除去するために、不確定に現れるパターンの数
だけのフレーム同期検出部を設けるようにする。
により１ワードｎビットのワードパラレルデータに変換
し、この変換後のワードパラレルデータによりフレーム
同期パターンを検出する。この場合、検出すべきフレー
ム同期パターンの先頭ビット開始位置が、パラレルデー
タのどの位置にあるかという不確定性が生じる。この不
確定性を除去するために、不確定に現れるパターンの数
だけのフレーム同期検出部を設けるようにする。
【００１０】すなわち、１ワードｎビットとして動作速
度を１／ｎに低減するには、ＰＣＭビットシリアルデー
タを１ワードｎビットのワードパラレルデータとし、ｎ
個のフレーム同期検出部を設けて、これ等ｎ個のフレー
ム同期検出部において、不確定に現れるｎ個の同期パタ
ーンの検出を同時に行い、動作速度をＰＣＭビットレー
トの１／ｎに低減させる。
度を１／ｎに低減するには、ＰＣＭビットシリアルデー
タを１ワードｎビットのワードパラレルデータとし、ｎ
個のフレーム同期検出部を設けて、これ等ｎ個のフレー
ム同期検出部において、不確定に現れるｎ個の同期パタ
ーンの検出を同時に行い、動作速度をＰＣＭビットレー
トの１／ｎに低減させる。
【００１１】
【実施例】以下、図面を用いて本発明の実施例について
説明する。
説明する。
【００１２】図１は本発明の実施例のブロック図であ
り、図３と同等部分は同一符号にて示されている。尚、
本実施例では、同期パターン長が２４ビットであり、動
作速度をビットレートの１／８に低減させる場合につい
て示す。
り、図３と同等部分は同一符号にて示されている。尚、
本実施例では、同期パターン長が２４ビットであり、動
作速度をビットレートの１／８に低減させる場合につい
て示す。
【００１３】図１において、ＰＣＭビットシリアルデー
タはシフトレジスタ１とシフトレジスタ及びラッチ回路
２へ夫々入力される。シフトレジスタ１は８ビット（１
ワード）構成とされており、ビットシリアルデータを１
ワード８ビットのワードシリアルデータに変換するもの
である。
タはシフトレジスタ１とシフトレジスタ及びラッチ回路
２へ夫々入力される。シフトレジスタ１は８ビット（１
ワード）構成とされており、ビットシリアルデータを１
ワード８ビットのワードシリアルデータに変換するもの
である。
【００１４】変換されたワードシリアルデータは４段の
縦続構成のワードラッチ回路Ｌ１〜Ｌ４へワードシフト
が行われて各ワード毎に順次ラッチされることになる。
尚、最終段ラッチ回路Ｌ４は７ビット構成とされている
ものとする。各ワードラッチ回路Ｌ１〜Ｌ４にラッチさ
れた各ビットを図２に示す如くラッチ回路Ｌ４の先頭ビ
ットから順にｂ１，ｂ２，ｂ３，・・・とすると、最終
段ラッチ回路Ｌ１の最終ビットはｂ３１となる。
縦続構成のワードラッチ回路Ｌ１〜Ｌ４へワードシフト
が行われて各ワード毎に順次ラッチされることになる。
尚、最終段ラッチ回路Ｌ４は７ビット構成とされている
ものとする。各ワードラッチ回路Ｌ１〜Ｌ４にラッチさ
れた各ビットを図２に示す如くラッチ回路Ｌ４の先頭ビ
ットから順にｂ１，ｂ２，ｂ３，・・・とすると、最終
段ラッチ回路Ｌ１の最終ビットはｂ３１となる。
【００１５】これ等全てのラッチ回路Ｌ１〜Ｌ４のパラ
レルビットｂ１〜ｂ３１において、定期的にフレーム同
期パターンが現れるパターン（ビットの組合せ）は、ｂ
１〜ｂ２４，ｂ２〜ｂ２５，ｂ３〜ｂ２６，ｂ４〜ｂ２
７，ｂ５〜ｂ２８，ｂ６〜ｂ２９，ｂ７〜ｂ３０，ｂ８
〜ｂ３１の８組である。
レルビットｂ１〜ｂ３１において、定期的にフレーム同
期パターンが現れるパターン（ビットの組合せ）は、ｂ
１〜ｂ２４，ｂ２〜ｂ２５，ｂ３〜ｂ２６，ｂ４〜ｂ２
７，ｂ５〜ｂ２８，ｂ６〜ｂ２９，ｂ７〜ｂ３０，ｂ８
〜ｂ３１の８組である。
【００１６】そこで、本発明では、この不確定性（８通
りの不確定性）を考慮して、これ等８組の各パターンに
夫々対応して８個のフレーム同期部Ｆ１〜Ｆ８を設けて
いる。これ等フレーム同期部Ｆ１〜Ｆ８は全て同一構成
であり、図１においては、フレーム同期部Ｆ８について
のみその具体例を示しており、図３に示した従来のフレ
ーム同期部（一致検出部３，エラービット数算出部４及
びフレーム同期判定部５）と同一構成である。
りの不確定性）を考慮して、これ等８組の各パターンに
夫々対応して８個のフレーム同期部Ｆ１〜Ｆ８を設けて
いる。これ等フレーム同期部Ｆ１〜Ｆ８は全て同一構成
であり、図１においては、フレーム同期部Ｆ８について
のみその具体例を示しており、図３に示した従来のフレ
ーム同期部（一致検出部３，エラービット数算出部４及
びフレーム同期判定部５）と同一構成である。
【００１７】これ等各フレーム同期部Ｆ１〜Ｆ８の各種
タイミング信号（ラッチタイミング信号，ワードタイミ
ング信号，フレームタイミング信号）はセレクタ７にて
択一的に導出されてシフトレジスタ及びラッチ回路２等
の次段回路へ供給される。セレクタ７では、フレーム同
期判定部５によりフレーム同期パターンが検出されたフ
レーム同期部（Ｆ１〜Ｆ８）のタイミング信号を選択す
るものである。
タイミング信号（ラッチタイミング信号，ワードタイミ
ング信号，フレームタイミング信号）はセレクタ７にて
択一的に導出されてシフトレジスタ及びラッチ回路２等
の次段回路へ供給される。セレクタ７では、フレーム同
期判定部５によりフレーム同期パターンが検出されたフ
レーム同期部（Ｆ１〜Ｆ８）のタイミング信号を選択す
るものである。
【００１８】尚、図１において、８個のフレーム同期部
Ｆ１〜Ｆ８のうちフレーム同期パターンを検出したフレ
ーム同期部の上位８ビット入力がフレーム同期のとれた
１ワードを示すことになるので、この１ワードをワード
パラレルに外部へ導出するようにしても良いものであ
る。
Ｆ１〜Ｆ８のうちフレーム同期パターンを検出したフレ
ーム同期部の上位８ビット入力がフレーム同期のとれた
１ワードを示すことになるので、この１ワードをワード
パラレルに外部へ導出するようにしても良いものであ
る。
【００１９】
【発明の効果】以上述べた如く、本発明によれば、高速
のＰＣＭデータであっても、同期判定の処理速度はＰＣ
Ｍデータのビットレートの１／ｎとすることができるの
で、ＥＣＬ素子等の高速で高価な素子を用いることなく
ＣＭＯＳ素子を用いることができるので、開発コストの
削減，消費電力の削減や、更には高密度化が図れるとい
う効果がある。
のＰＣＭデータであっても、同期判定の処理速度はＰＣ
Ｍデータのビットレートの１／ｎとすることができるの
で、ＥＣＬ素子等の高速で高価な素子を用いることなく
ＣＭＯＳ素子を用いることができるので、開発コストの
削減，消費電力の削減や、更には高密度化が図れるとい
う効果がある。
【図１】本発明の実施例のブロック図である。
【図２】本発明の実施例の一部詳細を示す図である。
【図３】従来のフレーム同期検出装置のブロック図であ
る。
る。
１ シフトレジスタ ２ シフトレジスタ及びラッチ回路 ３ 一致検出部 ４ エラービット数算出部 ５ フレーム同期判定部 ７ セレクタ Ｌ１〜Ｌ４ ラッチ回路 Ｆ１〜Ｆ８ フレーム同期部
Claims (2)
- 【請求項１】 ビットシリアルに伝送されてくるフレー
ム情報を監視しつつそれに含まれるフレーム同期パター
ンを検出するフレーム同期検出装置であって、ビットシ
リアル入力を１ワードｎビット（ｎは２以上の整数）の
ワードシリアル信号に変換するワードシリアル変換手段
と、前記ワードシリアル信号をワード単位に順次ラッチ
する複数のワードラッチ手段と、前記ラッチ手段の各パ
ラレル出力ビットのうち、前記フレーム同期パターンの
ビット数に等しいビット数で互いに異なるｎ組のビット
組み合わせパターンについて夫々基準フレーム同期パタ
ーンと比較するｎ個の比較手段とを含み、これ等ｎ個の
比較結果によりフレーム同期を検出するようにしたこと
を特徴とするフレーム同期検出装置。 - 【請求項２】 前記ワードシリアル変換手段は、ｎビッ
トのシフトレジスタ構成であることを特徴とする請求項
１記載のフレーム同期検出装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7111555A JPH08307405A (ja) | 1995-05-10 | 1995-05-10 | フレーム同期検出装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7111555A JPH08307405A (ja) | 1995-05-10 | 1995-05-10 | フレーム同期検出装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08307405A true JPH08307405A (ja) | 1996-11-22 |
Family
ID=14564364
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7111555A Pending JPH08307405A (ja) | 1995-05-10 | 1995-05-10 | フレーム同期検出装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08307405A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2004013852A1 (ja) * | 2002-08-06 | 2004-02-12 | Sony Corporation | ディスク再生装置とディスク再生方法 |
| CN100344068C (zh) * | 2002-04-12 | 2007-10-17 | 三星电子株式会社 | 同步代码恢复电路及方法 |
| JP2008125001A (ja) * | 2006-11-15 | 2008-05-29 | Fujitsu Ltd | シリアルデータ受信回路およびシリアルデータ受信方法 |
-
1995
- 1995-05-10 JP JP7111555A patent/JPH08307405A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100344068C (zh) * | 2002-04-12 | 2007-10-17 | 三星电子株式会社 | 同步代码恢复电路及方法 |
| WO2004013852A1 (ja) * | 2002-08-06 | 2004-02-12 | Sony Corporation | ディスク再生装置とディスク再生方法 |
| EP1536423A4 (en) * | 2002-08-06 | 2006-04-05 | Sony Corp | DATA RUGER REPRODUCTION DEVICE AND DATA RUGER PLAYER PROCESS |
| JP2008125001A (ja) * | 2006-11-15 | 2008-05-29 | Fujitsu Ltd | シリアルデータ受信回路およびシリアルデータ受信方法 |
| US7528748B2 (en) | 2006-11-15 | 2009-05-05 | Fujitsu Microelectronics Limited | Serial data receiving circuit and serial data receiving method |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20030708 |