JPH09190693A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【課題】 信号伝達配線の電位のイコライズを行なった
場合の貫通電流の発生を抑制することが可能な半導体記
憶装置を提供する。 【解決手段】 バッファ回路１００の入力ノードＡと出
力ノードＢとは、イコライズ信号ＥＱにより制御される
トランスミッションゲート１０４により接続されてい
る。出力駆動回路１１０は、イコライズ信号ＥＱが活性
な期間中は非活性状態となるクロックドインバータ回路
１１２を含む。イコライズ信号ＥＱが活性となって、ト
ランスミッションゲート１０４が導通状態となり、Ｉ／
Ｏ線の電位が中間電位レベルとなっている期間は、信号
ＥＱにより制御されクロックドインバータ回路１１２は
非活性状態となっているため、この回路に貫通電流が発
生しない。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、半導体記憶装置
に関し、特に、データ信号の伝送を高速化するためにデ
ータ線の電位を等電位化するイコライズ回路を含む半導
体記憶装置に関する。

【０００２】

【従来の技術】スタティック型半導体記憶装置（以下、
ＳＲＡＭと呼ぶ。）やダイナミック型半導体記憶装置
（以下、ＤＲＡＭと呼ぶ。）等の半導体記憶装置におい
ては、メモリセルアレイ中の、どのメモリセルに対して
アクセスするのかを指示するために、通常、複数本で構
成されるアドレス線を介して、外部からアドレス信号が
与えられる。半導体記憶装置の内部では、このアドレス
線に印加されたアドレス信号をデコードして、半導体記
憶装置内部の対応するメモリセルに対するアクセス動作
が行なわれる。このとき、アドレス線にアドレス信号が
印加されたタイミングを検出する方法として、アドレス
信号線のうちいずれか一方に対して与えられるアドレス
信号が変化したことを検出すると、新しいアドレス信号
が印加されたと見なす方法が用いられる場合がある。

【０００３】上記のようなタイミング検出のために使用
されるのが、アドレス変化検出回路（以下、ＡＴＤ回路
と呼ぶ。）である。

【０００４】半導体記憶装置における高速なアクセス動
作を実現するためには、データを外部に読出す信号線で
あるＩ／Ｏ線の信号伝達の高速化が重要である。一般
に、Ｉ／Ｏ線の寄生容量は大きく、データ読出速度を律
速する１つの要因となっているからである。

【０００５】上記高速化のためには、Ｉ／Ｏ線に素早く
メモリセル信号を読出すこと、すなわち、Ｉ／Ｏ線上の
信号電圧を低振幅化し、それを高速に増幅できるメイン
アンプを用いることが必要である。これには、外部入力
アドレスが切換わり、その切換わったアドレスに対応す
るメモリセルの接続するデータ線が選択される毎に、ア
ドレスが切換わったことを素早く検出できればよい。こ
の場合、この検出信号を内部クロックと見なして、予め
Ｉ／Ｏ線をプリチャージしておき、データ線が選択され
るのを待つという動作が可能となる。ここで、プリチャ
ージされる電圧は、たとえば、Ｉ／Ｏ線上の２進情報に
対応した電圧の中間値に選んでおく。すると、次に選択
されるデータ線は、Ｉ／Ｏ線に残っている、以前に選択
され出力された情報電圧をわざわざ反転させる必要はな
く、中間値から充放電すればよいので、高速動作が可能
となる。

【０００６】また、低振幅用の高速メインアンプとして
は、カレントミラーアンプが多用されるが、このアンプ
は、常時電流が流れるのが問題である。ここでＡＴＤ回
路を用いれば、その検出信号を用いて、増幅に必要な短
い時間帯のみ上記メインアンプをオン状態とし、その他
の時間においてはオフ状態とすることが可能である。つ
まり、高速かつ低消費電力なメインアンプが実現でき
る。

【０００７】図２０は、従来のＳＲＡＭ２０００の回路
構成を示す概略ブロック図である。以下、その動作につ
いて簡単に説明する。

【０００８】外部から制御信号入力端子４に入力される
チップセレクト信号ＣＳにより動作状態が設定された場
合、制御回路１０で発生された内部制御信号が各周辺回
路を動作状態に設定し、以下の動作が行なわれる。

【０００９】アドレス信号入力端子に与えられた外部ア
ドレス信号Ｅｘｔ．Ａｄｄは、アドレス入力バッファ８
に入力され、信号Ｅｘｔ．Ａｄｄのうち、行アドレス信
号は、行アドレス選択デコーダ１２に転送され、信号Ｅ
ｘｔ．Ａｄｄにより選択されたメモリセルの接続してい
るワード線１７を選択する。一方、列アドレス信号は列
アドレス選択デコーダ１６に転送され、ビット線選択ト
ランスファーゲート１８をオン状態とし、信号Ｅｘｔ．
Ａｄｄにより選択されたメモリセルが接続するビット線
対２０とＩ／Ｏ線対２６を接続する。以上のようにして
選択されたワード線１４およびビット線対２０の交点に
位置するメモリセル２２に対してアクセスが行なわれ
る。

【００１０】まず、外部制御信号入力端子６に入力され
た書込制御信号／ＷＥにより読出動作が設定された場
合、ビット線負荷２４により予め一定電圧に昇圧された
ビット線対２０にメモリセル２２からのデータが出力さ
れる。このデータは、ビット線対２０からビット線対選
択トランスファーゲート１８、Ｉ／Ｏ線対２６を介して
センスアンプ２８に伝えられる。ビット線対２０選択用
アドレスの上位アドレスで選ばれたセンスアンプ２８に
よって、さらに増幅されたデータ信号は、データ出力バ
ッファ３２を介して、データ入出力信号端子３６に読出
データとして出力される。

【００１１】一方、書込制御信号／ＷＥで書込動作が設
定された場合は、データ入出力信号端子３６から入力さ
れたデータは、データ入力バッファ３４を介してライト
ドライバ回路３０に転送される。ライトドライバ回路３
０は、Ｉ／Ｏ線対２６を駆動し、ビット線選択トランス
ファーゲート１８およびビット線対２０を介して選択さ
れたメモリセル２２にデータを書込む。

【００１２】ＳＲＡＭでは高速化のため、上述のとおり
列アドレス選択デコーダ１６に含まれるＡＴＤ回路（図
示せず）を利用してＩ／Ｏ線対の電位を予めイコライズ
しておくという手法がしばしば利用される。

【００１３】図１８は、センスアンプ回路２８に含ま
れ、センスアンプに増幅されたメモリセルからの読出デ
ータを読出しＩ／Ｏ線に伝えるバッファ回路２００２の
構成を示す回路図である。バッファ回路２００２は、Ｐ
チャネルＭＯＳトランジスタＰ１およびＮチャネルＭＯ
ＳトランジスタＮ１とが電源電位Ｖｃｃと接地電位Ｖｓ
ｓとの間に直列に接続されたインバータ回路２００４を
含む。センスアンプによって増幅されたメモリセルから
の読出データは、インバータ回路２００４の入力ノード
Ａに与えられ、インバータ２００４は、反転した信号を
その出力ノードＢに出力し、ノードＢに接続するＩ／Ｏ
線に読出データを伝える。

【００１４】出力バッファ２１００は、電源電位Ｖｃｃ
および接地電位Ｖｓｓとの間に直列に接続するＰチャネ
ルＭＯＳトランジスタＰ２およびＮチャネルＭＯＳトラ
ンジスタＮ２からなるインバータ回路２１０２を含む。
インバータ回路２１０２は、Ｉ／Ｏ線の電位を入力とし
て受け、その出力ノードはデータ入出力信号端子３６と
接続する。すなわち、センスアンプにより増幅された読
出データは、インバータ回路２００４により一度反転さ
れて読出Ｉ／Ｏ線に伝えられ、インバータ回路２１０２
により再び反転されてデータ入出力信号端子３６に出力
される。

【００１５】バッファ回路２００２は、インバータ回路
２００４の入力ノードＡと出力ノードＢとの間に並列に
接続されるＰチャネルＭＯＳトランジスタＰ３およびＮ
チャネルＭＯＳトランジスタＮ３を含む。ＮチャネルＭ
ＯＳトランジスタＮ３のゲートには、イコライズ信号Ｅ
Ｑが入力し、ＰチャネルＭＯＳトランジスタＰ３のゲー
トは、イコライズ信号ＥＱの反転信号である信号／ＥＱ
が入力している。したがって、信号ＥＱが活性状態
（“Ｈ”レベル）となることにより、ＰチャネルＭＯＳ
トランジスタＰ３およびＮチャネルＭＯＳトランジスタ
Ｎ３により構成されるトランスミッションゲートが導通
状態となって、インバータ２００４の入力ノードＡと出
力ノードＢの電位がイコライズされる。予め、出力ノー
ドＢの電位が、論理レベルの中間電位にされていること
で、センスアンプ出力が変化したときに、高速に読出Ｉ
／Ｏ線の電位が変化する。

【００１６】上記の回路の動作を図１９に示したタイミ
ングチャートにより詳しく説明する。時刻ｔ０におい
て、インバータ回路２００４の入力ノードＡの電位が
“Ｈ”レベルであって、出力ノードＢの電位が“Ｌ”レ
ベルであるものとする。ＡＴＤ回路により、外部アドレ
ス信号が変化したことが検出されると、それに応じてイ
コライズ信号ＥＱが時刻ｔ１において活性状態となる。
これにより、バッファ回路２００２中のＰチャネルＭＯ
ＳトランジスタＰ３およびＮチャネルＭＯＳトランジス
タＮ３がともにオン状態となって、時刻ｔ２においてノ
ードＡおよびノードＢの電位が等しい値、すなわち
“Ｈ”レベルと“Ｌ”レベルの中間レベルになる。時刻
ｔ３において、信号ＥＱが不活性状態（“Ｌ”レベル）
となり、入力ノードＡ点の電位レベルは、読出データに
応じて“Ｈ”レベルから“Ｌ”レベルに変化する。これ
に応じて、インバータ回路２００４の出力ノードＢ点の
電位も“Ｈ”レベルに変化することになるが、この場
合、予めノードＢの電位が中間レベルとなっているた
め、“Ｈ”レベルに達するまでの時間が短縮され、読出
データはより高速に出力されることになる。

【００１７】

【発明が解決しようとする課題】しかしながら、時刻ｔ
１から時刻ｔ３までのイコライズ期間中は、トランジス
タＰ２およびＮ２からなるインバータ回路２１０２のゲ
ートには中間電位が印加されるため、図１９に示したよ
うに、時刻ｔ２から時刻ｔ３の期間はこのインバータ回
路２１０２には貫通電流が流れる。また、トランジスタ
Ｐ１およびＮ１からな０インバータ回路２００４につい
ても、入力電位は中間電位となるため、このインバータ
回路についても貫通電流が流れることになる。

【００１８】さらに、以下に説明するように、イコライ
ズ動作に伴う貫通電流は上記のバッファ回路２００２お
よびデータ出力バッファ回路２１０２において発生する
だけでなく、メモリセル部分においても発生する。

【００１９】図２１は、従来のＳＲＡＭ２０００におけ
るメモリセルアレイの１カラム（列）の構成を示す要部
概略ブロック図である。

【００２０】複数のメモリセル２２がビット線対ＢＬお
よび／ＢＬに接続され、ビット線対と電源電位Ｖｃｃと
の間には、それぞれビット線負荷のＰチャネルＭＯＳト
ランジスタＰ２１およびＰ２２が接続されている。外部
アドレス信号Ｅｘｔ．Ａｄｄにより選択されるメモリセ
ルが切換わるとき、ビット線電位を高速に変化させるた
め、しばしばビット線イコライズトランジスタＰチャネ
ルＭＯＳトランジスタＰ２０が設けられる。Ｐチャネル
ＭＯＳトランジスタＰ２０は、各ビット線対ＢＬおよび
／ＢＬ間に接続され、ゲートに信号／ＥＱを受ける。こ
れによって、イコライズ信号ＥＱが活性状態となると、
ビット線対ＢＬおよび／ＢＬの電位が、一旦中間電位に
イコライズされることになる。したがって、選択された
メモリセル中の読出データに対応した電位に、ビット線
対ＢＬおよび／ＢＬの電位はより速やかに変化すること
が可能である。

【００２１】しかしながら、ビット線対間の電位レベル
をイコライズすることにより、これに接続するＭＯＳト
ランジスタのゲートには中間電位が印加されることにな
り、電源電位Ｖｃｃと接地電位Ｖｓｓの間に電流パスが
発生し、貫通電流が増加することになる。特に、書込動
作時には、ビット線負荷トランジスタＰ２１およびＰ２
２とライトドライバ回路３０との間に大きな貫通電流が
流れることになる。

【００２２】従来の、ＳＲＡＭ２０００におけるイコラ
イズ回路は以上のように構成されているので、イコライ
ズ動作期間中電位レベルがイコライズされるノードは中
間電位となる。このため、このノードに接続している次
段のインバータ回路を構成するＭＯＳトランジスタのゲ
ートに中間電位が入力することになり、このインバータ
回路には大きな貫通電流が流れることになる。したがっ
て、ＳＲＡＭ回路の消費電流の増加をもたらすという問
題があった。

【００２３】また、ビット線イコライズ回路において
も、電源電位Ｖｃｃと接地電位Ｖｓｓとの間のリーク電
流パスがイコライズ期間中は増加するため、やはり消費
電流の増加をもたらすという問題点があった。

【００２４】この発明は上記のような問題点を解決する
ためになされたもので、内部信号を伝達するデータ線の
電位を、予め中間電位にイコライズする場合でも、この
データ線に接続するインバータ等に貫通電流が流れるこ
とのないイコライズ回路を有する半導体記憶装置を提供
することである。

【００２５】この発明の他の目的は、相補構成となって
いるデータ線対の電位レベルをイコライズする場合も、
このデータ線対に接続するインバータ等に中間電位が印
加されることを回避し、消費電流の増加を抑制すること
が可能な半導体記憶装置を提供することである。

【００２６】

【課題を解決するための手段】請求項１記載の半導体記
憶装置は、内部信号を伝達するデータ線と、第１の入力
ノードと内部信号を前記データ線に出力する第１の出力
ノードとを含む第１のバッファ回路と、データ線により
伝達された内部信号を受ける第２のバッファ回路とを備
え、データ線のプリチャージを指示する第１のタイミン
グ信号が活性である期間においては、第１のバッファ回
路は、第１の入力ノードと第２の出力ノードとを同電位
とし、かつ、第２のバッファ回路は電源電位の供給が遮
断される。

【００２７】請求項２記載の半導体記憶装置は、内部信
号を伝達するデータ線と、内部信号をデータ線に出力
し、第１および第２の電源電位が供給される第１のバッ
ファ回路とを備え、第１のバッファ回路は、データ線の
プリチャージを指示する第１のタイミング信号が活性で
ある期間は、第１のバッファ回路の第１の入力ノードと
第１の出力ノードとを短絡するイコライズ手段とを含
み、データ線により伝達された内部信号を受ける第２の
入力ノードを含み、第１および第２の電源電位が供給さ
れる第２のバッファ回路をさらに備え、第２のバッファ
回路は、第１のタイミング信号が活性である期間は、第
１および第２の電源電位との接続を遮断する第１のスイ
ッチ手段を含む。

【００２８】請求項３記載の半導体記憶装置は、内部信
号を伝達するデータ線と、データ線のプリチャージを指
示する第１のタイミング信号の活性化に応じて、第１の
所定時間遅延して活性状態となり、第１のタイミング信
号の不活性化に応じて不活性状態となる第２のタイミン
グ信号と、第１のタイミング信号の活性化に応じて活性
状態となり、第１のタイミング信号の不活性化に応じ
て、第２の所定時間遅延して不活性状態となる第３のタ
イミング信号とを出力するタイミング制御手段と、内部
信号をデータ線に出力し、第１および第２の電源電位が
供給される第１のバッファ回路とを備え、第１のバッフ
ァ回路は、第１のタイミング信号が活性である期間は、
第１のバッファ回路の入力ノードと出力ノードとを短絡
するイコライズ手段と、第２のタイミング信号が活性で
ある期間は、第１および第２の電源電位との接続を遮断
状態とする第１のスイッチ手段とを含み、データ線によ
り伝達された内部信号を受け、第１および第２の電源電
位が供給される第２のバッファ回路をさらに備え、第２
のバッファ回路は、第３のタイミング信号が活性である
期間は、第１および第２の電源電位との接続を遮断状態
とする第２のスイッチ手段を含む。

【００２９】請求項４記載の半導体記憶装置は、請求項
２記載の半導体記憶装置の構成に加えて、第１のタイミ
ング信号が活性である期間中は、第２のバッファ回路の
第２の出力ノードと、第２の電源電位との接続を導通状
態とするプルアップ手段をさらに備える。

【００３０】請求項５記載の半導体記憶装置は、請求項
２記載の半導体記憶装置の構成に加えて、第１のタイミ
ング信号が活性である期間中は、第２のバッファ回路の
出力ノードと、第１の電源電位との接続を導通状態とす
る、プルダウン手段をさらに備える。

【００３１】請求項６記載の半導体記憶装置は、請求項
２記載の半導体記憶装置の構成において、第２のバッフ
ァ回路は、第１および第２の電源電位との間に接続さ
れ、内部信号を入力として受ける論理ゲート回路と、論
理ゲート回路の出力を受けて、出力電位レベルを保持す
るラッチ手段とをさらに含み、第１のスイッチ手段は、
第１および第２の電源と論理ゲート回路との接続を開閉
し、ラッチ手段は、論理ゲート回路の出力を入力として
受ける第１の反転回路と、第１の反転回路の出力を入力
として受ける第２の反転回路を有し、第１の反転回路
は、第２の反転回路の出力を入力として受ける。

【００３２】請求項７記載の半導体記憶装置は、内部信
号を伝達するデータ線と、内部信号をデータ線に出力し
第１および第２の電源電位が供給される第１のバッファ
回路とを備え、第１のバッファ回路は、第１のタイミン
グ信号が活性である期間は、第１のバッファ回路の入力
ノードと出力ノードとを短絡するイコライズ手段を含
み、データ線により伝達された内部信号を受け、第１お
よび第２の電源電位が供給される第２のバッファ回路を
さらに備え、第２のバッファ回路は、第１のタイミング
信号よりも所定の時間だけ遅延した第２のタイミング信
号が活性である期間は、遮断状態となる第３のスイッチ
手段と、第１および第２の電源電位との間に接続され、
内部信号を入力として受ける論理ゲート回路と、論理ゲ
ート回路の出力を受けて、出力電位レベルを保持するラ
ッチ手段とをさらに含み、第３のスイッチ手段は、第１
および第２の電源と論理ゲート回路との接続を開閉し、
ラッチ手段は、論理ゲート回路の出力を入力として受け
る第１の反転回路と、第１の反転回路の出力を入力とし
て受ける第２の反転回路を有し、第１の反転回路は、第
２の反転回路の出力を入力として受け、第２の反転回路
は、第１のタイミング信号が活性である期間は、第２の
反転回路と第１および第２の電源電位との接続を導通状
態とする第４のスイッチ手段を有する。

【００３３】請求項８記載の半導体記憶装置は、内部信
号を伝達するデータ線と、内部信号をデータ線に出力
し、第１および第２の電源電位が供給される第１のバッ
ファ回路とを備え、第１のバッファ回路は、第１のタイ
ミング信号が活性である期間は、第１のバッファ回路の
第１の入力ノードと第２の出力ノードとを短絡するイコ
ライズ手段と、第１のタイミング信号よりも所定の時間
だけ遅延した第２のタイミング信号が活性である期間
は、第１のバッファ回路と第１および第２の電源電位と
の接続を遮断状態とする第５のスイッチ手段とを含み、
データ線により伝達された内部信号を受け、第１および
第２の電源電位が供給される第２のバッファ回路をさら
に備え、第２のバッファ回路は、内部信号を受け、第１
のタイミング信号が活性な期間は遮断状態となる第６の
スイッチ手段と、第６のスイッチ手段の出力を受けて、
出力電位レベルを保持するラッチ手段とを含む。

【００３４】請求項９記載の半導体記憶装置は、請求項
８記載の半導体記憶装置の構成において、ラッチ手段
は、第６のスイッチ手段の出力を入力として受ける第１
の反転回路と、第１の反転回路の出力を入力として受け
る第２の反転回路を有し、第１の反転回路は、第２の反
転回路の出力を入力として受け、第２の反転回路は、第
１のタイミング信号が活性である期間は、第２の反転回
路と第１および第２の電源電位との接続を導通状態とす
る第７のスイッチ手段を有する。

【００３５】請求項１０記載の半導体記憶装置は、複数
のメモリセルを有するメモリセルアレイと、複数のメモ
リセルのうち、対応するメモリセルとそれぞれ接続する
複数のビット線対と、各ビット線対と電源との間に接続
されるビット線負荷手段と、第１のタイミング信号の活
性化に応じて、各ビット線対の電位を同電位とするビッ
ト線イコライズ手段と、ビット線負荷手段と前記ビット
線イコライズ手段との間に接続され、第１のタイミング
信号が活性である期間中は、遮断状態となるスイッチ手
段とを備える。

【００３６】請求項１１記載の半導体記憶装置は、複数
のメモリセルを有するメモリセルアレイと、複数のメモ
リセルのうち、対応するメモリセルとそれぞれ接続する
複数のビット線対と、各ビット線対と電源との間に接続
されるビット線負荷手段と、第１のタイミング信号の活
性化に応じて、各ビット線対の電位を同電位とするビッ
ト線イコライズ手段とを備え、ビット線負荷手段は、第
１のタイミング信号が活性である期間およびメモリセル
へのデータ書込動作期間は、ビット線対と電源との接続
を遮断状態とする。

【００３７】請求項１２記載の半導体記憶装置は、請求
項１１記載の半導体記憶装置の構成に加えて、ビット線
負荷手段は、ビット線対のそれぞれ接続する１対のＭＯ
Ｓトランジスタを含み、第１のタイミング信号と外部か
らの書込制御信号を受け、いずれか一方が活性である期
間は、活性な負荷制御信号を出力する負荷制御手段をさ
らに備え、１対のＭＯＳトランジスタは、負荷制御信号
をゲートに受け、負荷制御信号が活性である期間は遮断
状態となる。

【００３８】請求項１３記載の半導体記憶装置は、請求
項１から１２いずれかに記載の半導体記憶装置の構成に
加えて、特定のメモリセルを選択するための外部からの
アドレス信号を受け、アドレス信号の遷移を検出して第
１のタイミング信号を出力するアドレス遷移検出手段を
さらに備える。

【００３９】

【発明の実施の形態】

［実施の形態１］図３は、本発明の実施の形態１のＳＲ
ＡＭ１０００の構成を示す概略ブロック図である。

【００４０】図３を参照して、ＳＲＡＭ１０００は、外
部からのアドレス信号Ｅｘｔ．Ａｄｄを受けるアドレス
入力端子群２と、アドレス入力端子群２からの外部アド
レス信号Ｅｘｔ．Ａｄｄを受けて、対応する内部行アド
レス信号Ｉｎｔ．Ａｄｄｒおよび内部列アドレス信号Ｉ
ｎｔ．Ａｄｄｃを出力するアドレス入力バッファ回路８
と、アドレス入力バッファ回路８からの内部行アドレス
信号Ｉｎｔ．Ａｄｄｒを受けて、対応するメモリセルが
接続するワード線１４の電位を活性状態（“Ｈ”レベ
ル）とする行アドレス選択デコーダ１２と、アドレス入
力バッファ回路８からの内部列アドレス信号Ｉｎｔ．Ａ
ｄｄｃを受けて、対応するメモリセル列に対して列アド
レス選択信号ＣＳＬを出力する列アドレス選択デコーダ
１６と、列アドレス選択デコーダ１６中に含まれ、アド
レス入力バッファ回路８からの内部列アドレス信号Ｉｎ
ｔ．Ａｄｄｃを受けて、アドレス遷移検出信号ＡＴＤを
出力するＡＴＤ回路（図示せず）と、行および列方向に
配列された複数のメモリセル２２と、各行に対応して設
けられ、行デコーダ１２によりその電位が制御されるワ
ード線１４と、各列に対応して設けられ、書込時には外
部からの書込データに応じて、読出時にはメモリセル２
２の記憶情報に応じてその電位が変化するビット線対Ｂ
Ｌ，／ＢＬと、列デコーダ１６からの出力信号ＣＳＬに
応じて開閉され、ビット線対ＢＬ，／ＢＬとＩ／Ｏ線対
２６との接続を開閉するビット線選択トランスファーゲ
ート１８とを含む。

【００４１】ＳＲＡＭ１０００は、さらに、電源電位Ｖ
ｃｃとビット線対ＢＬ，／ＢＬとの間に接続され、ビッ
ト線対を所定の電位に設定するビット線負荷４０と、外
部制御信号入力端子４に入力されるチップセレクト信号
ＣＥおよび外部制御信号入力端子６に入力される書込制
御信号／ＷＥを受けて、入出力回路に対して、制御信号
を出力する制御回路１０と、制御回路１０からの制御信
号およびＡＴＤ信号により制御され、信号ＣＳＬにより
選択されたビット線対ＢＬ，／ＢＬ間の電位差を増幅
し、対応する読出データを出力するセンスアンプ＋Ｉ／
Ｏ回路（以下、ＳＡ＋ＩＯ回路と呼ぶ。）４２と、ＳＡ
＋ＩＯ回路４２からの読出データを受けて、対応するデ
ータをデータ入出力信号端子３６に出力するデータ出力
バッファ４４と、書込制御信号／ＷＥで書込動作が設定
されたときは、データ入出力信号端子３６から入力され
たデータを受け、対応する書込データを出力するデータ
入力バッファ３４と、データ入力バッファ３４からの書
込データを受けて、Ｉ／Ｏ線対２６に対応する電位を出
力するライトドライバ回路３０を含む。

【００４２】次に、ＳＲＡＭ１０００の動作について簡
単に説明する。外部から入力されるチップセレクト信号
ＣＳにより動作状態が設定された場合、制御回路１０
は、対応する内部制御信号を出力し、これを受けた各周
辺回路は、対応する動作状態に設定される。アドレス入
力バッファ８は、入力された外部アドレス信号Ｅｘｔ．
Ａｄｄのうち、対応する行アドレス信号を行アドレス選
択デコーダ１２に転送し、所望のワード線１４を選択状
態（電位レベルが“Ｈ”レベル状態）とする。一方、ア
ドレス入力バッファ８は、列アドレス信号を列アドレス
選択デコーダ１６に転送する。列アドレス選択デコーダ
１６は、選択された列に対応するビット線対ＢＬ，／Ｂ
Ｌに対して列選択信号ＣＳＬを出力し、同時に列アドレ
ス選択デコーダ従属中のＡＴＤ回路３８は、活性なＡＴ
Ｄ信号を出力する。信号ＣＳＬに応じて、選択されたビ
ット線対のビット線選択トランスファーゲート１８はオ
ン状態となり、ビット線対ＢＬ，／ＢＬはＩ／Ｏ線と接
続される。このようにして、選択されたワード線１４と
ビット線対２０の交点に存在するメモリセル２２がアク
セスされる。

【００４３】まず、書込制御信号／ＷＥで読出動作が設
定された場合、ビット線負荷２４により予め一定電圧に
昇圧されているビット線対２０にメモリセル２２からの
データが出力される。読出されたデータは、ビット線対
２０からビット線選択トランスファーゲート１８、Ｉ／
Ｏ線対２６を介してセンスアンプ２８に入力する。ビッ
ト線対２０選択用アドレスの上位アドレスで選ばれたセ
ンスアンプ２８によって、さらに増幅された読出データ
は、データ出力バッファ３２を介してデータ入出力信号
端子３６に出力される。

【００４４】一方、書込制御信号／ＷＥで書込動作が設
定されたときは、データ入出力信号端子３６から入力さ
れた書込データは、データ入力バッファ３４を介して、
ライトドライバ３０に転送される。ライトドライバ３０
は、Ｉ／Ｏ線対の電位を対応する電位に駆動し、ビット
線選択トランジスタ１８およびビット線対２０を介し
て、選択されたメモリセル２２にデータを書込む。

【００４５】図１は、本発明の実施の形態１のＳＲＡＭ
１０００におけるＳＡ＋ＩＯ回路４２におけるバッファ
回路１００と、出力バッファ回路４４に含まれる出力駆
動回路１１０の構成を示す要部回路図である。

【００４６】センスアンプ４２中のバッファ回路１００
は、センスアンプの出力電位を受けて、対応する電位を
Ｉ／Ｏ線に出力するインバータ回路１０２と、インバー
タ回路１０２の入力ノードＡと出力ノードＢとの接続を
イコライズ信号ＥＱおよび／ＥＱに応じて開閉するトラ
ンスミッションゲート１０４とを含む。

【００４７】インバータ回路１０２は、電源電位Ｖｃｃ
と接地電位Ｖｓｓとの間に直列に接続され、ゲートがと
もにノードＡに接続するＰチャネルＭＯＳトランジスタ
Ｐ１およびＮチャネルＭＯＳトランジスタＮ１とを含
む。トランスミッションゲート１０４は、ノードＡとノ
ードＢとの間に並列に接続されるＰチャネルＭＯＳトラ
ンジスタＰ３およびＮチャネルＭＯＳトランジスタＮ３
を含む。ＮチャネルＭＯＳトランジスタＮ３のゲートは
信号ＥＱを受け、ＰチャネルＭＯＳトランジスタＰ３の
ゲートは／ＥＱを受ける。

【００４８】出力駆動回路１１０は、ソースが電源電位
Ｖｃｃに接続し、ゲートにイコライズ信号ＥＱを受ける
ＰチャネルＭＯＳトランジスタＰ４と、ソースがトラン
ジスタＰ４のドレインと接続し、ゲートがＩ／Ｏ線と接
続するＰチャネルＭＯＳトランジスタＰ２と、出力ノー
ドＤを介して、ドレインがトランジスタＰ２のドレイン
と接続し、ゲートがＩ／Ｏ線と接続するＮチャネルＭＯ
ＳトランジスタＮ２と、ドレインがトランジスタＮ２の
ソースと接続し、ゲートに信号／ＥＱを受け、ソースが
接地電位Ｖｓｓと接続するＮチャネルＭＯＳトランジス
タＮ４とを含む。

【００４９】出力駆動回路の出力ノードＤは、データ入
出力信号端子３６と接続している。次にその動作につい
て説明する。

【００５０】図２は、図１に示したバッファ回路１００
および出力駆動回路１１０の動作を説明するタイミング
チャートである。図１７において説明した従来例と同
様、時刻ｔ０において、信号ＥＱは不活性状態（“Ｌ”
レベル）であり、インバータ回路１０２の入力ノードＡ
は“Ｈ”レベルであり、出力ノードＢは“Ｌ”レベルで
あるものとする。

【００５１】時刻ｔ１において信号ＡＴＤが活性となる
のに応じて、信号ＥＱが活性状態（“Ｈ”レベル）とな
ると、それに応じて、トランスミッションゲート１０４
が導通状態となる。したがって、インバータ回路１０２
の入力ノードＡと出力ノードＢが電気的に短絡し、両者
の電位は“Ｈ”レベルと“Ｌ”レベルとの中間レベルに
向かって変化し始める。一方、ノードＢの電位レベルが
中間レベルに向かって変化し始めたことに応じて、出力
駆動回路１１０には貫通電流Ｉが流れ始める。一方で、
信号ＥＱが“Ｈ”レベルとなり、信号／ＥＱが“Ｌ”レ
ベルとなったことに応じて、ＰチャネルＭＯＳトランジ
スタＰ４およびＮチャネルＭＯＳトランジスタＮ４は、
導通状態から非導通状態に変化し始める。したがって、
貫通電流Ｉは、時刻ｔ２において最大値となった後、ト
ランジスタＰ４およびＮ４が非導通状態となるのに応じ
て、時刻ｔ３においてその値が０となる。

【００５２】次に時刻ｔ４において、信号ＥＱが不活性
状態（“Ｌ”レベル）となり、この時点ではノードＡの
電位レベルが“Ｌ”レベルに変化しているものとする
と、ノードＢの電位レベルは“Ｌ”レベルから“Ｈ”レ
ベルに変化し始める。このとき、信号ＥＱおよび／ＥＱ
が不活性状態となったことに応じて、トランジスタＰ４
およびＮ４は非導通状態から導通状態へと変化し始め
る。トランジスタＰ２およびＮ２のゲートに入力する電
位は中間レベルから“Ｈ”レベルに向かって変化し始め
るので、電源電位Ｖｃｃから接地電位Ｖｓｓの間に、ト
ランジスタＰ４、Ｐ２、Ｎ２およびＮ４を介した導通経
路が形成され、再び貫通電流が流れ始める。

【００５３】貫通電流Ｉは、時刻ｔ５において最大値と
なった後、時刻ｔ６において、ＰチャネルＭＯＳトラン
ジスタＰ２がそのゲート電位が“Ｈ”レベルとなること
で完全に遮断状態となることに対応してその値が０とな
る。

【００５４】つまり、第１の実施の形態における出力駆
動回路１１０においては、イコライズ動作の初期の期間
における時刻ｔ１〜時刻ｔ３の間と、イコライズ動作が
完了した後、新たな読出データが出力される時刻ｔ４〜
ｔ６の間の期間においてのみ貫通電流Ｉが流れることに
なる。

【００５５】したがって、従来のバッファ回路２００２
および出力駆動回路２００４に比べると、貫通電流量が
大幅に低減され、ＳＲＡＭ１０００の消費電力も減少す
る。

【００５６】しかも、この場合Ｉ／Ｏ線の電位のイコラ
イズ動作は従来例と同様に行なわれるので、読出動作の
伝送速度には影響が現れない。

【００５７】［実施の形態２］図４は、本発明の実施の
形態２のバッファ回路１２０と出力駆動回路１１０の構
成を示す回路図である。実施の形態２においても、バッ
ファ回路１２０は、図３に示したＳＡ＋ＩＯ４２に含ま
れ、出力駆動回路１１０は、出力バッファ回路４４に含
まれる。

【００５８】図４に示した実施の形態２におけるバッフ
ァ回路１２０と出力駆動回路１１０の構成は、以下の３
点において実施の形態１のバッファ回路１００および出
力駆動回路１１０と異なる。

【００５９】すなわち、第１には、バッファ回路１２０
におけるＰチャネルＭＯＳトランジスタＰ１のソースと
電源電位Ｖｃｃとの間にＰチャネルＭＯＳトランジスタ
Ｐ５が接続され、ＮチャネルＭＯＳトランジスタＮ１の
ソースと、接地電位Ｖｓｓとの間にＮチャネルＭＯＳト
ランジスタＮ５が接続されている点である。

【００６０】上記トランジスタＰ５，Ｐ１，Ｎ１および
Ｎ５により、インバータ回路１２２が構成される。

【００６１】第２に、ＰチャネルＭＯＳトランジスタＰ
５のゲートには、イコライズ信号ＥＱから所定の時間Ｔ
１だけ遅延して活性状態となり、信号ＥＱとともに不活
性状態となる信号ＥＱ１が入力し、ＮチャネルＭＯＳト
ランジスタＮ５のゲートには信号ＥＱ１とは逆相の信号
／ＥＱ１が入力する構成となっている点である。

【００６２】第３に、ＰチャネルＭＯＳトランジスタＰ
４のゲートには、イコライズ信号ＥＱの活性化とともに
活性化し、イコライズ信号ＥＱの不活性化の時点から所
定の遅延時間Ｔ２だけ遅延して不活性状態となる信号Ｅ
Ｑ２が入力し、ＮチャネルＭＯＳトランジスタＮ４のゲ
ートには、信号ＥＱ２と逆相の信号／ＥＱ２が入力する
構成となっている点である。

【００６３】その他の点は、実施の形態１におけるバッ
ファ回路１００および出力駆動回路１１０の構成と同様
であり、同一部分には同一符号を付して説明は省略す
る。

【００６４】図５は、実施の形態２のバッファ回路１２
０と出力駆動回路１１０の動作を説明するタイミングチ
ャートである。

【００６５】時刻ｔ０においてイコライズ信号ＥＱが不
活性状態（“Ｌ”レベル）であり、信号ＥＱ１は活性状
態（“Ｈ”レベル）であるものとする。一方、バッファ
回路１２０の入力ノードＡの電位レベルは“Ｈ”レベル
であり、出力ノードＢの電位レベルは“Ｌ”レベルであ
るものとする。

【００６６】時刻ｔ１において、イコライズ信号ＥＱは
“Ｈ”レベルとなり、それに応じて、トランスミッショ
ンゲート１０４は導通状態となって、入力ノードＡおよ
び出力ノードＢの電位は中間レベルに向かって変化し始
める。したがって、実施の形態１と同様、バッファ回路
１２０および出力駆動回路１１０のいずれにおいても、
電源電位Ｖｃｃから電源電位Ｖｓｓに到る経路中に導通
パスが形成され、貫通電流が流れ始める。

【００６７】一方、時刻ｔ１において、信号ＥＱ２は
“Ｈ”レベルとなり、それに応じて、ＰチャネルＭＯＳ
トランジスタＰ４およびＮチャネルＭＯＳトランジスタ
Ｎ４は、ともに導通状態から非導通状態に向かって変化
し始める。このため、出力駆動回路１１０において、貫
通電流は、これらのトランジスタＰ４およびＮ４により
抑制される。

【００６８】時刻ｔ１から所定の時間Ｔ１だけ遅延した
時刻ｔ２において、信号ＥＱ１は“Ｌ”レベルに、信号
／ＥＱ１は“Ｈ”レベルにそれぞれ変化する。このた
め、信号ＥＱ１をゲートに受けるトランジスタＮ５およ
び信号／ＥＱ１をゲートに受けるトランジスタＰ５は、
ともに導通状態から非導通状態に向かって変化し始め
る。このため、バッファ回路１２０において、電源電位
Ｖｃｃから接地電位Ｖｓｓに到る導通経路が遮断され始
め、貫通電流Ｉは図２に示した実施の形態１の場合に比
べて減少する。

【００６９】時刻ｔ３において信号ＥＱが“Ｈ”レベル
から“Ｌ”レベルに変化する。これに応じて、トランス
ミッションゲート回路１０４は遮断状態となる。一方、
信号ＥＱ１も、時刻ｔ３において“Ｌ”レベルとなるの
で、ＰチャネルＭＯＳトランジスタＰ５およびＮチャネ
ルＭＯＳトランジスタＮ５は、ともに非導通状態から導
通状態に向かって変化し始める。つまり、バッファ回路
１２０におけるインバータ回路１２２は活性状態へと変
化し始める。

【００７０】このとき、ノードＡの電位レベルは、中間
レベルからセンスアンプからの出力レベルに応じた
“Ｌ”レベルに変化し始める。このため、ＮチャネルＭ
ＯＳトランジスタＮ１は非導通状態に向かって、Ｐチャ
ネルＭＯＳトランジスタＰ１は導通状態に向かって変化
し始める。それに応じて、出力ノードＢの電位レベルも
“Ｈ”レベルに向かって変化し始める。

【００７１】時刻ｔ４において、出力ノードＢの電位レ
ベルは完全に“Ｈ”レベルとなる。一方、信号ＥＱ２は
“Ｈ”レベルから“Ｌ”レベルへと変化し、これに応じ
て、ＰチャネルＭＯＳトランジスタＰ４およびＮチャネ
ルＭＯＳトランジスタＮ４はともに非導通状態から導通
状態へと変化する。このため、出力駆動回路１１０も活
性状態となる。すなわち、ノードＢの電位レベルの変化
を受けて、出力駆動回路１１０は、対応するデータ入出
力端子の電位レベルを変化させる。

【００７２】ここで、イコライズ信号ＥＱが時刻ｔ１に
おいて活性状態となってから、ノードＡおよびノードＢ
の電位レベルがイコライズされている期間である時刻ｔ
１から時刻ｔ２までの期間では、ＰチャネルＭＯＳトラ
ンジスタＰ４およびＮチャネルＭＯＳトランジスタＮ４
はともに非導通状態となっているため、出力駆動回路１
１０において、電源電位Ｖｃｃから接地電位Ｖｓｓに至
る導通経路は遮断されている。一方、イコライズ信号Ｅ
Ｑが時刻ｔ３において不活性状態となってから、ノード
Ｂの電位レベルが“Ｈ”レベルとなる時刻ｔ４までの期
間においては、ＮチャネルＭＯＳトランジスタＮ４およ
びＰチャネルＭＯＳトランジスタＰ４は完全に非導通状
態となっており、出力駆動回路１１０において、電源電
位Ｖｃｃから接地電位Ｖｓｓに到る導通経路も遮断され
ている。このため、図２に示した実施の形態１の場合に
比べて、イコライズ信号ＥＱが活性状態となった直後お
よび不活性状態となった直後の貫通電流Ｉの量も低減さ
れる。

【００７３】図６は、図５において示した信号／ＥＱ、
ＥＱ１、／ＥＱ１、ＥＱおよび／ＥＱ２を発生する出力
バッファ制御回路１４０の構成の一例を示す概略ブロッ
ク図である。

【００７４】出力バッファ制御回路１４０は、ＡＴＤ回
路３８からの信号ＥＱを受けて、反転した信号／ＥＱを
出力するインバータ回路１４２と、信号ＥＱを受けて、
所定の時間Ｔ１だけ遅延した信号を出力する遅延回路１
４４と、信号ＥＱおよび遅延回路１４４の出力を受け、
信号／ＥＱ１を出力するＮＡＮＤ回路１４６と、ＮＡＮ
Ｄ回路１４６の出力を受けて、反転した信号ＥＱ１を出
力する反転回路１４８とを含む。

【００７５】出力バッファ制御回路１４０は、さらに、
信号ＥＱを受けて、所定の時間Ｔ２だけ遅延した信号を
出力する遅延回路１５０と、信号ＥＱおよび遅延回路１
５０の出力を受け、信号／ＥＱ２を出力するＮＯＲ回路
１５２と、ＮＯＲ回路１５２の出力を受けて、反転した
信号ＥＱ２を出力する反転回路１５４とを含む。

【００７６】次に、出力バッファ制御回路１４０の動作
について説明する。まず信号ＥＱを受けて、信号ＥＱ１
および／ＥＱ１を出力する動作について説明する。

【００７７】図５における時刻ｔ０では、信号ＥＱが
“Ｌ”レベルであるため、ＮＡＮＤ回路１４６の入力信
号はともに“Ｌ”レベルであって、その出力信号／ＥＱ
１は“Ｈ”レベルである。

【００７８】時刻ｔ１において、イコライズ信号ＥＱが
“Ｈ”レベルとなるのに応じて、ＮＡＮＤ回路１４６の
一方の入力信号も“Ｈ”レベルとなるが、遅延回路１４
４からの出力信号は“Ｌ”レベルのままであるため、Ｎ
ＡＮＤ回路１４６の出力信号である信号／ＥＱ１も
“Ｈ”レベルのままである。

【００７９】時刻ｔ１から所定の時間Ｔ１だけ遅延した
後に、遅延回路１４４の出力信号のレベルも“Ｈ”レベ
ルとなって、ＮＡＮＤ回路１４６の出力信号／ＥＱ１も
“Ｌ”レベルに変化する。

【００８０】時刻ｔ３において、信号ＥＱが“Ｈ”レベ
ルから“Ｌ”レベルに変化した場合、ＮＡＮＤ回路１４
６の一方の入力レベルが“Ｌ”レベルとなることにな
り、他方の入力レベルにかかわりなくその出力レベルは
“Ｈ”レベルとなる。すなわち、信号／ＥＱ１は、時刻
ｔ３において、“Ｌ”レベルから“Ｈ”レベルへと変化
する。これに応じて、信号ＥＱ１は“Ｈ”レベルから
“Ｌ”レベルへと変化する。

【００８１】つまり、信号ＥＱ１は、信号ＥＱが不活性
状態（“Ｌ”レベル）から活性状態（“Ｈ”レベル）に
変化した場合は、所定の時間Ｔ１だけ遅延した後に
“Ｌ”レベルから“Ｈ”レベルに変化する。これに対
し、信号ＥＱが活性状態から非活性状態へと変化した場
合は、信号ＥＱ１は、信号ＥＱの変化とほぼ同時に
“Ｈ”レベルから“Ｌ”レベルへと変化することにな
る。

【００８２】次に、信号ＥＱ２および／ＥＱ２を出力す
る動作について説明する。図５における時刻ｔ０では、
信号ＥＱが“Ｌ”レベルであって、遅延回路１５０の出
力レベルも“Ｌ”レベルであるため、ＮＯＲ回路１５２
の入力信号はともに“Ｌ”レベルであって、その出力信
号／ＥＱ２は“Ｈ”レベルである。

【００８３】時刻ｔ１において、イコライズ信号ＥＱが
“Ｈ”レベルとなるのに応じて、ＮＯＲ回路１５２の一
方の入力信号も“Ｈ”レベルとなり、これに応じて、Ｎ
ＯＲ回路１５２の出力信号である信号／ＥＱ２も“Ｌ”
レベルへと変化する。

【００８４】時刻ｔ１から所定の時間Ｔ２だけ遅延した
後に、遅延回路１５０の出力信号のレベルも“Ｈ”レベ
ルとなるが、ＮＯＲ回路１５２の出力信号／ＥＱ２のレ
ベルに変化はない。

【００８５】時刻ｔ３において、信号ＥＱが“Ｈ”レベ
ルから“Ｌ”レベルへと変化しても、遅延回路１５０の
出力レベルは依然として“Ｈ”レベルを維持しているの
で、ＮＯＲ回路１５２の出力信号である／ＥＱ２は依然
として“Ｌ”レベルを維持する。

【００８６】時刻ｔ３から所定の時間Ｔ２だけ遅延した
後に、遅延回路１５０の出力信号のレベルも“Ｌ”レベ
ルとなって、ＮＯＲ回路１５２の２つの入力信号レベル
がともに“Ｌ”レベルとなるのに応じて、その出力信号
／ＥＱ２は“Ｈ”レベルへ、信号ＥＱ２は“Ｌ”レベル
へとそれぞれ変化する。

【００８７】すなわち、信号ＥＱ２は、信号ＥＱが不活
性状態（“Ｌ”レベル）から活性状態（“Ｈ”レベル）
へと変化する際は、ほぼ同時に“Ｈ”レベルへと変化す
るのに対し、信号ＥＱが活性状態から不活性状態へと変
化する際は、所定の時間Ｔ２だけ遅延した後に“Ｌ”レ
ベルへと変化することになる。

【００８８】以上説明したように出力バッファ制御回路
１４０からの出力信号ＥＱ，／ＥＱ，ＥＱ１，／ＥＱ
１，ＥＱ２および／ＥＱ２の時間変化は、図５に示した
ものとなり、バッファ回路１２０および出力駆動回路１
１０は、図４および図５により説明したような動作を行
なうこととなり、出力駆動回路１１０を流れる貫通電流
が大幅に低減されることになる。

【００８９】実施の形態２においては、イコライズ信号
ＥＱの活性化状態への変化の期間においても、活性状態
から非活性状態への変化の後ノードＢの電位レベルが変
化する期間においても貫通電流Ｉが減少するため、実施
の形態１よりもよりＳＲＡＭ１０００の消費電力を減少
させることが可能である。

【００９０】［実施の形態３］図７は、本発明の実施の
形態３のバッファ回路１００および出力駆動回路１６０
の構成を示す回路図である。

【００９１】バッファ回路１００は、実施の形態１にお
けるバッファ回路１００と同様、センスアンプからの出
力信号を受けるノードＡの電位レベルを反転して出力す
るインバータ回路１０２と、インバータ回路１０２の入
力ノードＡと出力ノードＢをイコライズ信号ＥＱの活性
期間中短絡し同電位とするトランスミッションゲート１
０４とを含む。インバータ回路１０２とトランスミッシ
ョンゲート回路１０４の構成は実施の形態１と同様であ
り、同一部分には同一符号を付して説明は省略する。

【００９２】出力駆動回路１６０は、バッファ回路１０
０の出力電位をＩ／Ｏ線を介して受ける反転回路１６２
と、反転回路１６２の出力を受けて、その出力レベルを
保持するラッチ回路１６４とを含む。

【００９３】反転回路１６２は、電源電位Ｖｃｃと接地
電位Ｖｓｓとの間に、順次直列に接続されるＰチャネル
ＭＯＳトランジスタＰ４、Ｐ２およびＮチャネルＭＯＳ
トランジスタＮ２およびＮ４を含む。ＰチャネルＭＯＳ
トランジスタＰ４のゲートには、イコライズ信号ＥＱが
入力し、ＰチャネルＭＯＳトランジスタＰ２およびＮチ
ャネルＭＯＳトランジスタＮ２のゲートは、ともにＩ／
Ｏ線と接続する。ＮチャネルＭＯＳトランジスタＮ４の
ゲートにはイコライズ信号ＥＱの反転信号／ＥＱが入力
する。

【００９４】ラッチ回路１６４は、反転回路１６２の出
力を入力として受け、出力がデータ入出力端子３６と接
続する反転回路１６６ａと、入力が反転回路１６６ａの
出力と接続し、出力が反転回路１６６ａの入力と接続す
る反転回路１６６ｂとを含む。

【００９５】反転回路１６６ａは、電源電位Ｖｃｃと接
地電位Ｖｓｓとの間に出力ノードＦを介して直列に接続
されるＰチャネルＭＯＳトランジスタＰ６とＮチャネル
ＭＯＳトランジスタＮ６とを含む。トランジスタＰ６お
よびトランジスタＮ６のゲートは、ともに反転回路１６
２の出力ノードＤと接続する。反転回路１６６ｂは、電
源電位Ｖｃｃと接地電位Ｖｓｓとの間に出力ノードＨを
介して接続されるＰチャネルＭＯＳトランジスタＰ７
と、ＮチャネルＭＯＳトランジスタＮ７とを含む。トラ
ンジスタＰ７およびトランジスタＮ７のゲートはともに
反転回路１６６ａの出力ノードＦと接続し、反転回路１
６６ｂの出力ノードＨは、反転回路１６６ａの入力ノー
ドＥと接続している。

【００９６】ここで、トランジスタＰ７およびＮ７のト
ランジスタサイズは、トランジスタＰ６およびＮ６に比
べて十分小さくしてある。したがって、ラッチ回路１６
４の入力ノードの電位レベルが“Ｈ”レベルあるいは
“Ｌ”レベルに変化することで、データ入出力端子３６
の電位レベルはそれまで保持されていた電位レベルか
ら、対応する値に変化する。

【００９７】次に、その動作について簡単に説明する。
実施の形態３のバッファ回路１００および出力駆動回路
１６０の構成は、実施の形態１におけるバッファ回路１
００および出力駆動回路１１０の構成に加えて、出力駆
動回路１１０の出力ノードにラッチ回路１６４が接続さ
れた構成となっている。したがって、基本的にイコライ
ズ信号ＥＱの変化に伴うノードＡおよびＢの電位レベル
の変化と貫通電流Ｉの変化は、図２に示したものと同様
である。

【００９８】異なる点は、データ入出力端子３６の電位
レベルが、中間レベルとなることがないことである。

【００９９】すなわち、ラッチ回路１６４がそれ以前に
出力したデータに対応する電位レベルを保持しているの
で、イコライズ信号ＥＱが活性状態（“Ｈ”レベル）で
あって、反転回路１６２の入力ノードＣの電位レベルが
中間レベルであり、出力ノードＤはフローティングとな
っている期間でも、データ入出力端子３６の電位レベル
は“Ｈ”レベルか“Ｌ”レベルかのいずれかの値に固定
されている。

【０１００】つまり、データ入出力端子３６の電位レベ
ルを入力として受ける次段以降のＣＭＯＳ回路において
も、貫通電流が発生することが抑制され、システム全体
として見た場合にその消費電力が低減されるという効果
がある。

【０１０１】［実施の形態４］実施の形態３に示したバ
ッファ回路１００および出力駆動回路１６０の構成によ
り、データ入出力端子３６の電位レベルを入力として受
けるＣＭＯＳ回路の貫通電流の発生は抑制することが可
能である。しかし、ラッチ回路１６４に入力する電位レ
ベル、すなわち反転回路１６２の出力ノードＤの電位レ
ベルが、ラッチ回路１６４が保持している電位レベルと
反対の電位レベルに変化する際に、遅延時間の増加とラ
ッチ回路を構成する反転回路に生じる貫通電流により消
費電流の増加がある。

【０１０２】このため図８に示す実施の形態４において
は、実施の形態３におけるラッチ回路１６４の構成を以
下のように変更している。

【０１０３】実施の形態４においては、バッファ回路１
００の構成は実施の形態３と同様である。出力駆動回路
１７０は、Ｉ／Ｏ線の電位レベルを入力として受けるイ
ンバータ回路１７２と、インバータ回路１７２の出力を
入力として受けるラッチ回路１７４とを含む。

【０１０４】インバータ回路１７２は、電源電位Ｖｃｃ
と接地電位Ｖｓｓとの間に順次接続されるＰチャネルＭ
ＯＳトランジスタＰ４およびＰ２ならびにＮチャネルＭ
ＯＳトランジスタＮ２およびＮ４を含む。トランジスタ
Ｐ４のゲートは、信号ＥＱ１を受け、トランジスタＰ２
およびＮ２のゲートは、Ｉ／Ｏ線と接続する。トランジ
スタＮ４のゲートは信号／ＥＱ１を受ける。ここで、信
号ＥＱ１および／ＥＱ１は、図５に示した実施の形態２
とは異なり、たとえば遅延回路等により、信号ＥＱおよ
び／ＥＱに対して所定の時間Ｔ１だけ遅延して変化する
信号であるものとする。

【０１０５】ラッチ回路１７４は、インバータ回路１７
２におけるトランジスタＰ２およびＮ２の接続点の電位
レベルを入力として受けるインバータ回路１７６ａと、
インバータ回路１７６ａの出力を入力として受け、出力
がインバータ回路１７６ａの入力と接続する反転回路１
７６ｂとを含む。インバータ回路１７６ａの出力ノード
とデータ入出力端子３６とが接続している。

【０１０６】インバータ回路１７６ｂは、電源電位Ｖｃ
ｃと接地電位Ｖｓｓとの間に、順次接続されるＰチャネ
ルＭＯＳトランジスタＰ８およびＰ７ならびにＮチャネ
ルＭＯＳトランジスタＮ７およびＮ８を含む。トランジ
スタＰ８のゲートは、信号／ＥＱを受け、トランジスタ
Ｐ７およびＮ７のゲートは、インバータ回路１７６ａの
出力を受け、トランジスタＮ８のゲートは信号ＥＱを受
ける。

【０１０７】次に、その動作について簡単に説明する。
図９は、図８に示した、実施の形態４におけるバッファ
回路１００および出力駆動回路１７０の動作を示すタイ
ミングチャートである。

【０１０８】時刻ｔ０において、イコライズ信号ＥＱは
非活性状態（“Ｌ”レベル）であり、バッファ回路１５
０の入力ノードＡは、“Ｈ”レベルであり、信号ＥＱ１
は“Ｌ”レベルであるものとする。入力ノードＡの電位
レベルに応じて、時刻ｔ０においては、バッファ回路１
００の出力ノードＢの電位レベルは“Ｌ”レベルであ
り、出力駆動回路１７０の入力ノードＣの電位レベルも
“Ｌ”レベルであって、インバータ回路１７２の出力ノ
ードＤは“Ｈ”レベルである。

【０１０９】一方、時刻ｔ０においては、信号ＥＱをゲ
ートに受けるＮチャネルＭＯＳトランジスタＮ８および
信号／ＥＱをゲートに受けるＰチャネルＭＯＳトランジ
スタＰ８は遮断状態であって、インバータ回路１７６ｂ
は不活性状態である。このため、“Ｈ”レベルであるラ
ッチ回路１７０の入力ノードＥの電位レベルを受けて、
インバータ回路１７６ａは、ラッチ回路１７０の出力ノ
ードＦ、すなわちデータ入出力端子３６に“Ｌ”レベル
を出力している。

【０１１０】時刻ｔ１において、イコライズ信号ＥＱが
“Ｈ”レベルに変化するのに応じて、トランスミッショ
ンゲート１０４が導通状態となり、バッファ回路１００
の入力ノードＡおよび出力ノードＢの電位レベルは、中
間レベルに向かって変化し始める。これに応じて、出力
駆動回路１７０の入力ノードＣの電位レベルも“Ｌ”レ
ベルから中間レベルに向かって変化し始め、出力駆動回
路１７０中のインバータ回路１７２の出力ノードＤの電
位レベルは低下し始める。

【０１１１】しかしながら、時刻ｔ２において、信号／
ＥＱ１が“Ｌ”レベルに、信号ＥＱ１が“Ｈ”レベルと
なることに応じて、インバータ回路１７２中のトランジ
スタＰ４およびＮ４は遮断状態となるため、ノードＤは
フローティング状態となる。一方、ラッチ回路１７４中
のインバータ回路１７６ｂは、時刻ｔ１においてイコラ
イズ信号ＥＱが“Ｈ”レベルとなることに応じて、活性
状態となっているため、ラッチ回路１７４は、ノードＤ
の電位レベル、すなわちラッチ回路１７４の入力ノード
Ｅの電位レベルに対応して、ノードＥの電位レベルを
“Ｈ”レベルに、その出力ノードをＦの電位レベルを
“Ｌ”レベルに保持する。

【０１１２】時刻ｔ３において、ノードＡ、ＢおよびＣ
の電位レベルはすべて中間レベルとなるが、ラッチ回路
１７４の働きにより、ノードＤおよびＥの電位レベルは
“Ｈ”レベルに、ラッチ回路１７４の出力ノードＦの電
位レベルは“Ｌ”レベルに維持されている。

【０１１３】時刻ｔ４においてイコライズ信号ＥＱが非
活性状態（“Ｌ”レベル）となることに応じて、トラン
スミッションゲート１０４は遮断状態となり、センスア
ンプからの読出データに応じてバッファ回路１００の入
力ノードＡの電位レベルが“Ｌ”レベルに変化し、それ
に応じてバッファ回路１００の出力ノードＢの電位レベ
ルは“Ｈ”レベルに向かって変化し始める。したがっ
て、出力駆動回路１７０の入力ノードＣの電位レベルも
ノードＢの電位レベルの変化に応じて、“Ｈ”レベルに
向かって変化し始めるが、インバータ回路１７２は非活
性状態であるため、ノードＤはフローティング状態であ
る。一方、ラッチ回路１７４中のインバータ回路１７６
ｂは、イコライズ信号ＥＱが非活性状態となるのに応じ
て非活性状態となるが、ノードＤの電位レベル、すなわ
ちラッチ回路１７４の入力ノードＥの電位レベルが
“Ｈ”レベルに維持されるため、ラッチ回路１７４の出
力ノードＦの電位レベル、すなわちデータ入出力端子３
６の電位レベルは依然として“Ｌ”レベルに保持され
る。

【０１１４】時刻ｔ５において、信号／ＥＱ１が“Ｈ”
レベルに、信号ＥＱ１が“Ｌ”レベルとなることに応じ
て、出力駆動回路１７０中のインバータ回路１７２は活
性状態となる。このため、入力ノードＣの電位レベルに
対応した、インバータ回路１７２の出力ノードＤの電位
レベルは“Ｌ”レベルに向かって変化し始める。つま
り、ラッチ回路１７４の入力ノードＥの電位レベルも
“Ｌ”レベルに向かって変化し始め、これに応じて、出
力ノードＦの電位レベルはセンスアンプから出力された
読出データに対応して、“Ｈ”レベルに変化し始める。

【０１１５】時刻ｔ６において、出力駆動回路１７０の
出力ノードＦの電位レベルが“Ｈ”レベルとなって、読
出データに対応する電位レベルが確定する。

【０１１６】出力駆動回路１７０が、ラッチ回路１７４
を含まない場合、すなわちノードＥとノードＦが直接接
続されている場合は、信号ＥＱ１が“Ｈ”レベルである
期間は、データ入出力端子３６はフローティング状態と
なってしまい、データ入出力端子３６の電位レベルを入
力として受けるＣＭＯＳ回路に貫通電流が生じる可能性
がある。

【０１１７】本実施の形態では、ラッチ回路１７４が、
データ入出力端子３６の電位レベルを“Ｈ”レベルある
いは“Ｌ”レベルに保持するため、このような問題が生
じない。しかも、ラッチ回路１７４に含まれるインバー
タ回路１７６ｂは、イコライズ信号ＥＱが活性である期
間中は非活性となっているため、この回路に余分な貫通
電流が流れるということがない。

【０１１８】［実施の形態５］図１０は、本発明の実施
の形態５のバッファ回路１２０および出力駆動回路１９
０の構成を示す回路図である。

【０１１９】バッファ回路１２０は、実施の形態２にお
けるバッファ回路１２０と同様に、信号ＥＱ１により活
性／不活性となるインバータ回路１２２と、信号ＥＱお
よび／ＥＱにより、導通／非導通状態となるトランスミ
ッションゲート１２４を含む。その構成は、実施の形態
２におけるバッファ回路と同様であるため、同一部分に
同一参照符号を付して、その説明は省略する。

【０１２０】ただし、信号ＥＱ１および信号／ＥＱ１
は、図５に示した実施の形態２とは異なり、たとえば遅
延回路等により信号ＥＱおよび／ＥＱに対して所定の時
間Ｔ１だけ遅延して変化する信号であるものとする。

【０１２１】一方、出力駆動回路１９０は、Ｉ／Ｏ線の
電位レベルを入力として受け、イコライズ信号ＥＱおよ
び／ＥＱにより導通／非導通状態となるトランスミッシ
ョンゲート１９２と、トランスミッションゲート１９２
の出力ノードＢ′と入力ノードが接続し、出力ノードが
データ入出力端子３６と接続するラッチ回路１９４とを
含む。

【０１２２】トランスミッションゲート１９２は、Ｉ／
Ｏ線とラッチ回路１９４の入力ノードＢ′との間に互い
に並列に接続されるＰチャネルＭＯＳトランジスタＰ９
およびＮチャネルＭＯＳトランジスタＮ９を含む。トラ
ンジスタＰ９のゲートは信号ＥＱを受け、トランジスタ
Ｎ９のゲートは信号／ＥＱを受ける。

【０１２３】ラッチ回路１９４は、入力がラッチ回路１
９４の入力ノードＢ′と接続し、出力がデータ入出力端
子３６と接続するインバータ回路１９６ａと、入力がイ
ンバータ回路１９６ａの出力ノードと接続し、出力がイ
ンバータ回路１９６ａの入力と接続するインバータ回路
１９６ｂを含む。インバータ回路１９６ａは、電源電位
Ｖｃｃと接地電位Ｖｓｓとの間に直列に接続され、ゲー
トがともにノードＢ′と接続するＰチャネルＭＯＳトラ
ンジスタＰ２およびＮチャネルＭＯＳトランジスタＮ２
を含む。一方、インバータ回路１９６ｂは、電源電位Ｖ
ｃｃと接地電位Ｖｓｓとの間に直列に接続され、ともに
ゲートにインバータ回路１９６ａの出力電位を受けるＰ
チャネルＭＯＳトランジスタＰ１０とＮチャネルＭＯＳ
トランジスタＮ１０とを含む。インバータ回路１９６ｂ
の出力ノードはインバータ回路１９６ａの入力ノード
Ｂ′と接続している。

【０１２４】次に動作について簡単に説明する。図１１
は、図１０に示したバッファ回路１２０および出力駆動
回路１９０の動作を示すタイミングチャートである。

【０１２５】時刻ｔ０において、イコライズ信号ＥＱは
非活性状態（“Ｌ”レベル）であるものとし、バッファ
回路１２０の入力ノードＡは“Ｈ”レベルであるものと
する。一方、信号ＥＱ１は“Ｈ”レベルであり、信号Ｅ
Ｑ１は“Ｌ”レベルであって、トランジスタＮ５および
トランジスタＰ５はともに導通状態であるものとする。
このため、トランジスタＰ５、Ｐ１、Ｎ１およびＮ５で
構成されるインバータ回路１２２は活性状態であって、
その出力ノードＢの電位レベルは“Ｌ”レベルであるも
のとする。また出力駆動回路１９０中のトランスミッシ
ョンゲート１９２は、導通状態であって、ノードＢ′の
電位レベルはバッファ回路１２０の出力ノードＢの電位
レベルと同じく“Ｌ”レベルである。したがって、ノー
ドＢ′の電位レベルを入力として受けるラッチ回路１９
４の出力ノードＣと接続するデータ入出力端子３６の電
位レベルは“Ｈ”レベルである。

【０１２６】時刻ｔ１において、イコライズ信号ＥＱが
活性状態（“Ｈ”レベル）となることに応じて、バッフ
ァ回路１８０中のトランスミッションゲート１８４は導
通状態となり、ノードＡおよびノードＢの電位レベルは
それぞれ中間レベルに向かって変化し始める。

【０１２７】時刻ｔ１よりも所定の時間Ｔ１だけ遅延し
た時刻ｔ２において、信号ＥＱ１が“Ｌ”レベルから
“Ｈ”レベルに変化する。これに応じて、インバータ回
路１２２中のトランジスタＰ５およびＮ５は非導通状態
となり、以後はこのインバータ回路に貫通電流は流れな
い。

【０１２８】時刻ｔ３において、イコライズ信号ＥＱが
再び非活性状態となり、センスアンプからの読出データ
に応じて、バッファ回路１２０の入力ノードＡの電位レ
ベルは“Ｌ”レベルに向かって変化し始める。一方、こ
の時点では、まだ信号ＥＱ１が“Ｈ”レベルであるた
め、インバータ回路１２２中のトランジスタＮ５および
Ｐ５はともに非導通状態であって、インバータ回路１２
２の出力ノードＢの電位れは変化しない。一方、イコラ
イズ信号ＥＱの非活性化に伴って、トランスミッション
ゲート１９２は導通状態となるが、Ｉ／Ｏ線の配線容量
が極めて大きいため、ラッチ回路１９４の入力ノード
Ｂ′の電位レベルはほとんど変化しない。

【０１２９】時刻ｔ４において、信号ＥＱ１が“Ｌ”レ
ベルとなるのに応じて、トランジスタＮ５およびＰ５が
導通状態となって、インバータ回路１２２は活性状態と
なる。このため、ノードＡの電位レベルに応じて、ノー
ドＢの電位レベルは“Ｈ”レベルに向かって変化し始め
る。これに応じて、ラッチ回路１９４の入力ノードＢ′
の電位レベルも“Ｈ”レベルに変化し始める。したがっ
て、ラッチ回路１９４の出力ノードＣ、すなわちデータ
入出力端子３６の電位レベルは“Ｈ”レベルから“Ｌ”
レベルに変化をし始める。

【０１３０】時刻ｔ５において、ノードＢおよびＢ′の
電位レベルは“Ｈ”レベルとなって、ノードＣの電位レ
ベルが“Ｌ”レベルとなり、データ入出力端子３６の電
位レベルが確定する。

【０１３１】実施の形態５のバッファ回路１２０および
出力駆動回路１９０は上記のような構成となっているの
で、Ｉ／Ｏ線対電位のイコライズ期間中も、データ入出
力端子３６がフローティング状態となることがなく、デ
ータ入出力端子３６に接続するＣＭＯＳ回路に貫通電流
が生じるということがない。この場合、Ｉ／Ｏ線電位の
イコライズ期間中はトランスミッションゲート１９２が
非導通状態となっているためラッチ回路１９４の入力ノ
ードＢ′の電位レベルはラッチ回路の働きによって安定
化している。言い換えれば、ノードＢ′の電位レベルは
イコライズされないことになるが、バッファ回路１８０
の出力ノードＢ点が、リードデータ線のような配線容量
の大きなものとの接続ノードである場合、本実施の形態
のようにＩ／Ｏ線容量のみのプリチャージでもアクセス
時間の高速化には十分である。

【０１３２】［実施の形態６］図１２は、本発明の実施
の形態６のバッファ回路１２０および出力駆動回路２１
０の構成を示す回路図である。

【０１３３】実施の形態５のバッファ回路１２０および
出力駆動回路１９０の構成と異なる点は、実施の形態５
における出力駆動回路１９０中のラッチ回路１９４にお
いて、ＰチャネルＭＯＳトランジスタＰ１０と電源電位
Ｖｃｃとの間に、ゲートにイコライズ信号ＥＱを受ける
ＰチャネルＭＯＳトランジスタＰ１１が接続され、Ｎチ
ャネルＭＯＳトランジスタＮ１０と接地電位Ｖｓｓとの
間に、ゲートに信号／ＥＱを受けるＮチャネルＭＯＳト
ランジスタＮ１１が接続される構成となっていることで
ある。

【０１３４】したがって、本実施の形態ではラッチ回路
２１４を構成するインバータ回路２１６ｂはイコライズ
期間は、活性となるが、その他の期間はこのインバータ
回路２１６ｂは非活性である。

【０１３５】したがって、ラッチ回路２１４は、図１１
において、時刻ｔ１から時刻ｔ３の期間のみラッチ回路
としてデータを保持し、時刻ｔ３以降は、ＰチャネルＭ
ＯＳトランジスタＰ２およびＮチャネルＭＯＳトランジ
スタＮ２よりなるインバータ回路２１６ａのみが動作す
ることになる。

【０１３６】この場合でも、時刻ｔ３から時刻ｔ４にお
いてはノードＢ′の電位レベルはラッチされていた電位
レベルからほとんど変化しないため、ノードＢ′および
Ｃの電位レベルの変化は図１１に示したものとほぼ同様
である。ただし、ラッチ回路が保持データを反転させる
期間、すなわち時刻ｔ４から時刻ｔ５の期間においてイ
ンバータ回路２１６ｂは非活性となっているため、この
インバータ回路を流れる貫通電流が抑制され、その分消
費電流の増加を抑えることが可能となる。

【０１３７】［実施の形態７］図１３は、本発明の実施
の形態７のバッファ回路１００および出力駆動回路２３
０の構成を示す回路図である。

【０１３８】実施の形態７の構成は、図１に示した実施
の形態１の構成と以下の点で異なる。

【０１３９】すなわち、実施の形態７の出力駆動回路２
３０においては、実施の形態１における出力駆動回路１
１０の構成に加えて、トランジスタＰ４、Ｐ２、Ｎ２お
よびＮ４から構成されるクロックドインバータ回路２３
２の出力ノード、すなわちデータ入出力端子３６と電源
電位Ｖｃｃとの間に、ゲートに信号／ＥＱを受けるＰチ
ャネルＭＯＳトランジスタＰ１２が接続される構成とな
っている。

【０１４０】したがって、Ｉ／Ｏ線対のイコライズ期間
中、すなわちイコライズ信号ＥＱが“Ｈ”レベル、信号
／ＥＱが“Ｌ”レベルとなって、クロックドインバータ
回路１３２が非活性となっている期間中は、Ｐチャネル
ＭＯＳトランジスタＰ１２が導通状態となって、データ
入出力端子３６の電位レベルは電源電位Ｖｃｃに固定さ
れる。このため、データ入出力端子３６が、イコライズ
期間中もフローティング状態となることがなく、このデ
ータ入出力端子３６の電位レベルを入力として受けるＣ
ＭＯＳ回路に貫通電流が生じるということがない。

【０１４１】しかも、本実施の形態では、新たに追加さ
れる素子数が少ないため、小さいレイアウト面積で低消
費電力はバッファ回路および出力駆動回路を構成するこ
とが可能である。

【０１４２】［実施の形態８］図１４は、本発明の実施
の形態８のバッファ回路１００および出力駆動回路２５
０の構成を示す回路図である。

【０１４３】図１３に示した実施の形態７のバッファ回
路１００および出力駆動回路２３０の構成と異なる点
は、出力駆動回路２５０においては、データ入出力端子
３６と接地電位Ｖｓｓとの間にゲートにイコライズ信号
ＥＱを受けるＮチャネルＭＯＳトランジスタＮ１２が接
続される構成となっている点である。

【０１４４】したがって、本実施の形態においては、Ｉ
／Ｏ線の電位レベルがイコライズされる期間中はトラン
ジスタＮ１２が導通状態となって、データ入出力端子３
６の電位レベルは接地電位Ｖｓｓに固定される。

【０１４５】したがって、本実施の形態でも、実施の形
態７と同様の効果を奏する。 ［実施の形態９］図１５は、本発明の実施の形態９のビ
ット線負荷回路３００、ビット線イコライズ回路３２０
およびメモリセル２２０の構成を示す概略ブロック図で
ある。

【０１４６】図１９に示した従来のビット線負荷回路に
おいては、ビット線対の電位レベルのイコライズ期間中
はビット線電位が中間レベルとなるために、これに接続
するＣＭＯＳ回路を介して、電源電位Ｖｃｃから接地電
位Ｖｓｓに貫通電流のパスが生じ、消費電流の増加を招
くという問題点があった。

【０１４７】本実施の形態では、上記のような問題点を
解決するために、以下のような構成となっている。

【０１４８】実施の形態９の半導体記憶装置において
は、ビット線対ＢＬおよび／ＢＬと電源電位Ｖｃｃとの
間に接続されるビット線負荷回路３００と、ビット線Ｂ
Ｌと／ＢＬとの間に接続されるビット線負荷回路３２０
と、ビット線対間に接続される複数のメモリセル２２０
とを含む。

【０１４９】ビット線イコライズ回路３２０は、ゲート
にイコライズ信号ＥＱの反転信号／ＥＱを受け、ビット
線ＢＬと／ＢＬとの間に接続されるＰチャネルＭＯＳト
ランジスタＰ２０を含む。

【０１５０】ビット線負荷回路３００は、ゲートに接地
電位Ｖｓｓを受け、ソースがそれぞれ電源電位Ｖｃｃと
接続する１対のＰチャネルＭＯＳトランジスタＰ２１お
よびＰ２２と、トランジスタＰ２１およびＰ２２のドレ
インとソースがそれぞれ接続し、ゲートにイコライズ信
号ＥＱを受ける１対のＰチャネルＭＯＳトランジスタＰ
２３およびＰ２４を含む。

【０１５１】次に動作について説明する。ビット線対電
位のイコライズ期間中は、信号ＥＱは“Ｈ”レベル、信
号／ＥＱは“Ｌ”レベルとなる。したがって、Ｐチャネ
ルＭＯＳトランジスタＰ２０は導通状態となって、ビッ
ト線ＢＬと／ＢＬとが短絡される。

【０１５２】一方、ゲートにイコライズ信号ＥＱを受け
るＰチャネルＭＯＳトランジスタＰ２３およびＰ２４は
ともに遮断状態となって、電源電位Ｖｃｃとビット線対
との接続が遮断される。このため、イコライズ期間中に
おいても、ビット線対ＢＬおよび／ＢＬに接続するＣＭ
ＯＳ回路を介して貫通電流が発生するということがな
い。

【０１５３】したがって、半導体記憶装置の低消費電力
化が達成される。 ［実施の形態１０］図１６は、本発明の実施の形態１０
の半導体記憶装置におけるビット線イコライズ回路３２
０、メモリセル２２０、ビット線負荷回路３８０および
ビット線負荷制御回路４００の構成を示す概略ブロック
図である。

【０１５４】図１５に示した実施の形態９と異なる点
は、ビット線負荷回路３８０の構成と、このビット線負
荷回路を制御するビット線負荷制御回路４００を含む構
成となっている点である。

【０１５５】その他同一部分には同一符号を付して説明
は省略する。実施の形態１０のビット線負荷回路３８０
は、ビット線対ＢＬおよび／ＢＬと電源電位Ｖｃｃとの
間にそれぞれ接続され、ゲートにビット線負荷制御回路
４００の出力電位を受ける１対のＰチャネルＭＯＳトラ
ンジスタＰ２１およびＰ２２を含む。

【０１５６】ビット線負荷制御回路４００は、入力にイ
コライズ信号の反転信号／ＥＱと書込制御信号／ＷＥを
受け、出力ノードがＰチャネルＭＯＳトランジスタＰ２
１およびＰ２２のゲートに接続するＮＡＮＤ回路４０２
を含む。

【０１５７】次にその動作について説明する。図１７
は、図１６に示した実施の形態１０の動作を示すタイミ
ングチャートである。

【０１５８】図１７では、ＮＡＮＤ回路４０２の出力信
号をＥＱＷで表わす。すなわち、ビット線負荷トランジ
スタＰ２１およびＰ２２のゲート入力を“Ｌ”固定とす
るではなく、イコライズ信号／ＥＱと書込制御信号／Ｅ
Ｑの論理積の信号ＥＱＷで制御する構成となっている。

【０１５９】まず、書込動作時は信号／ＷＥが“Ｌ”レ
ベルとなるため、信号ＷＥＱが“Ｈ”レベルとなり、ビ
ット線負荷トランジスタＰ２１およびＰ２２は遮断状態
となる。したがって、図３におけるライトドライバ回路
３０が書込データに応じてビット線ＢＬの電位レベルを
“Ｌ”レベルとするとき、電源電位Ｖｃｃとビット線と
の接続が遮断されているため、余分な貫通電流が流れる
ということがない。一方、読出動作時にはアドレスの切
換わりが検出されると、イコライズ信号／ＥＱが“Ｌ”
レベルとなるため、ビット線イコライズトランジスタＰ
２０が導通状態となるとともに、信号ＷＥＱが“Ｈ”レ
ベルとなって、ビット線負荷トランジスタＰ２１および
Ｐ２２は遮断状態となる。したがって、イコライズ動作
時において電源電位Ｖｃｃとビット線との接続が遮断さ
れるため、貫通電流が流れる経路が遮断される。このた
め、イコライズ動作に伴う消費電流の増加が抑制され
る。

【図面の簡単な説明】

【図１】 本発明の実施の形態１のバッファ回路１００
および出力駆動回路１１０の構成を示す回路図である。

【図２】 実施の形態１の動作を示すタイミングチャー
トである。

【図３】 本発明の実施の形態１の半導体記憶装置１０
００の構成を示す概略ブロック図である。

【図４】 本発明の実施の形態２の出力バッファ回路１
２０および出力駆動回路１１０の構成を示す回路図であ
る。

【図５】 実施の形態２の動作を示すタイミングチャー
トである。

【図６】 制御信号発生回路１４０の構成を示す概略ブ
ロック図である。

【図７】 本発明の実施の形態３のバッファ回路１００
および出力駆動回路１６０の構成を示す回路図である。

【図８】 本発明の実施の形態４のバッファ回路１００
および出力駆動回路１７０の構成を示す回路図である。

【図９】 実施の形態４の動作を示すタイミングチャー
トである。

【図１０】 本発明の実施の形態５のバッファ回路１２
０および出力駆動回路１９０の構成を示す回路図であ
る。

【図１１】 実施の形態５の動作を示すタイミングチャ
ートである。

【図１２】 本発明の実施の形態６のバッファ回路１２
０および出力駆動回路２１０の構成を示す回路図であ
る。

【図１３】 本発明の実施の形態７のバッファ回路１０
０および出力駆動回路２３０の構成を示す回路図であ
る。

【図１４】 本発明の実施の形態８のバッファ回路１０
０および出力駆動回路２５０の構成を示す回路図であ
る。

【図１５】 本発明の実施の形態９のビット線負荷回路
３００の構成を示す概略ブロック図である。

【図１６】 本発明の実施の形態１０のビット線負荷回
路３８０の構成を示す概略ブロック図である。

【図１７】 実施の形態１０の動作を説明するタイミン
グチャートである。

【図１８】 従来のバッファ回路２００２および出力駆
動回路２１００の構成を示す回路図である。

【図１９】 従来のバッファ回路２００２および出力駆
動回路２１００の動作を示すタイミングチャートであ
る。

【図２０】 従来のＳＲＡＭ２０００の構成を示す概略
ブロック図である。

【図２１】 従来のビット線負荷回路の構成を示す概略
ブロック図である。

【符号の説明】

２ アドレス入力端子群、４、６ 外部制御信号入力端
子、８ アドレス入力バッファ回路、１０ 制御回路、
１２ 行アドレス選択デコーダ、１４ ワード線、１６
列アドレス選択デコーダ、１８ ビット線選択トラン
スファーゲート、２０ ビット線対、２２ メモリセ
ル、２４ ビット線負荷回路、２６ Ｉ／Ｏ線対、２８
センスアンプ＋Ｉ／Ｏ回路、３０ ライトドライバ回
路、３２データ出力バッファ回路、３４ データ入力バ
ッファ回路、３６ データ入出力信号端子、３８ ＡＴ
Ｄ回路、４０ ビット線負荷回路、４２ センスアンプ
＋Ｉ／Ｏ回路、４４ 出力バッファ回路、１００、１２
０ バッファ回路、１１０、１６０、１７０、１９０、
２１０、２３０、２５０ 出力駆動回路、３００、３８
０ ビット線負荷回路、３２０ ビット線イコライズ回
路、４００ ビット線負荷制御回路。

Claims (13)

【特許請求の範囲】
1. 【請求項１】 内部信号を伝達するデータ線と、 第１の入力ノードと前記内部信号を前記データ線に出力
   する第１の出力ノードとを含む第１のバッファ回路と、 前記データ線により伝達された前記内部信号を受ける第
   ２のバッファ回路とを備え、 前記データ線のプリチャージを指示する第１のタイミン
   グ信号が活性である期間においては、前記第１のバッフ
   ァ回路は、前記第１の入力ノードと前記第１の出力ノー
   ドとを同電位とし、かつ、前記第２のバッファ回路は、
   電源電位の供給が遮断される、半導体記憶装置。
2. 【請求項２】 内部信号を伝達するデータ線と、 前記内部信号を前記データ線に出力し、第１および第２
   の電源電位が供給される第１のバッファ回路とを備え、 前記第１のバッファ回路は、 前記データ線のプリチャージを指示する第１のタイミン
   グ信号が活性である期間は、前記第１のバッファ回路の
   第１の入力ノードと第１の出力ノードとを短絡するイコ
   ライズ手段とを含み、 前記データ線により伝達された前記内部信号を受ける第
   ２の入力ノードを含み、前記第１および前記第２の電源
   電位が供給される第２のバッファ回路をさらに備え、 前記第２のバッファ回路は、 前記第１のタイミング信号が活性である期間は、前記第
   １および前記第２の電源電位との接続を遮断する第１の
   スイッチ手段を含む、半導体記憶装置。
3. 【請求項３】 内部信号を伝達するデータ線と、 前記データ線のプリチャージを指示する第１のタイミン
   グ信号の活性化に応じて、第１の所定時間遅延して活性
   状態となり、前記第１のタイミング信号の不活性化に応
   じて不活性状態となる第２のタイミング信号と、前記第
   １のタイミング信号の活性化に応じて活性状態となり、
   前記第１のタイミング信号の不活性化に応じて、第２の
   所定時間遅延して不活性状態となる第３のタイミング信
   号とを出力するタイミング制御手段と、 前記内部信号を前記データ線に出力し、第１および第２
   の電源電位が供給される第１のバッファ回路とを備え、 前記第１のバッファ回路は、 前記第１のタイミング信号が活性である期間は、前記第
   １のバッファ回路の入力ノードと出力ノードとを短絡す
   るイコライズ手段と、 前記第２のタイミング信号が活性である期間は前記第１
   および前記第２の電源電位との接続を遮断状態とする第
   １のスイッチ手段とを含み、 前記データ線により伝達された前記内部信号を受け、前
   記第１および前記第２の電源電位が供給される第２のバ
   ッファ回路をさらに備え、 前記第２のバッファ回路は、 前記第３のタイミング信号が活性である期間は前記第１
   および前記第２の電源電位との接続を遮断状態とする第
   ２のスイッチ手段を含む、半導体記憶装置。
4. 【請求項４】 前記第１のタイミング信号が活性である
   期間中は、前記第２のバッファ回路の第２出力ノード
   と、前記第２の電源電位との接続を導通状態とする、プ
   ルアップ手段をさらに備える、請求項２記載の半導体記
   憶装置。
5. 【請求項５】 前記第１のタイミング信号が活性である
   期間中は、前記第２のバッファ回路の第２の出力ノード
   と、前記第１の電源電位との接続を導通状態とする、プ
   ルダウン手段をさらに備える、請求項２記載の半導体記
   憶装置。
6. 【請求項６】 前記第２のバッファ回路は、 前記第１および前記第２の電源電位との間に接続され、
   前記内部信号を入力として受ける論理ゲート回路と、 前記論理ゲート回路の出力を受けて、出力電位レベルを
   保持するラッチ手段とをさらに含み、 前記第１のスイッチ手段は、前記第１および第２の電源
   と前記論理ゲート回路との接続を開閉し、 前記ラッチ手段は、 前記論理ゲート回路の出力を入力として受ける第１の反
   転回路と、 前記第１の反転回路の出力を入力として受ける第２の反
   転回路を有し、 前記第１の反転回路は、前記第２の反転回路の出力を入
   力として受ける、請求項２記載の半導体記憶装置。
7. 【請求項７】 内部信号を伝達するデータ線と、 前記内部信号を前記データ線に出力し第１および第２の
   電源電位が供給される第１のバッファ回路とを備え、 前記第１のバッファ回路は、 第１のタイミング信号が活性である期間は、前記第１の
   バッファ回路の入力ノードと出力ノードとを短絡するイ
   コライズ手段を含み、 前記データ線により伝達された前記内部信号を受け、前
   記第１および前記第２の電源電位が供給される第２のバ
   ッファ回路をさらに備え、 前記第２のバッファ回路は、 前記第１のタイミング信号よりも所定の時間だけ遅延し
   た第２のタイミング信号が活性である期間は、遮断状態
   となる第３のスイッチ手段と、 前記第１および前記第２の電源電位との間に接続され、
   前記内部信号を入力として受ける論理ゲート回路と、 前記論理ゲート回路の出力を受けて、出力電位レベルを
   保持するラッチ手段とをさらに含み、 前記第３のスイッチ手段は、前記第１および第２の電源
   と前記論理ゲート回路との接続を開閉し、 前記ラッチ手段は、 前記論理ゲート回路の出力を入力として受ける第１の反
   転回路と、 前記第１の反転回路の出力を入力として受ける第２の反
   転回路を有し、 前記第１の反転回路は、前記第２の反転回路の出力を入
   力として受け、前記第２の反転回路は、 前記第１のタイミング信号が活性である期間は、前記第
   ２の反転回路と前記第１および前記第２の電源電位との
   接続を導通状態とする第４のスイッチ手段を有する、半
   導体記憶装置。
8. 【請求項８】 内部信号を伝達するデータ線と、 前記内部信号を前記データ線に出力し、第１および第２
   の電源電位が供給される第１のバッファ回路とを備え、 前記第１のバッファ回路は、 第１のタイミング信号が活性である期間は、前記第１の
   バッファ回路の第１の入力ノードと第２の出力ノードと
   を短絡するイコライズ手段と、 前記第１のタイミング信号よりも所定の時間だけ遅延し
   た第２のタイミング信号が活性である期間は、前記第１
   のバッファ回路と前記第１および第２の電源電位との接
   続を遮断状態とする第５のスイッチ手段とを含み、 前記データ線により伝達された前記内部信号を受け、前
   記第１および前記第２の電源電位が供給される第２のバ
   ッファ回路をさらに備え、 前記第２のバッファ回路は、 前記内部信号を受け、前記第１のタイミング信号が活性
   な期間は遮断状態となる第６のスイッチ手段と、 前記第６のスイッチ手段の出力を受けて、出力電位レベ
   ルを保持するラッチ手段とを含む、半導体記憶装置。
9. 【請求項９】 前記ラッチ手段は、 前記第６のスイッチ手段の出力を入力として受ける第１
   の反転回路と、 前記第１の反転回路の出力を入力として受ける第２の反
   転回路を有し、 前記第１の反転回路は、前記第２の反転回路の出力を入
   力として受け、 前記第２の反転回路は、前記第１のタイミング信号が活
   性である期間は、前記第２の反転回路と前記第１および
   前記第２の電源電位との接続を導通状態とする第７のス
   イッチ手段を有する、請求項８記載の半導体記憶装置。
10. 【請求項１０】 複数のメモリセルを有するメモリセル
    アレイと、 前記複数のメモリセルのうち、対応するメモリセルとそ
    れぞれ接続する複数のビット線対と、 前記各ビット線対と電源との間に接続されるビット線負
    荷手段と、 第１のタイミング信号の活性化に応じて、前記各ビット
    線対の電位を同電位とするビット線イコライズ手段と、 前記ビット線負荷手段と前記ビット線イコライズ手段と
    の間に接続され、前記第１のタイミング信号が活性であ
    る期間中は、遮断状態となるスイッチ手段とを備える、
    半導体記憶装置。
11. 【請求項１１】 複数のメモリセルを有するメモリセル
    アレイと、 前記複数のメモリセルのうち、対応するメモリセルとそ
    れぞれ接続する複数のビット線対と、 前記各ビット線対と電源との間に接続されるビット線負
    荷手段と、 第１のタイミング信号の活性化に応じて、前記各ビット
    線対の電位を同電位とするビット線イコライズ手段とを
    備え、 前記ビット線負荷手段は、前記第１のタイミング信号が
    活性である期間およびメモリセルへのデータ書込動作期
    間は、前記ビット線対と前記電源との接続を遮断状態と
    する、半導体記憶装置。
12. 【請求項１２】 前記ビット線負荷手段は、前記ビット
    線対のそれぞれ接続する１対のＭＯＳトランジスタであ
    り、 前記第１のタイミング信号と外部からの書込制御信号を
    受け、いずれか一方が活性である期間は、活性な負荷制
    御信号を出力する負荷制御手段をさらに備え、 前記１対のＭＯＳトランジスタは、前記負荷制御信号を
    ゲートに受け、前記負荷制御信号が活性である期間は遮
    断状態となる、請求項１１記載の半導体記憶装置。
13. 【請求項１３】 前記複数のメモリセルのうちから、特
    定のメモリセルを選択するための外部からのアドレス信
    号を受け、前記アドレス信号の遷移を検出して前記第１
    のタイミング信号を出力するアドレス遷移検出手段をさ
    らに備える、請求項１から１２のいずれかに記載の半導
    体記憶装置。