JPH09191091A - 半導体素子及びその製造方法 - Google Patents
半導体素子及びその製造方法Info
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- JPH09191091A JPH09191091A JP8350686A JP35068696A JPH09191091A JP H09191091 A JPH09191091 A JP H09191091A JP 8350686 A JP8350686 A JP 8350686A JP 35068696 A JP35068696 A JP 35068696A JP H09191091 A JPH09191091 A JP H09191091A
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Abstract
(57)【要約】
【課題】高集積化及び高速動作を図る。
【解決手段】シリコン基板１００上に垂直にビットライ
ン１１８を形成し、該ビットライン１１８に複数の活性
層１０６を接続し、活性層１０６にキャパシタ及びトラ
ンスファートランジスタの形成された層間絶縁膜１１０
を順次積層形成する。
ン１１８を形成し、該ビットライン１１８に複数の活性
層１０６を接続し、活性層１０６にキャパシタ及びトラ
ンスファートランジスタの形成された層間絶縁膜１１０
を順次積層形成する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体素子及びそ
の製造方法に係るもので、特に、高集積化及び動作速度
の向上を図り得る技術に関する。
の製造方法に係るもので、特に、高集積化及び動作速度
の向上を図り得る技術に関する。
【０００２】
【従来の技術】従来、半導体素子のＤＲＡＭセルにおい
ては、図５及び図６に示すように、シリコン基板１内所
定部位にｐ型不純物がドーピングしてｐウェル２が形成
され、該ｐウェル２の形成されたシリコン基板１上に活
性領域と素子隔離領域とを区分するため、フィールド絶
縁ドーピング層３を有する複数のフィールド酸化膜４が
夫々所定間隔を置いて形成され、該シリコン基板１上の
活性領域及び素子隔離領域の所定部位にはスイッチング
トランジスタの複数個のワードライン６’及びトランス
ファートランジスタゲート電極６が夫々形成され、前記
スイッチングトランジスタには下部絶縁膜１０を介して
ストレージノード電極７、誘電体膜８、及びプレート電
極９からなる各キャパシタａが形成され、キャパシタａ
間には各キャパシタａ上の上部絶縁膜１０’により各接
触窓が形成され、接触窓上の前記上部絶縁膜１０’上に
ビットライン１１が形成されて構成されている。
ては、図５及び図６に示すように、シリコン基板１内所
定部位にｐ型不純物がドーピングしてｐウェル２が形成
され、該ｐウェル２の形成されたシリコン基板１上に活
性領域と素子隔離領域とを区分するため、フィールド絶
縁ドーピング層３を有する複数のフィールド酸化膜４が
夫々所定間隔を置いて形成され、該シリコン基板１上の
活性領域及び素子隔離領域の所定部位にはスイッチング
トランジスタの複数個のワードライン６’及びトランス
ファートランジスタゲート電極６が夫々形成され、前記
スイッチングトランジスタには下部絶縁膜１０を介して
ストレージノード電極７、誘電体膜８、及びプレート電
極９からなる各キャパシタａが形成され、キャパシタａ
間には各キャパシタａ上の上部絶縁膜１０’により各接
触窓が形成され、接触窓上の前記上部絶縁膜１０’上に
ビットライン１１が形成されて構成されている。
【０００３】このように構成された従来の半導体素子の
動作について説明する。先ず、記憶すべきデータを該当
のビットライン１１に電圧を印加し、該当のワードライ
ン６’にトランスファートランジスタゲート電極６のし
きい電圧以上の電圧を印加すると、トランジスタがオン
になってセルのキャパシタａにデータが記憶される。
動作について説明する。先ず、記憶すべきデータを該当
のビットライン１１に電圧を印加し、該当のワードライ
ン６’にトランスファートランジスタゲート電極６のし
きい電圧以上の電圧を印加すると、トランジスタがオン
になってセルのキャパシタａにデータが記憶される。
【０００４】その後、一度、データが記憶されるとワー
ドライン６’の電圧を低くさせてデータが漏れないよう
にする。前記記憶されたデータを読み取る場合は、再び
該当のワードライン６’に電圧を印加し、セルキャパシ
タａに充電された電荷がビットライン１１を通って該ビ
ットライン１１に接続されたセンス増幅器に伝達される
ようにする。
ドライン６’の電圧を低くさせてデータが漏れないよう
にする。前記記憶されたデータを読み取る場合は、再び
該当のワードライン６’に電圧を印加し、セルキャパシ
タａに充電された電荷がビットライン１１を通って該ビ
ットライン１１に接続されたセンス増幅器に伝達される
ようにする。
【０００５】このような過程を経て情報記憶及び読み取
りが行われる。
りが行われる。
【０００６】
【発明が解決しようとする課題】然るに、このような従
来の半導体素子においては、種々、不具合がある。即
ち、シリコン基板内にｐウェル及び素子隔離領域、例え
ば、フィールド絶縁ドーピングを有するフィールド酸化
膜を形成するようになっているため、素子間の隔離が難
しく、スイッチングトランジスタがシリコン基板上に形
成されるため、セルの配列面積が大きくなる。
来の半導体素子においては、種々、不具合がある。即
ち、シリコン基板内にｐウェル及び素子隔離領域、例え
ば、フィールド絶縁ドーピングを有するフィールド酸化
膜を形成するようになっているため、素子間の隔離が難
しく、スイッチングトランジスタがシリコン基板上に形
成されるため、セルの配列面積が大きくなる。
【０００７】また、キャパシタａの機能を有するのは、
ストレージノード電極７の一方側面だけであるため、単
位セル面積当りのキャパシタ容量が制限される。また、
スイッチングトランジスタとストレージノード電極７と
の接続部の接触抵抗により動作速度が遅延する。また、
ストレージノード電極７の接合部から漏洩電流(leackag
e current)が発生し、場合によってはデータの読み取り
ができなくなるおそれもある。
ストレージノード電極７の一方側面だけであるため、単
位セル面積当りのキャパシタ容量が制限される。また、
スイッチングトランジスタとストレージノード電極７と
の接続部の接触抵抗により動作速度が遅延する。また、
ストレージノード電極７の接合部から漏洩電流(leackag
e current)が発生し、場合によってはデータの読み取り
ができなくなるおそれもある。
【０００８】本発明はこのような従来の課題に鑑みてな
されたもので、高集積化及び高速の動作等を具現し得る
ような半導体素子及びその製造方法を提供することを目
的とする。
されたもので、高集積化及び高速の動作等を具現し得る
ような半導体素子及びその製造方法を提供することを目
的とする。
【０００９】
【課題を解決するための手段】このため、請求項１の発
明にかかる半導体素子は、高集積化及び高速の動作を図
り得る半導体素子であって、半導体基板と、該半導体基
板上に垂直に形成されたビットラインと、該ビットライ
ンに接続され、垂直方向に所定間隔を置いて夫々平行に
離隔形成された複数の活性層と、該活性層上の所定部位
にゲート絶縁膜を介して夫々形成され、前記ビットライ
ンに接続された複数のゲート電極と、該ゲート電極下部
の各活性層内方側に夫々形成され、前記ビットラインに
接続された複数の第１不純物領域と、前記ゲート電極下
部の各活性層外方側に夫々形成された複数の第２不純物
領域と、該各活性層間に夫々形成された複数の層間絶縁
膜と、該層間絶縁膜と各第２不純物領域外方側表面との
間に夫々被服された誘電体膜と、該誘電体膜表面外部に
形成されたプレート電極と、を備えて構成されている。
明にかかる半導体素子は、高集積化及び高速の動作を図
り得る半導体素子であって、半導体基板と、該半導体基
板上に垂直に形成されたビットラインと、該ビットライ
ンに接続され、垂直方向に所定間隔を置いて夫々平行に
離隔形成された複数の活性層と、該活性層上の所定部位
にゲート絶縁膜を介して夫々形成され、前記ビットライ
ンに接続された複数のゲート電極と、該ゲート電極下部
の各活性層内方側に夫々形成され、前記ビットラインに
接続された複数の第１不純物領域と、前記ゲート電極下
部の各活性層外方側に夫々形成された複数の第２不純物
領域と、該各活性層間に夫々形成された複数の層間絶縁
膜と、該層間絶縁膜と各第２不純物領域外方側表面との
間に夫々被服された誘電体膜と、該誘電体膜表面外部に
形成されたプレート電極と、を備えて構成されている。
【００１０】かかる構成によれば、ゲート電極に信号が
入力されたとき、その信号に基づいて誘電体膜に記憶さ
れているデータが活性層、ビットラインを介して出力さ
れる。ビットラインが垂直に形成され、活性層が積層形
成されているので、かかる動作を行うセルの占有面積が
小さくなり、プレート電極、活性層、ビットラインが同
じ層内に形成され、誘電体層からビットラインまでの距
離も短くなり、抵抗が小さくなる。
入力されたとき、その信号に基づいて誘電体膜に記憶さ
れているデータが活性層、ビットラインを介して出力さ
れる。ビットラインが垂直に形成され、活性層が積層形
成されているので、かかる動作を行うセルの占有面積が
小さくなり、プレート電極、活性層、ビットラインが同
じ層内に形成され、誘電体層からビットラインまでの距
離も短くなり、抵抗が小さくなる。
【００１１】請求項２の発明にかかる半導体素子では、
前記ビットラインは、導電性膜である。かかる構成によ
れば、誘電体層に記憶されたデータは、導電性膜によっ
て形成されたビットラインを介して出力される。請求項
３の発明にかかる半導体素子では、前記各活性層は、導
電性膜によって形成される。
前記ビットラインは、導電性膜である。かかる構成によ
れば、誘電体層に記憶されたデータは、導電性膜によっ
て形成されたビットラインを介して出力される。請求項
３の発明にかかる半導体素子では、前記各活性層は、導
電性膜によって形成される。
【００１２】かかる構成によれば、誘電体層に記憶され
たデータは、導電性膜によって形成された各活性層を介
してビットラインに出力される。請求項４の発明にかか
る半導体素子の製造方法では、高集積化及び高速の動作
を図り得る半導体素子の製造方法であって、ビットライ
ン接続線が形成された半導体基板上に絶縁膜を形成する
第１工程と、該絶縁膜表面の所定部位が露出するように
その絶縁膜上に活性層を形成する第２工程と、該活性層
上にゲート絶縁膜を介してゲート電極を形成する第３工
程と、該ゲート電極をマスクとし、イオン注入を施して
前記ゲート電極下部の活性層両方側内に第１不純物領域
及びその外側に第２不純物領域を夫々形成する第４工程
と、前記ゲート電極と第１、第２不純物領域とが形成さ
れた絶縁膜上に層間絶縁膜を形成する第５工程と、前記
第２乃至第５工程を複数回施し、複数の層間絶縁膜を順
次積層形成する第６工程と、食刻工程を施し、前記第２
不純物領域の外縁が露出するように前記各層間絶縁膜外
側を食刻する第７工程と、前記露出した各第２不純物領
域所定部位表面と各層間絶縁膜との間に誘電体膜を夫々
形成する第８工程と、該誘電体膜表面が覆われるように
前記絶縁膜上にプレート電極を形成する第９工程と、前
記ビットライン接続線表面の所定部位が露出するように
各層間絶縁膜及び各第１不純物領域を夫々食刻してビッ
トライン接触窓を形成する第１０工程と、該ビットライ
ン接触窓が形成された前記ビットライン接続線上にビッ
トラインを垂直に形成する第１１工程と、を順次行うよ
うにした。
たデータは、導電性膜によって形成された各活性層を介
してビットラインに出力される。請求項４の発明にかか
る半導体素子の製造方法では、高集積化及び高速の動作
を図り得る半導体素子の製造方法であって、ビットライ
ン接続線が形成された半導体基板上に絶縁膜を形成する
第１工程と、該絶縁膜表面の所定部位が露出するように
その絶縁膜上に活性層を形成する第２工程と、該活性層
上にゲート絶縁膜を介してゲート電極を形成する第３工
程と、該ゲート電極をマスクとし、イオン注入を施して
前記ゲート電極下部の活性層両方側内に第１不純物領域
及びその外側に第２不純物領域を夫々形成する第４工程
と、前記ゲート電極と第１、第２不純物領域とが形成さ
れた絶縁膜上に層間絶縁膜を形成する第５工程と、前記
第２乃至第５工程を複数回施し、複数の層間絶縁膜を順
次積層形成する第６工程と、食刻工程を施し、前記第２
不純物領域の外縁が露出するように前記各層間絶縁膜外
側を食刻する第７工程と、前記露出した各第２不純物領
域所定部位表面と各層間絶縁膜との間に誘電体膜を夫々
形成する第８工程と、該誘電体膜表面が覆われるように
前記絶縁膜上にプレート電極を形成する第９工程と、前
記ビットライン接続線表面の所定部位が露出するように
各層間絶縁膜及び各第１不純物領域を夫々食刻してビッ
トライン接触窓を形成する第１０工程と、該ビットライ
ン接触窓が形成された前記ビットライン接続線上にビッ
トラインを垂直に形成する第１１工程と、を順次行うよ
うにした。
【００１３】かかる構成によれば、ビットライン接続線
が半導体基板上に形成され、絶縁膜を介して、活性層が
積層され、ビットラインが垂直に形成される。そして、
第２不純物領域の外縁に形成された誘電体膜は、活性層
を介してビットラインに接続される。請求項５の発明に
かかる半導体素子の製造方法では、前記ビットライン接
続線及びビットラインは、導電性膜によって形成され
る。
が半導体基板上に形成され、絶縁膜を介して、活性層が
積層され、ビットラインが垂直に形成される。そして、
第２不純物領域の外縁に形成された誘電体膜は、活性層
を介してビットラインに接続される。請求項５の発明に
かかる半導体素子の製造方法では、前記ビットライン接
続線及びビットラインは、導電性膜によって形成され
る。
【００１４】かかる構成によれば、誘電体層に記憶され
たデータは、導電性膜によって形成されたビットライン
を介して出力される。請求項６の発明にかかる半導体素
子の製造方法では、前記各活性層は、導電性膜によって
形成される。かかる構成によれば、誘電体層に記憶され
たデータは、導電性膜によって形成された各活性層を介
してビットラインに出力される。
たデータは、導電性膜によって形成されたビットライン
を介して出力される。請求項６の発明にかかる半導体素
子の製造方法では、前記各活性層は、導電性膜によって
形成される。かかる構成によれば、誘電体層に記憶され
たデータは、導電性膜によって形成された各活性層を介
してビットラインに出力される。
【００１５】
【発明の実施の形態】以下、本発明の実施の形態を図１
〜図４に基づいて説明する。本発明に係る半導体素子は
例えばＤＲＡＭセルに適用される。かかるＤＲＡＭセル
においては、図１に示すように、半導体基板としてのシ
リコン基板１００上に形成された第１絶縁膜１０２と、
該第１絶縁膜１０２上に形成されたビットライン接続線
１０４と、該ビットライン接続線１０４上所定部位に垂
直に形成された円柱形導電性膜のビットライン１１８
と、該ビットライン１１８から所定間隔離隔され上方向
き相互平行に形成された複数の活性層１０６と、それら
活性層１０６上所定部位に形成されたトランスファート
ランジスタの各ゲート電極１０８と、それらゲート電極
１０８下部の前記活性層１０６内方側にビットラインに
接続して形成された各第１不純物領域１０６ａと、前記
ゲート電極１０８下部の活性層１０６外方側に形成され
た各第２不純物領域１０６ｂと、それら層間絶縁膜１１
０と前記各第２不純物領域外方側表面との間に夫々被服
された誘電体膜１１４と、該誘電体膜１１４表面外部に
形成されたプレート電極１１６と、から構成されてい
る。
〜図４に基づいて説明する。本発明に係る半導体素子は
例えばＤＲＡＭセルに適用される。かかるＤＲＡＭセル
においては、図１に示すように、半導体基板としてのシ
リコン基板１００上に形成された第１絶縁膜１０２と、
該第１絶縁膜１０２上に形成されたビットライン接続線
１０４と、該ビットライン接続線１０４上所定部位に垂
直に形成された円柱形導電性膜のビットライン１１８
と、該ビットライン１１８から所定間隔離隔され上方向
き相互平行に形成された複数の活性層１０６と、それら
活性層１０６上所定部位に形成されたトランスファート
ランジスタの各ゲート電極１０８と、それらゲート電極
１０８下部の前記活性層１０６内方側にビットラインに
接続して形成された各第１不純物領域１０６ａと、前記
ゲート電極１０８下部の活性層１０６外方側に形成され
た各第２不純物領域１０６ｂと、それら層間絶縁膜１１
０と前記各第２不純物領域外方側表面との間に夫々被服
された誘電体膜１１４と、該誘電体膜１１４表面外部に
形成されたプレート電極１１６と、から構成されてい
る。
【００１６】且つ、前記第１不純物領域１０６ａ及び第
２不純物領域１０６ｂは、前記ゲート電極１０８のソー
ス及びドレイン領域として用いられ、それら第１不純物
領域１０６ａ及び第２不純物領域１０６ｂの形成された
前記活性層１０６は、キャパシタのストレージノード電
極として用いられる。即ち、本発明のＤＲＡＭセルは、
複数の活性層１０６にトランスファートランジスタ及び
キャパシタが夫々形成された構造になっている。
２不純物領域１０６ｂは、前記ゲート電極１０８のソー
ス及びドレイン領域として用いられ、それら第１不純物
領域１０６ａ及び第２不純物領域１０６ｂの形成された
前記活性層１０６は、キャパシタのストレージノード電
極として用いられる。即ち、本発明のＤＲＡＭセルは、
複数の活性層１０６にトランスファートランジスタ及び
キャパシタが夫々形成された構造になっている。
【００１７】次に、図２〜図４に基づいて、かかるＤＲ
ＡＭセルの製造方法について説明する。先ず、図２
（Ａ）に示すように、シリコン基板１００上に第１絶縁
膜１０２を形成し、該第１絶縁膜１０２上に導電性膜の
ビットライン接続線１０４を形成した後、該ビットライ
ン接続線１０４上に後述するビットライン埋設用の第２
絶縁膜１０２’を形成し、該第２絶縁膜１０２’上の所
定部位にキャパシタのストレージ電極として用いられる
導電性膜の活性層１０６を形成する。
ＡＭセルの製造方法について説明する。先ず、図２
（Ａ）に示すように、シリコン基板１００上に第１絶縁
膜１０２を形成し、該第１絶縁膜１０２上に導電性膜の
ビットライン接続線１０４を形成した後、該ビットライ
ン接続線１０４上に後述するビットライン埋設用の第２
絶縁膜１０２’を形成し、該第２絶縁膜１０２’上の所
定部位にキャパシタのストレージ電極として用いられる
導電性膜の活性層１０６を形成する。
【００１８】その後、図２（Ｂ）に示すように、該活性
層１０６上にゲート絶縁膜を形成し、該ゲート絶縁膜上
に所定間隔を置いて各ゲート電極１０８を夫々形成し、
ゲート電極１０８をマスクとして不純物をドーピング
し、前記活性層１０６内にソース及びドレイン領域とし
ての第１不純物領域１０６ａ及び第２不純物領域１０６
ｂを夫々形成する。これにより、第１層のトランスファ
ートランジスタ及びストレージノード電極が形成され
る。
層１０６上にゲート絶縁膜を形成し、該ゲート絶縁膜上
に所定間隔を置いて各ゲート電極１０８を夫々形成し、
ゲート電極１０８をマスクとして不純物をドーピング
し、前記活性層１０６内にソース及びドレイン領域とし
ての第１不純物領域１０６ａ及び第２不純物領域１０６
ｂを夫々形成する。これにより、第１層のトランスファ
ートランジスタ及びストレージノード電極が形成され
る。
【００１９】次いで、図３（Ｃ）に示すように、該第１
層のトランスファートランジスタ及びストレージノード
電極が形成された第２絶縁膜１０２’上に層間絶縁膜１
１０を形成する。このような工程を繰り返し、同じよう
な構造の第２層目、第３層目を積層形成する。次いで、
該第３層の層間絶縁膜１１０上の所定部位に感光膜１１
２を形成し、該感光膜１１２をマスクとして下部各層間
絶縁膜１１０を夫々食刻し、前記各活性層１０６の各第
２不純物領域１０６ｂ表面の所定部位を夫々露出させ
る。
層のトランスファートランジスタ及びストレージノード
電極が形成された第２絶縁膜１０２’上に層間絶縁膜１
１０を形成する。このような工程を繰り返し、同じよう
な構造の第２層目、第３層目を積層形成する。次いで、
該第３層の層間絶縁膜１１０上の所定部位に感光膜１１
２を形成し、該感光膜１１２をマスクとして下部各層間
絶縁膜１１０を夫々食刻し、前記各活性層１０６の各第
２不純物領域１０６ｂ表面の所定部位を夫々露出させ
る。
【００２０】その後、図３（Ｄ）に示すように、表面の
露出された各第２不純物領域１０６ｂと各層間絶縁膜１
１０の食刻面とに夫々誘電体膜１１４を形成し、該誘電
体膜１１４表面が覆われるように前記第２絶縁膜１０
２’上に導電性膜のプレート電極１１６を形成する。次
いで、図４（Ｅ）に示すように、前記ゲート電極１０８
間のビットライン接続線１０４表面所定部位が露出する
ように各層間絶縁膜１１０及び各第１不純物領域１０６
ａの中央部位を夫々食刻処理してビットライン接触窓を
形成し、該ビットライン接触窓の形成された前記ビット
ライン接続線１０４上にビットライン１１８を垂直に形
成して、本工程を完了する。
露出された各第２不純物領域１０６ｂと各層間絶縁膜１
１０の食刻面とに夫々誘電体膜１１４を形成し、該誘電
体膜１１４表面が覆われるように前記第２絶縁膜１０
２’上に導電性膜のプレート電極１１６を形成する。次
いで、図４（Ｅ）に示すように、前記ゲート電極１０８
間のビットライン接続線１０４表面所定部位が露出する
ように各層間絶縁膜１１０及び各第１不純物領域１０６
ａの中央部位を夫々食刻処理してビットライン接触窓を
形成し、該ビットライン接触窓の形成された前記ビット
ライン接続線１０４上にビットライン１１８を垂直に形
成して、本工程を完了する。
【００２１】その結果、各第１不純物領域１０６ａ及び
各第２不純物領域１０６ｂの形成された全ての活性層１
０６がキャパシタのストレージ電極として用いられるた
め、従来よりも単位面積当りの静電容量が大いに増加す
る。又、トランスファートランジスタ及びキャパシタの
ストレージノード電極が絶縁膜１０２上に形成されるた
め、従来よりも素子の隔離を容易に実施し、全てのスト
レージノード電極をキャパシタとして使用し得るように
なって、キャパシタの単位面積当りの静電容量を増加さ
せることができるという効果がある。
各第２不純物領域１０６ｂの形成された全ての活性層１
０６がキャパシタのストレージ電極として用いられるた
め、従来よりも単位面積当りの静電容量が大いに増加す
る。又、トランスファートランジスタ及びキャパシタの
ストレージノード電極が絶縁膜１０２上に形成されるた
め、従来よりも素子の隔離を容易に実施し、全てのスト
レージノード電極をキャパシタとして使用し得るように
なって、キャパシタの単位面積当りの静電容量を増加さ
せることができるという効果がある。
【００２２】又、トランスファートランジスタのソース
／ドレイン領域及びストレージノード電極が同様な層内
に形成されるため、接触抵抗による動作速度の遅延を防
止することができるという効果がある。更に、キャパシ
タのストレージノード電極が絶縁膜により隔離され、シ
リコン基板１００との接合が発生しないため、漏洩電流
が減少し、データの保存性が向上するという効果があ
る。
／ドレイン領域及びストレージノード電極が同様な層内
に形成されるため、接触抵抗による動作速度の遅延を防
止することができるという効果がある。更に、キャパシ
タのストレージノード電極が絶縁膜により隔離され、シ
リコン基板１００との接合が発生しないため、漏洩電流
が減少し、データの保存性が向上するという効果があ
る。
【００２３】
【発明の効果】以上説明したように、請求項１の発明に
かかる半導体素子によれば、半導体基板上に垂直にビッ
トラインを形成し、該ビットラインに複数の活性層を接
続し、活性層をトランスファートランジスタ及びキャパ
シタとして用いるようにしたので、複数のセルを同一の
占有面積内に形成し、セルの配列面積を減らして素子の
高集積化を図ることができるという効果がある。
かかる半導体素子によれば、半導体基板上に垂直にビッ
トラインを形成し、該ビットラインに複数の活性層を接
続し、活性層をトランスファートランジスタ及びキャパ
シタとして用いるようにしたので、複数のセルを同一の
占有面積内に形成し、セルの配列面積を減らして素子の
高集積化を図ることができるという効果がある。
【００２４】活性層が絶縁膜上に形成され、この上にト
ランスファートランジスタ及びキャパシタのストレージ
ノード電極を形成したときは、従来よりも素子の隔離を
容易に実施し、全てのストレージノード電極をキャパシ
タとして使用し得るようになって、キャパシタの単位面
積当りの静電容量を増加させることができるという効果
がある。更に、誘電体膜のストレージノード電極が絶縁
膜により隔離され、半導体基板との接合が発生しないた
め、漏洩電流を低減し、データの保存性が向上するとい
う効果がある。
ランスファートランジスタ及びキャパシタのストレージ
ノード電極を形成したときは、従来よりも素子の隔離を
容易に実施し、全てのストレージノード電極をキャパシ
タとして使用し得るようになって、キャパシタの単位面
積当りの静電容量を増加させることができるという効果
がある。更に、誘電体膜のストレージノード電極が絶縁
膜により隔離され、半導体基板との接合が発生しないた
め、漏洩電流を低減し、データの保存性が向上するとい
う効果がある。
【００２５】請求項２の発明にかかる半導体素子によれ
ば、ビットラインの抵抗値を低減することができる。請
求項３の発明にかかる半導体素子によれば、各活性層の
抵抗値を低減することができる。請求項４の発明にかか
る半導体素子の製造方法によれば、ビットラインを垂直
に形成し、誘電体膜を第２不純物領域の外側に垂直に形
成することができる。
ば、ビットラインの抵抗値を低減することができる。請
求項３の発明にかかる半導体素子によれば、各活性層の
抵抗値を低減することができる。請求項４の発明にかか
る半導体素子の製造方法によれば、ビットラインを垂直
に形成し、誘電体膜を第２不純物領域の外側に垂直に形
成することができる。
【００２６】請求項５の発明にかかる半導体素子の製造
方法によれば、ビットライン接続線及びビットラインの
抵抗値を低減することができる。請求項６の発明にかか
る半導体素子の製造方法によれば、各活性層の抵抗値を
低減することができる。
方法によれば、ビットライン接続線及びビットラインの
抵抗値を低減することができる。請求項６の発明にかか
る半導体素子の製造方法によれば、各活性層の抵抗値を
低減することができる。
【図１】本発明に係る実施の形態の構成を示す断面図。
【図２】図１の製造方法を示す断面図。
【図３】同上断面図。
【図４】同上断面図。
【図５】従来のＤＲＡＭセルの断面図。
【図６】図５の等価回路図。
１００ シリコン基板 １０２ 第１絶縁膜 １０２’ 第２絶縁膜 １０４ ビットライン接続線 １０６ 活性層 １０６ａ 第１不純物領域 １０６ｂ 第２不純物領域 １０８ ゲート電極 １１０ 層間絶縁膜 １１２ 感光膜 １１４ 誘電体膜 １１６ プレート電極 １１８ ビットライン
Claims (6)
- 【請求項１】高集積化及び高速の動作を図り得る半導体
素子であって、 半導体基板と、 該半導体基板上に垂直に形成されたビットラインと、 該ビットラインに接続され、垂直方向に所定間隔を置い
て夫々平行に離隔形成された複数の活性層と、 該活性層上所定部位にゲート絶縁膜を介して夫々形成さ
れ、前記ビットラインに接続された複数のゲート電極
と、 該ゲート電極下部の各活性層内方側に夫々形成され、前
記ビットラインに接続された複数の第１不純物領域と、 前記ゲート電極下部の各活性層外方側に夫々形成された
複数の第２不純物領域と、 該各活性層間に夫々形成された複数の層間絶縁膜と、 該層間絶縁膜と各第２不純物領域外方側表面との間に夫
々被服された誘電体膜と、 該誘電体膜表面外部に形成されたプレート電極と、を備
えて構成されたことを特徴とする半導体素子。 - 【請求項２】前記ビットラインは、導電性膜であること
を特徴とする請求項１記載の半導体素子。 - 【請求項３】前記各活性層は、導電性膜によって形成さ
れることを特徴とする請求項１又は請求項２記載の半導
体素子。 - 【請求項４】高集積化及び高速の動作を図り得る半導体
素子の製造方法であって、 ビットライン接続線が形成された半導体基板上に絶縁膜
を形成する第１工程と、 該絶縁膜表面の所定部位が露出するようにその絶縁膜上
に活性層を形成する第２工程と、 該活性層上にゲート絶縁膜を介してゲート電極を形成す
る第３工程と、 該ゲート電極をマスクとし、イオン注入を施して前記ゲ
ート電極下部の活性層両方側内に第１不純物領域及びそ
の外側に第２不純物領域を夫々形成する第４工程と、 前記ゲート電極と第１、第２不純物領域とが形成された
絶縁膜上に層間絶縁膜を形成する第５工程と、 前記第２乃至第５工程を複数回施し、複数の層間絶縁膜
を順次積層形成する第６工程と、 食刻工程を施し、前記第２不純物領域の外縁が露出する
ように前記各層間絶縁膜外側を食刻する第７工程と、 前記露出した各第２不純物領域所定部位表面と各層間絶
縁膜との間に誘電体膜を夫々形成する第８工程と、 該誘電体膜表面が覆われるように前記絶縁膜上にプレー
ト電極を形成する第９工程と、 前記ビットライン接続線表面の所定部位が露出するよう
に各層間絶縁膜及び各第１不純物領域を夫々食刻してビ
ットライン接触窓を形成する第１０工程と、 該ビットライン接触窓が形成された前記ビットライン接
続線上にビットラインを垂直に形成する第１１工程と、
を順次行うことを特徴とする半導体素子の製造方法。 - 【請求項５】前記ビットライン接続線及びビットライン
は、導電性膜によって形成されることを特徴とする請求
項４記載の半導体素子の製造方法。 - 【請求項６】前記各活性層は、導電性膜によって形成さ
れることを特徴とする請求項４又は請求項５記載の半導
体素子の製造方法。
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| KR67323/1995 | 1995-12-29 | ||
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| JPH09191091A true JPH09191091A (ja) | 1997-07-22 |
| JP2733911B2 JP2733911B2 (ja) | 1998-03-30 |
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| JP2012524407A (ja) * | 2009-04-16 | 2012-10-11 | シーゲイト テクノロジー エルエルシー | 三次元的スタックド不揮発性メモリユニット |
| JP2013008937A (ja) * | 2010-11-05 | 2013-01-10 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
| JP2017224870A (ja) * | 2011-12-01 | 2017-12-21 | 株式会社半導体エネルギー研究所 | 半導体装置 |
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| KR20210103143A (ko) * | 2020-02-13 | 2021-08-23 | 삼성전자주식회사 | 반도체 메모리 장치 및 이의 제조 방법 |
| KR20210104348A (ko) * | 2020-02-17 | 2021-08-25 | 삼성전자주식회사 | 반도체 메모리 장치 및 이의 제조 방법 |
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| US6861670B1 (en) * | 1999-04-01 | 2005-03-01 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device having multi-layer wiring |
| US7795647B2 (en) * | 2003-06-06 | 2010-09-14 | Northrop Grumman Systems Corporation | Curled semiconductor transistor |
| US8348952B2 (en) * | 2006-01-26 | 2013-01-08 | Depuy International Ltd. | System and method for cooling a spinal correction device comprising a shape memory material for corrective spinal surgery |
| WO2015170220A1 (en) | 2014-05-09 | 2015-11-12 | Semiconductor Energy Laboratory Co., Ltd. | Memory device and electronic device |
| EP3859780A1 (en) * | 2017-05-08 | 2021-08-04 | Micron Technology, Inc. | Memory arrays |
| WO2018208719A1 (en) | 2017-05-08 | 2018-11-15 | Micron Technology, Inc. | Memory arrays |
| US11043499B2 (en) | 2017-07-27 | 2021-06-22 | Micron Technology, Inc. | Memory arrays comprising memory cells |
| WO2019022944A1 (en) | 2017-07-27 | 2019-01-31 | Micron Technology, Inc. | MEMORY CELLS THAT INCLUDE TRANSISTORS HAVING GAP CHANNEL MATERIAL |
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| KR102756199B1 (ko) * | 2019-12-16 | 2025-01-20 | 삼성전자주식회사 | 반도체 메모리 소자 및 그의 제조 방법 |
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| CN116261323B (zh) * | 2022-04-25 | 2024-06-28 | 北京超弦存储器研究院 | 动态存储器及其制作方法、存储装置 |
| CN116234305B (zh) * | 2022-05-17 | 2024-03-15 | 北京超弦存储器研究院 | 一种半导体器件结构及其制造方法、dram和电子设备 |
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| CN115835626B (zh) * | 2022-12-22 | 2024-04-09 | 北京超弦存储器研究院 | 3d堆叠的半导体器件、3d存储器及其制备方法、电子设备 |
| CN116367537B (zh) * | 2023-03-28 | 2024-04-26 | 北京超弦存储器研究院 | 一种3d堆叠的半导体器件及其制造方法、电子设备 |
| CN118742020A (zh) * | 2023-03-31 | 2024-10-01 | 华为技术有限公司 | 三维存储阵列及其制备方法、存储器、电子设备 |
| CN116437661B (zh) * | 2023-05-24 | 2023-11-24 | 北京超弦存储器研究院 | 存储器及其制造方法、电子设备 |
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1995
- 1995-12-29 KR KR1019950067323A patent/KR0179799B1/ko not_active Expired - Fee Related
-
1996
- 1996-11-15 US US08/749,846 patent/US5977580A/en not_active Expired - Lifetime
- 1996-12-27 JP JP8350686A patent/JP2733911B2/ja not_active Expired - Fee Related
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| KR0179799B1 (ko) | 1999-03-20 |
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