JPH09191239A - 可変遅延回路 - Google Patents
可変遅延回路Info
- Publication number
- JPH09191239A JPH09191239A JP8002044A JP204496A JPH09191239A JP H09191239 A JPH09191239 A JP H09191239A JP 8002044 A JP8002044 A JP 8002044A JP 204496 A JP204496 A JP 204496A JP H09191239 A JPH09191239 A JP H09191239A
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- JP
- Japan
- Prior art keywords
- input
- output
- delay
- pulse
- inverter
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Abstract
(57)【要約】
【課題】パルス信号を高い時間分解能で遅延させる。
【解決手段】入力用インバータ１０１の出力線１１２に
抵抗を可変させる手段１１１を設けたことにより、入力
用インバータ１０１の出力系の時定数を変化させ、被遅
延パルスが入力１０９から出力１１０に到達する時間を
制御する。
抵抗を可変させる手段１１１を設けたことにより、入力
用インバータ１０１の出力系の時定数を変化させ、被遅
延パルスが入力１０９から出力１１０に到達する時間を
制御する。
Description
【０００１】
【発明の属する技術分野】本発明はパルスの遅延回路に
係り、特に、高い時間分解能でパルスを遅延させるのに
好適な可変遅延回路に関する。
係り、特に、高い時間分解能でパルスを遅延させるのに
好適な可変遅延回路に関する。
【０００２】
【従来の技術】従来の可変遅延回路について、図４を用
いて説明する。２入力１出力のセレクタ４０７〜４１
０、および１、２、４、８段にそれぞれ縦続接続された
論理ゲート４１１〜４１４により構成されている。セレ
クタ４０７〜４１０はいずれも、そのセレクト信号４０
２〜４０５に、ローレベル論理信号（以下、Ｌと称す
る）が入力された場合にＡ入力側が選択され、Ｑ出力側
にＡ入力側の論理値が出力される。反対に、セレクト信
号入力４０２〜４０５にハイレベル論理信号（以下、Ｈ
と称する）が入力された場合には、Ｂ入力側が選択さ
れ、Ｑ出力側にＢ入力の論理値が出力される。
いて説明する。２入力１出力のセレクタ４０７〜４１
０、および１、２、４、８段にそれぞれ縦続接続された
論理ゲート４１１〜４１４により構成されている。セレ
クタ４０７〜４１０はいずれも、そのセレクト信号４０
２〜４０５に、ローレベル論理信号（以下、Ｌと称す
る）が入力された場合にＡ入力側が選択され、Ｑ出力側
にＡ入力側の論理値が出力される。反対に、セレクト信
号入力４０２〜４０５にハイレベル論理信号（以下、Ｈ
と称する）が入力された場合には、Ｂ入力側が選択さ
れ、Ｑ出力側にＢ入力の論理値が出力される。
【０００３】被遅延パルスは、入力端子４０１より入力
され、被遅延パルスの入力に先立って、セレクタ４０７
〜４１０のセレクト信号入力４０２〜４０５に、所望の
遅延量に応じた設定値が入力される。ここで、この入力
される４ビットの設定値を便宜的に、（Ｘ１、Ｘ２、Ｘ
３、Ｘ４）と表す。但し、Ｘ１〜Ｘ４は、ＬまたはＨで
あり、それぞれ、Ｘ１がセレクト入力信号４０２の、Ｘ
２がセレクト入力信号４０３の、Ｘ３がセレクト入力信
号４０２の、Ｘ４がセレクト入力信号４０５の設定値を
示すものとする。例えば、本例で最も遅延量が小さくな
る設定値は、（Ｌ，Ｌ，Ｌ，Ｌ）であり、全てのセレク
ト信号入力にローレベル論理信号が入力される場合であ
る。この場合、被遅延パルスの通過経路は、入力端子４
０１よりセレクタ４０７〜４１０のＡ入力からＱ出力を
経て、出力端子４０６に至る経路であり、論理ゲート４
１１〜４１４を全く通過しない経路である。この最少遅
延量の次に小さな遅延量が得られる設定値は、（Ｈ，
Ｌ，Ｌ，Ｌ）であり、被遅延パルスが出力端子４０６に
到達するまでに通過する論理ゲートは４１１だけであ
る。従って、得られる遅延量は最少遅延量と比べて論理
ゲート１段分の伝搬遅延時間だけ大きいことになる。以
下同様にセレクト入力信号４０２〜４０５の設定値を変
えることにより、被遅延パルスの通過経路、即ち、論理
ゲート通過段数を切り換えることができ、順次、大きな
遅延量を得ることが可能であるが、いずれも得られる最
少遅延分解能は、論理ゲート１段分の伝搬遅延時間に相
当する。
され、被遅延パルスの入力に先立って、セレクタ４０７
〜４１０のセレクト信号入力４０２〜４０５に、所望の
遅延量に応じた設定値が入力される。ここで、この入力
される４ビットの設定値を便宜的に、（Ｘ１、Ｘ２、Ｘ
３、Ｘ４）と表す。但し、Ｘ１〜Ｘ４は、ＬまたはＨで
あり、それぞれ、Ｘ１がセレクト入力信号４０２の、Ｘ
２がセレクト入力信号４０３の、Ｘ３がセレクト入力信
号４０２の、Ｘ４がセレクト入力信号４０５の設定値を
示すものとする。例えば、本例で最も遅延量が小さくな
る設定値は、（Ｌ，Ｌ，Ｌ，Ｌ）であり、全てのセレク
ト信号入力にローレベル論理信号が入力される場合であ
る。この場合、被遅延パルスの通過経路は、入力端子４
０１よりセレクタ４０７〜４１０のＡ入力からＱ出力を
経て、出力端子４０６に至る経路であり、論理ゲート４
１１〜４１４を全く通過しない経路である。この最少遅
延量の次に小さな遅延量が得られる設定値は、（Ｈ，
Ｌ，Ｌ，Ｌ）であり、被遅延パルスが出力端子４０６に
到達するまでに通過する論理ゲートは４１１だけであ
る。従って、得られる遅延量は最少遅延量と比べて論理
ゲート１段分の伝搬遅延時間だけ大きいことになる。以
下同様にセレクト入力信号４０２〜４０５の設定値を変
えることにより、被遅延パルスの通過経路、即ち、論理
ゲート通過段数を切り換えることができ、順次、大きな
遅延量を得ることが可能であるが、いずれも得られる最
少遅延分解能は、論理ゲート１段分の伝搬遅延時間に相
当する。
【０００４】尚、この種の装置として関連するものには
例えば、アイ・イー・イー・イ・、プロシーディングス
オブ アイ・ティー・シー、１９８９ 第５５８頁か
ら第５６６頁に述べられている。
例えば、アイ・イー・イー・イ・、プロシーディングス
オブ アイ・ティー・シー、１９８９ 第５５８頁か
ら第５６６頁に述べられている。
【０００５】
【発明が解決しようとする課題】従来技術では、得られ
る遅延分解能をセレクタ間に設けられた論理ゲート１段
分の伝搬遅延時間以下とすることができず、高い時間分
解能のパルス遅延を行うことができないという問題があ
った。
る遅延分解能をセレクタ間に設けられた論理ゲート１段
分の伝搬遅延時間以下とすることができず、高い時間分
解能のパルス遅延を行うことができないという問題があ
った。
【０００６】本発明の目的は、論理ゲート１段分の伝搬
遅延時間よりも小さな遅延動作を行って、高い遅延分解
能が得られる遅延回路を提供することにある。
遅延時間よりも小さな遅延動作を行って、高い遅延分解
能が得られる遅延回路を提供することにある。
【０００７】
【課題を解決するための手段】上記課題は、入出力ＭＯ
Ｓインバータの間に、制御信号に従って抵抗値を変化さ
せる手段を設けることにより達成される。
Ｓインバータの間に、制御信号に従って抵抗値を変化さ
せる手段を設けることにより達成される。
【０００８】上記の入出力用ＭＯＳインバータの間に設
けられた可変抵抗手段は、入力用ＭＯＳインバータの出
力系の時定数を変化させることができ、入力用ＭＯＳイ
ンバータから出力されるパルスを遅延させることが可能
である。
けられた可変抵抗手段は、入力用ＭＯＳインバータの出
力系の時定数を変化させることができ、入力用ＭＯＳイ
ンバータから出力されるパルスを遅延させることが可能
である。
【０００９】
【発明の実施の形態】以下、本発明の一実施例を図１な
いし図３を用いて説明する。本発明による遅延回路は、
図１に示す様に、ＭＯＳトランジスタで構成された入力
用インバータ１０１、出力用インバータ１０５、及び入
出力インバータ間にＮ形ＭＯＳトランジスタを並列接続
して構成した遅延制御回路１１１により構成される。入
力インバータ１０１は、緩衝回路として作用し、入力端
子１０９より入力されるパルスの振幅を所定の電位にし
て後段に供給するものである。同様に出力インバータ１
０５は、入力されるパルスの振幅を所定の電位にして、
出力１１０より他の回路部へ供給する。さて、ＭＯＳイ
ンバータの遅延時間が、その出力に接続される回路、線
路等の抵抗と容量の積、即ち時定数に比例することは周
知の事実であるが、本発明による実施例は、遅延制御回
路でこの時定数を変化させ、ＭＯＳインバータの遅延時
間を制御し、遅延回路として作用させる。本実施例の遅
延制御回路１１１は、直並列に接続された三つのＮ形ト
ランジスタ列１０２〜１０４により構成され、このトラ
ンジスタ列内の一つのトランジスタのゲート電極は、入
力信号１０９が入力されるように入力用インバータのゲ
ート電極と接続され、残りのトランジスタのゲート電極
は、それぞれトランジスタをオンまたはオフする制御信
号を入力するための、制御入力１０６〜１０８に接続さ
れている。例えば、トランジスタ列１０２では、予めそ
の制御入力１０８にＬが入力されて、入力用インバータ
１０１にパルスの立ち下がりエッジが入力されると、ト
ランジスタ列１０２内全てのトランジスタがオン状態と
なり電源ＶＣＣとインバータ１０２の出力１１２がトラ
ンジスタ列１０２を介して導通する。一方、制御入力１
０８にＨが入力されるか、入力用インバータ１０１にパ
ルスの立ち上がりエッジが入力される場合には、トラン
ジスタ列１０２はオフ状態となり、電源ＶＣＣとインバ
ータ１０２の出力１１２がトランジスタ列１０２により
切り離された状態となる。従って、このトランジスタ一
つの導通抵抗をＲとすれば、制御入力１０６〜１０８に
入力される制御信号が、例えば、入力１０８だけがＬ、
入力１０７だけがＬ、入力１０６だけがＬ、入力１０６
〜１０８がＨのそれぞれの場合に対して、抵抗値は２Ｒ
／３、３Ｒ／４、４Ｒ／５、Ｒの値をとることができ
る。例えば、抵抗値が２Ｒ／３となるように制御信号を
予め設定して、入力１０９よりパルスを入力し、出力１
１０に出力パルスの立ち下がりエッジが得られるまでの
時間Ｔ１（遅延時間）と、抵抗値が３Ｒ／４となるよう
に制御信号を予め設定して、入力１０９よりパルスを入
力した場合の遅延時間Ｔ２では、Ｔ２の方が、（３Ｒ／
４）−（２Ｒ／３）＝Ｒ／１２に相当する時間だけ大き
い。以上説明したように、制御信号によりインバータ１
０１の出力部の時定数を変化させることができ、それぞ
れの時定数に応じた遅延時間を得ることができる。
いし図３を用いて説明する。本発明による遅延回路は、
図１に示す様に、ＭＯＳトランジスタで構成された入力
用インバータ１０１、出力用インバータ１０５、及び入
出力インバータ間にＮ形ＭＯＳトランジスタを並列接続
して構成した遅延制御回路１１１により構成される。入
力インバータ１０１は、緩衝回路として作用し、入力端
子１０９より入力されるパルスの振幅を所定の電位にし
て後段に供給するものである。同様に出力インバータ１
０５は、入力されるパルスの振幅を所定の電位にして、
出力１１０より他の回路部へ供給する。さて、ＭＯＳイ
ンバータの遅延時間が、その出力に接続される回路、線
路等の抵抗と容量の積、即ち時定数に比例することは周
知の事実であるが、本発明による実施例は、遅延制御回
路でこの時定数を変化させ、ＭＯＳインバータの遅延時
間を制御し、遅延回路として作用させる。本実施例の遅
延制御回路１１１は、直並列に接続された三つのＮ形ト
ランジスタ列１０２〜１０４により構成され、このトラ
ンジスタ列内の一つのトランジスタのゲート電極は、入
力信号１０９が入力されるように入力用インバータのゲ
ート電極と接続され、残りのトランジスタのゲート電極
は、それぞれトランジスタをオンまたはオフする制御信
号を入力するための、制御入力１０６〜１０８に接続さ
れている。例えば、トランジスタ列１０２では、予めそ
の制御入力１０８にＬが入力されて、入力用インバータ
１０１にパルスの立ち下がりエッジが入力されると、ト
ランジスタ列１０２内全てのトランジスタがオン状態と
なり電源ＶＣＣとインバータ１０２の出力１１２がトラ
ンジスタ列１０２を介して導通する。一方、制御入力１
０８にＨが入力されるか、入力用インバータ１０１にパ
ルスの立ち上がりエッジが入力される場合には、トラン
ジスタ列１０２はオフ状態となり、電源ＶＣＣとインバ
ータ１０２の出力１１２がトランジスタ列１０２により
切り離された状態となる。従って、このトランジスタ一
つの導通抵抗をＲとすれば、制御入力１０６〜１０８に
入力される制御信号が、例えば、入力１０８だけがＬ、
入力１０７だけがＬ、入力１０６だけがＬ、入力１０６
〜１０８がＨのそれぞれの場合に対して、抵抗値は２Ｒ
／３、３Ｒ／４、４Ｒ／５、Ｒの値をとることができ
る。例えば、抵抗値が２Ｒ／３となるように制御信号を
予め設定して、入力１０９よりパルスを入力し、出力１
１０に出力パルスの立ち下がりエッジが得られるまでの
時間Ｔ１（遅延時間）と、抵抗値が３Ｒ／４となるよう
に制御信号を予め設定して、入力１０９よりパルスを入
力した場合の遅延時間Ｔ２では、Ｔ２の方が、（３Ｒ／
４）−（２Ｒ／３）＝Ｒ／１２に相当する時間だけ大き
い。以上説明したように、制御信号によりインバータ１
０１の出力部の時定数を変化させることができ、それぞ
れの時定数に応じた遅延時間を得ることができる。
【００１０】図２および図３は、それぞれ遅延制御回路
をＰ形トランジスタ及び、Ｎ形とＰ形トランジスタで構
成した場合の実施例である。図２の場合は、入力される
パルスの立ち上がりエッジを可変し、図３の場合は、入
力されるパルスの立ち上がりエッジと立ち下がりエッジ
の両方を可変する遅延回路の例である。
をＰ形トランジスタ及び、Ｎ形とＰ形トランジスタで構
成した場合の実施例である。図２の場合は、入力される
パルスの立ち上がりエッジを可変し、図３の場合は、入
力されるパルスの立ち上がりエッジと立ち下がりエッジ
の両方を可変する遅延回路の例である。
【００１１】また、以上の説明では、遅延制御回路内の
トランジスタ列及びトランジスタの数を限定したが、明
らかに、本発明の意図するところは、これらの数や接続
方法により変わるものではない。
トランジスタ列及びトランジスタの数を限定したが、明
らかに、本発明の意図するところは、これらの数や接続
方法により変わるものではない。
【００１２】
【発明の効果】本発明によれば、入力用ＭＯＳインバー
タの出力系の時定数を、入力用インバータの出力線に接
続した可変抵抗手段により、変化させることができるた
め、高い時間分解能でパルス遅延を行うことができる。
タの出力系の時定数を、入力用インバータの出力線に接
続した可変抵抗手段により、変化させることができるた
め、高い時間分解能でパルス遅延を行うことができる。
【図１】本発明の一実施例の回路図。
【図２】本発明の第二の実施例の回路図。
【図３】本発明の第三の実施例の回路図。
【図４】従来の可変遅延回路図。
１０１…入力用インバータ、 １０５…出力用インバータ、 １１１…遅延制御回路。
Claims (3)
- 【請求項１】遅延されるべき信号の入力手段と、前記入
力手段の入力がゲート電極に接続された少なくとも一つ
のＮ形トランジスタと、前記ゲート電極に制御入力が入
力される少なくとも一つの前記Ｎ形トランジスタとが、
前記入力手段の出力線と電源との間で、少なくとも一つ
直列または並列に接続される遅延制御回路と、前記入力
手段の出力線と接続された出力手段を備えたことを特徴
とする可変遅延回路。 - 【請求項２】請求項１に記載の前記遅延制御回路がＰ形
トランジスタで構成される可変遅延回路。 - 【請求項３】請求項１に記載の前記遅延制御回路がＰ形
トランジスタとＮ形トランジスタで構成される可変遅延
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8002044A JPH09191239A (ja) | 1996-01-10 | 1996-01-10 | 可変遅延回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8002044A JPH09191239A (ja) | 1996-01-10 | 1996-01-10 | 可変遅延回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09191239A true JPH09191239A (ja) | 1997-07-22 |
Family
ID=11518335
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8002044A Pending JPH09191239A (ja) | 1996-01-10 | 1996-01-10 | 可変遅延回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09191239A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0926824A2 (en) * | 1997-12-15 | 1999-06-30 | Texas Instruments Inc. | Current-robbing oscillator and mothod |
| US7921397B2 (en) | 2006-12-15 | 2011-04-05 | Kawasaki Microelectronics, Inc. | Method of designing semiconductor integrated circuits, and semiconductor integrated circuits that allow precise adjustment of delay time |
-
1996
- 1996-01-10 JP JP8002044A patent/JPH09191239A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0926824A2 (en) * | 1997-12-15 | 1999-06-30 | Texas Instruments Inc. | Current-robbing oscillator and mothod |
| US7921397B2 (en) | 2006-12-15 | 2011-04-05 | Kawasaki Microelectronics, Inc. | Method of designing semiconductor integrated circuits, and semiconductor integrated circuits that allow precise adjustment of delay time |
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