JPH09199675A - ＣＭＯＳ／ＢｉＣＭＯＳ技術におけるＥＳＤ保護のための集積化された横型構造体 - Google Patents
ＣＭＯＳ／ＢｉＣＭＯＳ技術におけるＥＳＤ保護のための集積化された横型構造体Info
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- JPH09199675A JPH09199675A JP8290829A JP29082996A JPH09199675A JP H09199675 A JPH09199675 A JP H09199675A JP 8290829 A JP8290829 A JP 8290829A JP 29082996 A JP29082996 A JP 29082996A JP H09199675 A JPH09199675 A JP H09199675A
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- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S257/00—Active solid-state devices, e.g. transistors, solid-state diodes
- Y10S257/93—Thermoelectric, e.g. peltier effect cooling
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】 （修正有）
【課題】 ケイ化物領域を有しかつ増強された静電気放
電特性を有するＥＳＤ保護装置を提供する。 【解決手段】 静電気放電保護装置１０は、第１導電形
の基板１２と、基板の上に絶縁されて配置されたゲート
１８と、基板の上でかつゲートに隣接して配置されたブ
ロッキング領域３０と、基板の中でかつブロッキング領
域の下に配置されかつ第１導電形と反対の第２導電形の
不純物が少量添加された領域３２と、基板の中でかつゲ
ートの下に配置されかつ少量の不純物が添加された領域
に隣接して配置されたチヤンネル領域１４と、基板の中
でかつ少量の不純物が添加された領域に隣接して配置さ
れかつ少量の不純物が添加された領域により前記チヤン
ネル領域から離れて配置された第１不純物添加領域３８
と、基板の中に配置されかつチヤンネル領域により第１
不純物添加領域から離れて配置された第２導電形の第２
不純物添加領域２２と、を備えた電界効果トランジスタ
を有する。
電特性を有するＥＳＤ保護装置を提供する。 【解決手段】 静電気放電保護装置１０は、第１導電形
の基板１２と、基板の上に絶縁されて配置されたゲート
１８と、基板の上でかつゲートに隣接して配置されたブ
ロッキング領域３０と、基板の中でかつブロッキング領
域の下に配置されかつ第１導電形と反対の第２導電形の
不純物が少量添加された領域３２と、基板の中でかつゲ
ートの下に配置されかつ少量の不純物が添加された領域
に隣接して配置されたチヤンネル領域１４と、基板の中
でかつ少量の不純物が添加された領域に隣接して配置さ
れかつ少量の不純物が添加された領域により前記チヤン
ネル領域から離れて配置された第１不純物添加領域３８
と、基板の中に配置されかつチヤンネル領域により第１
不純物添加領域から離れて配置された第２導電形の第２
不純物添加領域２２と、を備えた電界効果トランジスタ
を有する。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置に関す
る。さらに詳細にいえば、本発明は、ＣＭＯＳ／ＢｉＣ
ＭＯＳ技術における静電気放電に対する保護（ＥＳＤ保
護）を得るための横型構造体に関する。
る。さらに詳細にいえば、本発明は、ＣＭＯＳ／ＢｉＣ
ＭＯＳ技術における静電気放電に対する保護（ＥＳＤ保
護）を得るための横型構造体に関する。
【０００２】
【発明が解決しようとする課題】ケイ化物技術により、
半導体装置のソース／ドレイン接触体において非常に小
さな抵抗値を有する接触体が得られる。このような小さ
な抵抗値を有するソース／ドレイン接触体は装置の動作
において重要であるが、装置の中にケイ化物の領域を用
いることにより、大電流に耐える装置の性能が大幅に悪
くなる。したがって、ケイ化物技術を利用した標準型装
置を用いることにより、効果的な静電気放電（ＥＳＤ）
保護回路を製造することは困難である。
半導体装置のソース／ドレイン接触体において非常に小
さな抵抗値を有する接触体が得られる。このような小さ
な抵抗値を有するソース／ドレイン接触体は装置の動作
において重要であるが、装置の中にケイ化物の領域を用
いることにより、大電流に耐える装置の性能が大幅に悪
くなる。したがって、ケイ化物技術を利用した標準型装
置を用いることにより、効果的な静電気放電（ＥＳＤ）
保護回路を製造することは困難である。
【０００３】トランジスタの大電流導電特性を増強する
ために、トランジスタの導電性ゲート構造体の近くの領
域からケイ化物をブロックすることができる。けれど
も、この解決法はそれ自身に問題点を有している。すな
わち、ケイ化物ブロック体を収納するために、保護装置
の面積領域を大きくすることが必要である。もし保護装
置の固有のＥＳＤ特性が大幅に増強されるのでないなら
ば、ケイ化物ブロック体を工程の中に組み込むことによ
るコストの増大を相殺するのに十分な利益が、面積領域
のこの増大により得られないことがあるであろう。
ために、トランジスタの導電性ゲート構造体の近くの領
域からケイ化物をブロックすることができる。けれど
も、この解決法はそれ自身に問題点を有している。すな
わち、ケイ化物ブロック体を収納するために、保護装置
の面積領域を大きくすることが必要である。もし保護装
置の固有のＥＳＤ特性が大幅に増強されるのでないなら
ば、ケイ化物ブロック体を工程の中に組み込むことによ
るコストの増大を相殺するのに十分な利益が、面積領域
のこの増大により得られないことがあるであろう。
【０００４】したがって、本発明の１つの目的は、ケイ
化物領域を有し、一方１個または複数個の保護装置のＥ
ＳＤ特性と閾値が増強された、１個または複数個の保護
装置を得ることである。本発明のまた別の目的は、従来
の装置に比べてＥＳＤ閾値が増強されかつ物理的に小型
である、ＥＳＤ保護装置を得ることである。
化物領域を有し、一方１個または複数個の保護装置のＥ
ＳＤ特性と閾値が増強された、１個または複数個の保護
装置を得ることである。本発明のまた別の目的は、従来
の装置に比べてＥＳＤ閾値が増強されかつ物理的に小型
である、ＥＳＤ保護装置を得ることである。
【０００５】
【課題を解決するための手段】本発明の１つの実施例
は、電界効果トランジスタを備えた静電気放電保護装置
である。ここで前記電界効果トランジスタは、表面と裏
側表面とを有する第１導電形の基板と、前記基板の上に
絶縁されて配置されたゲート構造体と、前記基板の上に
配置されかつ前記ゲート構造体に隣接して配置されたブ
ロッキング領域と、前記基板の中に配置されかつ前記ブ
ロッキング領域の下に配置されかつ前記第１導電形と反
対の第２導電形の不純物が少量添加された領域と、前記
基板の中に配置されかつ前記ゲート構造体の下に配置さ
れかつ前記少量の不純物が添加された領域に隣接して配
置されたチヤンネル領域と、前記基板の中に配置されか
つ前記少量の不純物が添加された領域に隣接して配置さ
れかつ前記少量の不純物が添加された領域により前記チ
ヤンネル領域から間隔距離を有して配置された第１不純
物添加領域と、前記基板の中に配置されかつ前記チヤン
ネル領域により前記第１不純物添加領域から間隔距離を
有して配置された前記第２導電形の第２不純物添加領域
と、を有する。第１バイポーラ・トランジスタは、前記
静電気放電保護装置の中に集積化して作成されることが
好ましい。前記第１バイポーラ・トランジスタは基板
と、前記少量の不純物が添加された領域と、前記第２不
純物添加領域とにより作成されることが好ましい。第２
バイポーラ・トランジスタは、前記静電気放電保護装置
の中に集積化して作成されることが好ましい。前記第２
バイポーラ・トランジスタは基板と、前記第１不純物添
加領域と、前記第２不純物添加領域とにより作成される
ことが好ましい。ＥＳＤ現象が起きている期間中前記第
１バイポーラ・トランジスタは前記第２バイポーラ・ト
ランジスタよりも低い電圧で導電状態になるが、しかし
前記ＥＳＤ現象が起きている期間中前記第２バイポーラ
・トランジスタがさらに多くの電流を導電することが可
能である。前記第１バイポーラ・トランジスタは横型バ
イポーラ・トランジスタであることが好ましい、または
前記第１バイポーラ・トランジスタは横型ＮＰＮバイポ
ーラ・トランジスタであることが好ましい。さらに、前
記第２バイポーラ・トランジスタは横型バイポーラ・ト
ランジスタであることが好ましい、または前記第２バイ
ポーラ・トランジスタは横型ＮＰＮバイポーラ・トラン
ジスタであることが好ましい。
は、電界効果トランジスタを備えた静電気放電保護装置
である。ここで前記電界効果トランジスタは、表面と裏
側表面とを有する第１導電形の基板と、前記基板の上に
絶縁されて配置されたゲート構造体と、前記基板の上に
配置されかつ前記ゲート構造体に隣接して配置されたブ
ロッキング領域と、前記基板の中に配置されかつ前記ブ
ロッキング領域の下に配置されかつ前記第１導電形と反
対の第２導電形の不純物が少量添加された領域と、前記
基板の中に配置されかつ前記ゲート構造体の下に配置さ
れかつ前記少量の不純物が添加された領域に隣接して配
置されたチヤンネル領域と、前記基板の中に配置されか
つ前記少量の不純物が添加された領域に隣接して配置さ
れかつ前記少量の不純物が添加された領域により前記チ
ヤンネル領域から間隔距離を有して配置された第１不純
物添加領域と、前記基板の中に配置されかつ前記チヤン
ネル領域により前記第１不純物添加領域から間隔距離を
有して配置された前記第２導電形の第２不純物添加領域
と、を有する。第１バイポーラ・トランジスタは、前記
静電気放電保護装置の中に集積化して作成されることが
好ましい。前記第１バイポーラ・トランジスタは基板
と、前記少量の不純物が添加された領域と、前記第２不
純物添加領域とにより作成されることが好ましい。第２
バイポーラ・トランジスタは、前記静電気放電保護装置
の中に集積化して作成されることが好ましい。前記第２
バイポーラ・トランジスタは基板と、前記第１不純物添
加領域と、前記第２不純物添加領域とにより作成される
ことが好ましい。ＥＳＤ現象が起きている期間中前記第
１バイポーラ・トランジスタは前記第２バイポーラ・ト
ランジスタよりも低い電圧で導電状態になるが、しかし
前記ＥＳＤ現象が起きている期間中前記第２バイポーラ
・トランジスタがさらに多くの電流を導電することが可
能である。前記第１バイポーラ・トランジスタは横型バ
イポーラ・トランジスタであることが好ましい、または
前記第１バイポーラ・トランジスタは横型ＮＰＮバイポ
ーラ・トランジスタであることが好ましい。さらに、前
記第２バイポーラ・トランジスタは横型バイポーラ・ト
ランジスタであることが好ましい、または前記第２バイ
ポーラ・トランジスタは横型ＮＰＮバイポーラ・トラン
ジスタであることが好ましい。
【０００６】本発明のまた別の実施例は、電界効果トラ
ンジスタを備えた静電気放電保護装置である。ここで前
記電界効果トランジスタは、表面と裏側表面とを有する
第１導電形の基板と、前記基板の上に絶縁されて配置さ
れたゲート構造体と、前記基板の中に配置されかつ前記
ゲート構造体の下に配置されたチヤンネル領域と、前記
基板の中に配置されかつ前記チヤンネル領域に隣接して
配置されかつ前記第１導電形と反対の第２導電形の不純
物が少量添加された領域と、前記基板の中に配置されか
つ前記少量の不純物が添加された領域に隣接して配置さ
れかつ前記少量の不純物が添加された領域により前記チ
ヤンネル領域から間隔距離を有して配置された前記第２
導電形の第１不純物添加領域と、前記第１不純物添加領
域の中の前記基板の表面に作成されかつ前記少量の不純
物が添加された領域により前記ゲート構造体から間隔距
離を有して配置されたケイ化物領域と、前記基板の中に
配置されかつ前記チヤンネル領域により前記第１不純物
添加領域から間隔距離を有して配置された前記第２導電
形の第２不純物添加領域と、を有する。好ましくは、第
１バイポーラ・トランジスタが前記静電気放電装置の中
に集積化されて作成され、かつ前記第１バイポーラ・ト
ランジスタが前記基板と前記少量の不純物が添加された
領域と前記第２不純物添加領域とにより作成され、かつ
第２バイポーラ・トランジスタが前記静電気放電装置の
中に集積化されて作成され、かつ前記第２バイポーラ・
トランジスタが前記基板と前記第１不純物添加領域と前
記第２不純物添加領域とにより作成される。ＥＳＤ現象
が起きている期間中前記第１バイポーラ・トランジスタ
は前記第２バイポーラ・トランジスタよりも低い電圧で
導電状態になるが、しかし前記ＥＳＤ現象が起きている
期間中前記第２バイポーラ・トランジスタがさらに多く
の電流を導電することが可能である。前記第１バイポー
ラ・トランジスタは横型バイポーラ・トランジスタであ
ることが好ましい、または前記第１バイポーラ・トラン
ジスタは横型ＮＰＮバイポーラ・トランジスタであるこ
とが好ましい。さらに、前記第２バイポーラ・トランジ
スタは横型バイポーラ・トランジスタであることが好ま
しい、または前記第２バイポーラ・トランジスタは横型
ＮＰＮバイポーラ・トランジスタであることが好まし
い。
ンジスタを備えた静電気放電保護装置である。ここで前
記電界効果トランジスタは、表面と裏側表面とを有する
第１導電形の基板と、前記基板の上に絶縁されて配置さ
れたゲート構造体と、前記基板の中に配置されかつ前記
ゲート構造体の下に配置されたチヤンネル領域と、前記
基板の中に配置されかつ前記チヤンネル領域に隣接して
配置されかつ前記第１導電形と反対の第２導電形の不純
物が少量添加された領域と、前記基板の中に配置されか
つ前記少量の不純物が添加された領域に隣接して配置さ
れかつ前記少量の不純物が添加された領域により前記チ
ヤンネル領域から間隔距離を有して配置された前記第２
導電形の第１不純物添加領域と、前記第１不純物添加領
域の中の前記基板の表面に作成されかつ前記少量の不純
物が添加された領域により前記ゲート構造体から間隔距
離を有して配置されたケイ化物領域と、前記基板の中に
配置されかつ前記チヤンネル領域により前記第１不純物
添加領域から間隔距離を有して配置された前記第２導電
形の第２不純物添加領域と、を有する。好ましくは、第
１バイポーラ・トランジスタが前記静電気放電装置の中
に集積化されて作成され、かつ前記第１バイポーラ・ト
ランジスタが前記基板と前記少量の不純物が添加された
領域と前記第２不純物添加領域とにより作成され、かつ
第２バイポーラ・トランジスタが前記静電気放電装置の
中に集積化されて作成され、かつ前記第２バイポーラ・
トランジスタが前記基板と前記第１不純物添加領域と前
記第２不純物添加領域とにより作成される。ＥＳＤ現象
が起きている期間中前記第１バイポーラ・トランジスタ
は前記第２バイポーラ・トランジスタよりも低い電圧で
導電状態になるが、しかし前記ＥＳＤ現象が起きている
期間中前記第２バイポーラ・トランジスタがさらに多く
の電流を導電することが可能である。前記第１バイポー
ラ・トランジスタは横型バイポーラ・トランジスタであ
ることが好ましい、または前記第１バイポーラ・トラン
ジスタは横型ＮＰＮバイポーラ・トランジスタであるこ
とが好ましい。さらに、前記第２バイポーラ・トランジ
スタは横型バイポーラ・トランジスタであることが好ま
しい、または前記第２バイポーラ・トランジスタは横型
ＮＰＮバイポーラ・トランジスタであることが好まし
い。
【０００７】本発明のまた別の実施例は、電界効果トラ
ンジスタを備えた静電気放電保護装置である。ここで前
記電界効果トランジスタは、表面と裏側表面とを有する
第１導電形の基板と、前記基板の上に絶縁されて配置さ
れたゲート構造体と、前記基板の中に配置されかつ前記
ゲート構造体の下に配置された、チヤンネル領域と、前
記基板の中に配置されかつ前記チヤンネル領域に隣接し
て配置されかつ前記第１導電形と反対の第２導電形の不
純物が少量添加された領域と、前記基板の中に配置され
かつ前記少量の不純物が添加された領域に隣接して配置
されかつ前記少量の不純物が添加された領域により前記
チヤンネル領域から間隔距離を有して配置された前記第
２導電形の第１不純物添加領域と、前記基板の中に配置
されかつ前記チヤンネル領域により前記第１不純物添加
領域から間隔距離を有して配置された前記第２導電形の
第２不純物添加領域と、を有する。好ましくは、第１バ
イポーラ・トランジスタが前記静電気放電装置の中に集
積化されて作成され、かつ前記第１バイポーラ・トラン
ジスタが前記基板と前記少量の不純物が添加された領域
と前記第２不純物添加領域とにより作成され、かつ第２
バイポーラ・トランジスタが前記静電気放電装置の中に
集積化されて作成され、かつ前記第２バイポーラ・トラ
ンジスタが前記基板と前記第１不純物添加領域と前記第
２不純物添加領域とにより作成される。ＥＳＤ現象が起
きている期間中前記第１バイポーラ・トランジスタは前
記第２バイポーラ・トランジスタよりも低い電圧で導電
状態になるが、しかし前記ＥＳＤ現象が起きている期間
中前記第２バイポーラ・トランジスタがさらに多くの電
流を導電することが可能である。前記第１バイポーラ・
トランジスタは横型バイポーラ・トランジスタであるこ
とが好ましい、または前記第１バイポーラ・トランジス
タは横型ＮＰＮバイポーラ・トランジスタであることが
好ましい。さらに、前記第２バイポーラ・トランジスタ
は横型バイポーラ・トランジスタであることが好まし
い、または前記第２バイポーラ・トランジスタは横型Ｎ
ＰＮバイポーラ・トランジスタであることが好ましい。
ンジスタを備えた静電気放電保護装置である。ここで前
記電界効果トランジスタは、表面と裏側表面とを有する
第１導電形の基板と、前記基板の上に絶縁されて配置さ
れたゲート構造体と、前記基板の中に配置されかつ前記
ゲート構造体の下に配置された、チヤンネル領域と、前
記基板の中に配置されかつ前記チヤンネル領域に隣接し
て配置されかつ前記第１導電形と反対の第２導電形の不
純物が少量添加された領域と、前記基板の中に配置され
かつ前記少量の不純物が添加された領域に隣接して配置
されかつ前記少量の不純物が添加された領域により前記
チヤンネル領域から間隔距離を有して配置された前記第
２導電形の第１不純物添加領域と、前記基板の中に配置
されかつ前記チヤンネル領域により前記第１不純物添加
領域から間隔距離を有して配置された前記第２導電形の
第２不純物添加領域と、を有する。好ましくは、第１バ
イポーラ・トランジスタが前記静電気放電装置の中に集
積化されて作成され、かつ前記第１バイポーラ・トラン
ジスタが前記基板と前記少量の不純物が添加された領域
と前記第２不純物添加領域とにより作成され、かつ第２
バイポーラ・トランジスタが前記静電気放電装置の中に
集積化されて作成され、かつ前記第２バイポーラ・トラ
ンジスタが前記基板と前記第１不純物添加領域と前記第
２不純物添加領域とにより作成される。ＥＳＤ現象が起
きている期間中前記第１バイポーラ・トランジスタは前
記第２バイポーラ・トランジスタよりも低い電圧で導電
状態になるが、しかし前記ＥＳＤ現象が起きている期間
中前記第２バイポーラ・トランジスタがさらに多くの電
流を導電することが可能である。前記第１バイポーラ・
トランジスタは横型バイポーラ・トランジスタであるこ
とが好ましい、または前記第１バイポーラ・トランジス
タは横型ＮＰＮバイポーラ・トランジスタであることが
好ましい。さらに、前記第２バイポーラ・トランジスタ
は横型バイポーラ・トランジスタであることが好まし
い、または前記第２バイポーラ・トランジスタは横型Ｎ
ＰＮバイポーラ・トランジスタであることが好ましい。
【０００８】
【発明の実施の形態】図１は、ＥＳＤ保護装置１０の構
造体の横断面図である。ＥＳＤ保護装置１０は電界効果
トランジスタ（ＦＥＴ）である。このＦＥＴは、（図２
にトランジスタ２１０および２１２で示されたように）
２個の横型ＮＰＮトランジスタで構成されることが好ま
しい。ＥＳＤ保護装置は、基板（Ｐ形基板であることが
好ましい）１２の上に、および基板１２の中に、作成さ
れる。基板１２の中に、少量の不純物が添加された領域
３２および２０（Ｎ形ＬＤＤであることが好ましい）が
作成される。少量の不純物が添加された領域２０は、オ
プションで作成される。少量の不純物が添加された領域
２０および３２は、６０ｋｅＶ付近のエネルギにおいて
３×１０13ｃｍ-2ないし５×１０14ｃｍ-2の濃度で、基
板の中にリン不純物を注入することにより作成されるこ
とが好ましい。または、少量の不純物が添加された領域
２０および３２は、リン不純物の代わりにヒ素不純物を
注入することにより作成することもできる。導電性ゲー
ト構造体１８（ポリシリコンまたは他の導電性部材で構
成されることが好ましい）が作成された後、しかし側壁
絶縁体２８とブロッキング領域３０のそれぞれが作成さ
れる前に、少量の不純物が添加された領域２０および３
２が作成されることが好ましい。ブロッキング領域３０
は窒化物、酸化物、不純物が添加されていないポリシリ
コン、またはフォトレジストで構成することができる。
実際、ブロッキング領域３０は少量の不純物が添加され
た領域３２が作成された後に作成することができ、そし
てケイ化物の領域２６および３６の作成の後に除去する
ことができる。ブロッキング領域３０と側壁絶縁体２８
が作成された後、ソース／ドレイン領域２２および３８
（これらの領域はＮ＋形領域であることが好ましい）が
作成される。領域２２はソース領域であり、そして領域
３８はドレイン領域を表す。領域２２および３８は、約
５０ｋｅＶないし約１００ｋｅＶのエネルギにおいて約
１×１０15ｃｍ-2ないし約５×１０15ｃｍ-2の照射量で
もって、基板の中にヒ素を注入することにより作成され
ることが好ましい。ソース／ドレイン領域２２および３
８が作成された後、ケイ化物領域２６および３６が、そ
れぞれ、ソース／ドレイン領域２２および３８の中に作
成される。当業者にはよく知られているように、ケイ化
物領域２６および３６の少なくとも一部分が、ソース／
ドレイン領域２２および３８のシリコンをいくらか消費
するであろう。ケイ化物領域３６が導電性ゲート構造体
１８から一定の間隔距離だけ離れているように、ブロッ
キング領域３０に関してケイ化物領域３６が整合するよ
うに配置される。このことは重要である。それは、この
ことがＥＳＤ保護装置１０の電流導電特性を増強するか
らである。ケイ化物領域２６および３６が作成された
後、ソース接触体２４およびドレイン接触体３４が作成
される。
造体の横断面図である。ＥＳＤ保護装置１０は電界効果
トランジスタ（ＦＥＴ）である。このＦＥＴは、（図２
にトランジスタ２１０および２１２で示されたように）
２個の横型ＮＰＮトランジスタで構成されることが好ま
しい。ＥＳＤ保護装置は、基板（Ｐ形基板であることが
好ましい）１２の上に、および基板１２の中に、作成さ
れる。基板１２の中に、少量の不純物が添加された領域
３２および２０（Ｎ形ＬＤＤであることが好ましい）が
作成される。少量の不純物が添加された領域２０は、オ
プションで作成される。少量の不純物が添加された領域
２０および３２は、６０ｋｅＶ付近のエネルギにおいて
３×１０13ｃｍ-2ないし５×１０14ｃｍ-2の濃度で、基
板の中にリン不純物を注入することにより作成されるこ
とが好ましい。または、少量の不純物が添加された領域
２０および３２は、リン不純物の代わりにヒ素不純物を
注入することにより作成することもできる。導電性ゲー
ト構造体１８（ポリシリコンまたは他の導電性部材で構
成されることが好ましい）が作成された後、しかし側壁
絶縁体２８とブロッキング領域３０のそれぞれが作成さ
れる前に、少量の不純物が添加された領域２０および３
２が作成されることが好ましい。ブロッキング領域３０
は窒化物、酸化物、不純物が添加されていないポリシリ
コン、またはフォトレジストで構成することができる。
実際、ブロッキング領域３０は少量の不純物が添加され
た領域３２が作成された後に作成することができ、そし
てケイ化物の領域２６および３６の作成の後に除去する
ことができる。ブロッキング領域３０と側壁絶縁体２８
が作成された後、ソース／ドレイン領域２２および３８
（これらの領域はＮ＋形領域であることが好ましい）が
作成される。領域２２はソース領域であり、そして領域
３８はドレイン領域を表す。領域２２および３８は、約
５０ｋｅＶないし約１００ｋｅＶのエネルギにおいて約
１×１０15ｃｍ-2ないし約５×１０15ｃｍ-2の照射量で
もって、基板の中にヒ素を注入することにより作成され
ることが好ましい。ソース／ドレイン領域２２および３
８が作成された後、ケイ化物領域２６および３６が、そ
れぞれ、ソース／ドレイン領域２２および３８の中に作
成される。当業者にはよく知られているように、ケイ化
物領域２６および３６の少なくとも一部分が、ソース／
ドレイン領域２２および３８のシリコンをいくらか消費
するであろう。ケイ化物領域３６が導電性ゲート構造体
１８から一定の間隔距離だけ離れているように、ブロッ
キング領域３０に関してケイ化物領域３６が整合するよ
うに配置される。このことは重要である。それは、この
ことがＥＳＤ保護装置１０の電流導電特性を増強するか
らである。ケイ化物領域２６および３６が作成された
後、ソース接触体２４およびドレイン接触体３４が作成
される。
【０００９】図２は、図１のＥＳＤ保護装置１０に関連
する回路の概要図である。ＥＳＤ保護装置１０の特有の
構造により、この構造体は２個の横型トランジスタ、す
なわちトランジスタ２１０およびトランジスタ２１２、
を有する。図２において、ブロック２０２はＥＳＤが導
入されるパッドを表す。けれども、このパッドは電源に
対する接触体であることを意味する。ブロック２１４
は、保護されるべき１個または複数個の回路を表す。さ
らに詳細にいえば、ブロック２１４は、保護されるべき
１個または複数個のゲートを表す。ブロック２０２は、
ＶSS（ＶSSはアースであることが好ましい）が接続され
るパッドを表す。
する回路の概要図である。ＥＳＤ保護装置１０の特有の
構造により、この構造体は２個の横型トランジスタ、す
なわちトランジスタ２１０およびトランジスタ２１２、
を有する。図２において、ブロック２０２はＥＳＤが導
入されるパッドを表す。けれども、このパッドは電源に
対する接触体であることを意味する。ブロック２１４
は、保護されるべき１個または複数個の回路を表す。さ
らに詳細にいえば、ブロック２１４は、保護されるべき
１個または複数個のゲートを表す。ブロック２０２は、
ＶSS（ＶSSはアースであることが好ましい）が接続され
るパッドを表す。
【００１０】トランジスタ２１０および２１２のベース
は基板であり、そしてこれらのベースに対する接続は、
基板接触体領域（この領域はウエハの裏側にあることが
好ましい）を通して行われる。基板接触体はアースされ
ることが好ましい。トランジスタ２１２のエミッタはソ
ース／ドレイン領域２２により形成され、そしてトラン
ジスタ２１２のコレクタはソース／ドレイン領域３８に
より形成される。トランジスタ２１０のエミッタは領域
２０により形成される。もし領域２０が作成されないな
らば、その場合にはトランジスタ２１０のエミッタはソ
ース／ドレイン領域２２により形成される。トランジス
タ２１０のコレクタは少量の不純物が添加された領域３
２により形成される。
は基板であり、そしてこれらのベースに対する接続は、
基板接触体領域（この領域はウエハの裏側にあることが
好ましい）を通して行われる。基板接触体はアースされ
ることが好ましい。トランジスタ２１２のエミッタはソ
ース／ドレイン領域２２により形成され、そしてトラン
ジスタ２１２のコレクタはソース／ドレイン領域３８に
より形成される。トランジスタ２１０のエミッタは領域
２０により形成される。もし領域２０が作成されないな
らば、その場合にはトランジスタ２１０のエミッタはソ
ース／ドレイン領域２２により形成される。トランジス
タ２１０のコレクタは少量の不純物が添加された領域３
２により形成される。
【００１１】トランジスタ２１２は、トランジスタ２１
０よりも強固な装置である。換言すれば、トランジスタ
２１２はトランジスタ２１０よりも基板の表面から離れ
た位置に作成される（トランジスタ２１０は基板の表面
の近くに作成される）から、トランジスタ２１２はトラ
ンジスタ２１０よりも大きな電流を処理することができ
る。けれども、トランジスタ２１２はトランジスタ２１
０よりも大きな電圧でトリガされる。それは、オンにな
ることが接合の底部で起こり、一方トランジスタ２１０
は表面装置であるからである。
０よりも強固な装置である。換言すれば、トランジスタ
２１２はトランジスタ２１０よりも基板の表面から離れ
た位置に作成される（トランジスタ２１０は基板の表面
の近くに作成される）から、トランジスタ２１２はトラ
ンジスタ２１０よりも大きな電流を処理することができ
る。けれども、トランジスタ２１２はトランジスタ２１
０よりも大きな電圧でトリガされる。それは、オンにな
ることが接合の底部で起こり、一方トランジスタ２１０
は表面装置であるからである。
【００１２】集積化された抵抗器２０４は、少量の不純
物が添加された領域３２の抵抗値により作成されること
が好ましい。集積化された抵抗器２０４は離散した個別
の抵抗器ではなく、少量の不純物が添加された領域３２
を通り、端子３４から少量の不純物が添加された領域１
４に達する経路の抵抗値により形成される抵抗器であ
る。抵抗器２０６は基板の抵抗値を表す抵抗器である。
物が添加された領域３２の抵抗値により作成されること
が好ましい。集積化された抵抗器２０４は離散した個別
の抵抗器ではなく、少量の不純物が添加された領域３２
を通り、端子３４から少量の不純物が添加された領域１
４に達する経路の抵抗値により形成される抵抗器であ
る。抵抗器２０６は基板の抵抗値を表す抵抗器である。
【００１３】図３ａは、図１のＥＳＤ保護装置に対する
ドレイン電流とドレイン電圧との関係を示したグラフで
ある。図３ａのグラフでは、図３ｂに示されているよう
に、ソース接触体２４はアースに接続されることが好ま
しい。ゲート１８はアースに接続することができる、ま
たは図には示されていない他の回路に接続することがで
きる。図３ａのグラフの点線は従来のＥＳＤ保護装置に
対する特性曲線を表し、一方実線は図１の保護装置に対
する特性曲線を表す。ＥＳＤが起こっている期間中、端
子３４の電圧は、領域３２と領域１４の間の接合のアバ
ランシェ・ブレークダウン電圧に到達するまで増大す
る。このアバランシェ・ブレークダウン電圧に到達した
時点で、電流は基板領域１２の中に流れ始める。基板１
２の中の電圧が増大し、基板１２と領域２０（もし領域
２０が作成されていないならば、領域２２）との間の接
合が実質的に順方向バイアスになり、したがって、横型
ＮＰＮバイポーラ・トランジスタ２１０がオンになる。
横型ＮＰＮバイポーラ・トランジスタ２１０のコレクタ
は領域３２により形成され、ベースは領域１２（または
領域１４）により形成され、そしてエミッタは領域２０
（または領域２２）により形成される。バイポーラ・ト
ランジスタ２１０がオンになることにより、端子３４の
電圧がＶSPにまで減少する。ここで、ＶSPはこの横型Ｎ
ＰＮバイポーラ・トランジスタ２１０の「オン」電圧で
ある。電流が図２で抵抗器２０４で示されている領域３
２を通して流れると、端子３４の電圧が増大する。少量
の不純物が添加された領域３２により形成される抵抗値
の性質のために、電流が増大する時、抵抗器２０４の抵
抗値が増大するであろう。端子３４の電圧が増大する
時、領域３８と領域１２との間の電圧がまた増大するで
あろう。領域３２の抵抗値が増大するために、そして領
域３４と領域１２との間の接合の両端の電界がさらに大
きくなるために、領域２２から注入された電子の大部分
は領域３２により集められ、そしてバイポーラ・トラン
ジスタ２１２がオンになるであろう。バイポーラ・トラ
ンジスタ２１２のコレクタは領域３８により形成され、
ベースは領域１２により形成され、そしてエミッタは領
域２２（または領域２０）により形成される。トランジ
スタ２１２の活性コレクタ領域の深さは、トランジスタ
２１０の活性コレクタ領域の深さよりも大幅に大きい。
したがって、トランジスタ２１０よりも、さらによい熱
放散性能とさらに大きい電流導電性能とを有する。した
がって、同じ面積領域の装置あっても、本発明を用いな
い構造体よりも、本発明を用いた構造体により大幅に大
きなＥＳＤ電流を保持することが可能である。
ドレイン電流とドレイン電圧との関係を示したグラフで
ある。図３ａのグラフでは、図３ｂに示されているよう
に、ソース接触体２４はアースに接続されることが好ま
しい。ゲート１８はアースに接続することができる、ま
たは図には示されていない他の回路に接続することがで
きる。図３ａのグラフの点線は従来のＥＳＤ保護装置に
対する特性曲線を表し、一方実線は図１の保護装置に対
する特性曲線を表す。ＥＳＤが起こっている期間中、端
子３４の電圧は、領域３２と領域１４の間の接合のアバ
ランシェ・ブレークダウン電圧に到達するまで増大す
る。このアバランシェ・ブレークダウン電圧に到達した
時点で、電流は基板領域１２の中に流れ始める。基板１
２の中の電圧が増大し、基板１２と領域２０（もし領域
２０が作成されていないならば、領域２２）との間の接
合が実質的に順方向バイアスになり、したがって、横型
ＮＰＮバイポーラ・トランジスタ２１０がオンになる。
横型ＮＰＮバイポーラ・トランジスタ２１０のコレクタ
は領域３２により形成され、ベースは領域１２（または
領域１４）により形成され、そしてエミッタは領域２０
（または領域２２）により形成される。バイポーラ・ト
ランジスタ２１０がオンになることにより、端子３４の
電圧がＶSPにまで減少する。ここで、ＶSPはこの横型Ｎ
ＰＮバイポーラ・トランジスタ２１０の「オン」電圧で
ある。電流が図２で抵抗器２０４で示されている領域３
２を通して流れると、端子３４の電圧が増大する。少量
の不純物が添加された領域３２により形成される抵抗値
の性質のために、電流が増大する時、抵抗器２０４の抵
抗値が増大するであろう。端子３４の電圧が増大する
時、領域３８と領域１２との間の電圧がまた増大するで
あろう。領域３２の抵抗値が増大するために、そして領
域３４と領域１２との間の接合の両端の電界がさらに大
きくなるために、領域２２から注入された電子の大部分
は領域３２により集められ、そしてバイポーラ・トラン
ジスタ２１２がオンになるであろう。バイポーラ・トラ
ンジスタ２１２のコレクタは領域３８により形成され、
ベースは領域１２により形成され、そしてエミッタは領
域２２（または領域２０）により形成される。トランジ
スタ２１２の活性コレクタ領域の深さは、トランジスタ
２１０の活性コレクタ領域の深さよりも大幅に大きい。
したがって、トランジスタ２１０よりも、さらによい熱
放散性能とさらに大きい電流導電性能とを有する。した
がって、同じ面積領域の装置あっても、本発明を用いな
い構造体よりも、本発明を用いた構造体により大幅に大
きなＥＳＤ電流を保持することが可能である。
【００１４】図３ａのＶt1においてトランジスタ２１０
がオンになり、そしてドレインの電圧がＶSPにまで減少
する。電流がさらに増大する時、少量の不純物が添加さ
れた領域３２の抵抗値により形成される抵抗器（図２の
２０４で示された抵抗器）を流れる電流により、電圧は
Ｖt1′の点まで増大する。Ｖt1′においてトランジスタ
２１２がオンになり、そして電圧はＶSP′にまで「急速
に戻る」。トランジスタ２１２はバルク作用装置（トラ
ンジスタ２１２の導電路は、基板の表面の近くにあるの
ではなく、基板の中の深いところにある）であることが
好ましい。したがって、１個のトランジスタが基板の表
面の近くで動作する場合よりも、さらによい熱放散性能
とさらに大きい電流導電性能とが可能である。
がオンになり、そしてドレインの電圧がＶSPにまで減少
する。電流がさらに増大する時、少量の不純物が添加さ
れた領域３２の抵抗値により形成される抵抗器（図２の
２０４で示された抵抗器）を流れる電流により、電圧は
Ｖt1′の点まで増大する。Ｖt1′においてトランジスタ
２１２がオンになり、そして電圧はＶSP′にまで「急速
に戻る」。トランジスタ２１２はバルク作用装置（トラ
ンジスタ２１２の導電路は、基板の表面の近くにあるの
ではなく、基板の中の深いところにある）であることが
好ましい。したがって、１個のトランジスタが基板の表
面の近くで動作する場合よりも、さらによい熱放散性能
とさらに大きい電流導電性能とが可能である。
【００１５】本発明の特定の実施例が前記で説明された
が、前記説明は、本発明の範囲がこれらの実施例に限定
されることを意味するものではない。本発明の範囲内に
おいて多くの他の実施例が可能であることは、当業者に
は前記説明から容易に理解されるであろう。本発明の範
囲は、請求項によってのみ限定される。
が、前記説明は、本発明の範囲がこれらの実施例に限定
されることを意味するものではない。本発明の範囲内に
おいて多くの他の実施例が可能であることは、当業者に
は前記説明から容易に理解されるであろう。本発明の範
囲は、請求項によってのみ限定される。
【００１６】以上の説明に関して更に以下の項を開示す
る。 （１） 表面と裏側表面とを有する第１導電形の基板
と、前記基板の上に絶縁されて配置されたゲート構造体
と、前記基板の上に配置されかつ前記ゲート構造体に隣
接して配置された、ブロッキング領域と、前記基板の中
に配置されかつ前記ブロッキング領域の下に配置され、
かつ前記第１導電形とは反対の第２導電形を有する不純
物が少量添加された、領域と、前記基板の中に配置され
かつ前記ゲート構造体の下に配置されかつ前記少量の不
純物が添加された領域に隣接して配置された、チヤンネ
ル領域と、前記基板の中に配置されかつ前記少量の不純
物が添加された領域に隣接して配置され、かつ前記少量
の不純物が添加された領域により前記チヤンネル領域か
ら間隔距離を有して配置された、前記第２導電形の第１
不純物添加領域と、前記基板の中に配置されかつ前記チ
ヤンネル領域により前記第１不純物添加領域から間隔距
離を有して配置された、前記第２導電形の第２不純物添
加領域と、を有する電界効果トランジスタを備えた、静
電気放電保護装置。 （２） 第１項記載の静電気放電保護装置において、第
１バイポーラ・トランジスタが前記静電気放電装置の中
に集積化されて作成され、かつ前記第１バイポーラ・ト
ランジスタが前記基板と前記少量の不純物が添加された
領域と前記第２不純物添加領域とにより作成され、かつ
第２バイポーラ・トランジスタが前記静電気放電装置の
中に集積化されて作成され、かつ前記第２バイポーラ・
トランジスタが前記基板と前記第１不純物添加領域と前
記第２不純物添加領域とにより作成され、かつＥＳＤ現
象が起きている期間中前記第１バイポーラ・トランジス
タは前記第２バイポーラ・トランジスタよりも低い電圧
で導電状態になるが、しかし前記ＥＳＤ現象が起きてい
る期間中前記第２バイポーラ・トランジスタがさらに多
くの電流を導電することができる、前記静電気放電保護
装置。 （３） 第２項記載の静電気放電保護装置において、前
記第１バイポーラ・トランジスタが横型バイポーラ・ト
ランジスタである、前記静電気放電保護装置。 （４） 第３項記載の静電気放電保護装置において、前
記第１バイポーラ・トランジスタが横型バイポーラＮＰ
Ｎトランジスタである、前記静電気放電保護装置。 （５） 第２項記載の静電気放電保護装置において、前
記第２バイポーラ・トランジスタが横型バイポーラ・ト
ランジスタである、前記静電気放電保護装置。 （６） 第５項記載の静電気放電保護装置において、前
記第２バイポーラ・トランジスタが横型バイポーラＮＰ
Ｎトランジスタである、前記静電気放電保護装置。
る。 （１） 表面と裏側表面とを有する第１導電形の基板
と、前記基板の上に絶縁されて配置されたゲート構造体
と、前記基板の上に配置されかつ前記ゲート構造体に隣
接して配置された、ブロッキング領域と、前記基板の中
に配置されかつ前記ブロッキング領域の下に配置され、
かつ前記第１導電形とは反対の第２導電形を有する不純
物が少量添加された、領域と、前記基板の中に配置され
かつ前記ゲート構造体の下に配置されかつ前記少量の不
純物が添加された領域に隣接して配置された、チヤンネ
ル領域と、前記基板の中に配置されかつ前記少量の不純
物が添加された領域に隣接して配置され、かつ前記少量
の不純物が添加された領域により前記チヤンネル領域か
ら間隔距離を有して配置された、前記第２導電形の第１
不純物添加領域と、前記基板の中に配置されかつ前記チ
ヤンネル領域により前記第１不純物添加領域から間隔距
離を有して配置された、前記第２導電形の第２不純物添
加領域と、を有する電界効果トランジスタを備えた、静
電気放電保護装置。 （２） 第１項記載の静電気放電保護装置において、第
１バイポーラ・トランジスタが前記静電気放電装置の中
に集積化されて作成され、かつ前記第１バイポーラ・ト
ランジスタが前記基板と前記少量の不純物が添加された
領域と前記第２不純物添加領域とにより作成され、かつ
第２バイポーラ・トランジスタが前記静電気放電装置の
中に集積化されて作成され、かつ前記第２バイポーラ・
トランジスタが前記基板と前記第１不純物添加領域と前
記第２不純物添加領域とにより作成され、かつＥＳＤ現
象が起きている期間中前記第１バイポーラ・トランジス
タは前記第２バイポーラ・トランジスタよりも低い電圧
で導電状態になるが、しかし前記ＥＳＤ現象が起きてい
る期間中前記第２バイポーラ・トランジスタがさらに多
くの電流を導電することができる、前記静電気放電保護
装置。 （３） 第２項記載の静電気放電保護装置において、前
記第１バイポーラ・トランジスタが横型バイポーラ・ト
ランジスタである、前記静電気放電保護装置。 （４） 第３項記載の静電気放電保護装置において、前
記第１バイポーラ・トランジスタが横型バイポーラＮＰ
Ｎトランジスタである、前記静電気放電保護装置。 （５） 第２項記載の静電気放電保護装置において、前
記第２バイポーラ・トランジスタが横型バイポーラ・ト
ランジスタである、前記静電気放電保護装置。 （６） 第５項記載の静電気放電保護装置において、前
記第２バイポーラ・トランジスタが横型バイポーラＮＰ
Ｎトランジスタである、前記静電気放電保護装置。
【００１７】（７） 表面と裏側表面とを有する第１導
電形の基板と、前記基板の上に絶縁されて配置されたゲ
ート構造体と、前記基板の上に配置されかつ前記ゲート
構造体に隣接して配置された、ブロッキング領域と、前
記基板の中に配置されかつ前記ゲート構造体の下に配置
された、チヤンネル領域と、前記基板の中に配置されか
つ前記チヤンネル領域に隣接して配置され、かつ前記第
１導電形と反対の第２導電形の不純物が少量添加され
た、領域と、前記基板の中に配置されかつ前記少量の不
純物が添加された領域に隣接して配置され、かつ前記少
量の不純物が添加された領域により前記チヤンネル領域
から間隔距離を有して配置された、前記第２導電形の第
１不純物添加領域と、前記第１不純物添加領域の中の前
記基板の表面に作成され、かつ前記少量の不純物が添加
された領域により前記ゲート構造体から間隔距離を有し
て配置された、ケイ化物領域と、前記基板の中に配置さ
れ、かつ前記チヤンネル領域により前記第１不純物添加
領域から間隔距離を有して配置された、前記第２導電形
の第２不純物添加領域と、を有する電界効果トランジス
タを備えた、静電気放電保護装置。 （８） 第７項記載の静電気放電保護装置において、第
１バイポーラ・トランジスタが前記静電気放電装置の中
に集積化されて作成され、かつ前記第１バイポーラ・ト
ランジスタが前記基板と前記少量の不純物が添加された
領域と前記第２不純物添加領域とにより作成され、かつ
第２バイポーラ・トランジスタが前記静電気放電装置の
中に集積化されて作成され、かつ前記第２バイポーラ・
トランジスタが前記基板と前記第１不純物添加領域と前
記第２不純物添加領域とにより作成され、かつＥＳＤ現
象が起きている期間中前記第１バイポーラ・トランジス
タは前記第２バイポーラ・トランジスタよりも低い電圧
で導電状態になるが、しかし前記ＥＳＤ現象が起きてい
る期間中前記第２バイポーラ・トランジスタがさらに多
くの電流を導電することができる、前記静電気放電保護
装置。 （９） 第８項記載の静電気放電保護装置において、前
記第１バイポーラ・トランジスタが横型バイポーラ・ト
ランジスタである、前記静電気放電保護装置。 （１０） 第９項記載の静電気放電保護装置において、
前記第１バイポーラ・トランジスタが横型バイポーラＮ
ＰＮトランジスタである、前記静電気放電保護装置。 （１１） 第８項記載の静電気放電保護装置において、
前記第２バイポーラ・トランジスタが横型バイポーラ・
トランジスタである、前記静電気放電保護装置。 （１２） 第１１項記載の静電気放電保護装置におい
て、前記第２バイポーラ・トランジスタが横型バイポー
ラＮＰＮトランジスタである、前記静電気放電保護装
置。
電形の基板と、前記基板の上に絶縁されて配置されたゲ
ート構造体と、前記基板の上に配置されかつ前記ゲート
構造体に隣接して配置された、ブロッキング領域と、前
記基板の中に配置されかつ前記ゲート構造体の下に配置
された、チヤンネル領域と、前記基板の中に配置されか
つ前記チヤンネル領域に隣接して配置され、かつ前記第
１導電形と反対の第２導電形の不純物が少量添加され
た、領域と、前記基板の中に配置されかつ前記少量の不
純物が添加された領域に隣接して配置され、かつ前記少
量の不純物が添加された領域により前記チヤンネル領域
から間隔距離を有して配置された、前記第２導電形の第
１不純物添加領域と、前記第１不純物添加領域の中の前
記基板の表面に作成され、かつ前記少量の不純物が添加
された領域により前記ゲート構造体から間隔距離を有し
て配置された、ケイ化物領域と、前記基板の中に配置さ
れ、かつ前記チヤンネル領域により前記第１不純物添加
領域から間隔距離を有して配置された、前記第２導電形
の第２不純物添加領域と、を有する電界効果トランジス
タを備えた、静電気放電保護装置。 （８） 第７項記載の静電気放電保護装置において、第
１バイポーラ・トランジスタが前記静電気放電装置の中
に集積化されて作成され、かつ前記第１バイポーラ・ト
ランジスタが前記基板と前記少量の不純物が添加された
領域と前記第２不純物添加領域とにより作成され、かつ
第２バイポーラ・トランジスタが前記静電気放電装置の
中に集積化されて作成され、かつ前記第２バイポーラ・
トランジスタが前記基板と前記第１不純物添加領域と前
記第２不純物添加領域とにより作成され、かつＥＳＤ現
象が起きている期間中前記第１バイポーラ・トランジス
タは前記第２バイポーラ・トランジスタよりも低い電圧
で導電状態になるが、しかし前記ＥＳＤ現象が起きてい
る期間中前記第２バイポーラ・トランジスタがさらに多
くの電流を導電することができる、前記静電気放電保護
装置。 （９） 第８項記載の静電気放電保護装置において、前
記第１バイポーラ・トランジスタが横型バイポーラ・ト
ランジスタである、前記静電気放電保護装置。 （１０） 第９項記載の静電気放電保護装置において、
前記第１バイポーラ・トランジスタが横型バイポーラＮ
ＰＮトランジスタである、前記静電気放電保護装置。 （１１） 第８項記載の静電気放電保護装置において、
前記第２バイポーラ・トランジスタが横型バイポーラ・
トランジスタである、前記静電気放電保護装置。 （１２） 第１１項記載の静電気放電保護装置におい
て、前記第２バイポーラ・トランジスタが横型バイポー
ラＮＰＮトランジスタである、前記静電気放電保護装
置。
【００１８】（１３） 表面と裏側表面とを有する第１
導電形の基板と、前記基板の上に絶縁されて配置された
ゲート構造体と、前記基板の中に配置されかつ前記ゲー
ト構造体の下に配置された、チヤンネル領域と、前記基
板の中に配置されかつ前記チヤンネル領域に隣接して配
置され、かつ前記第１導電形と反対の第２導電形の不純
物が少量添加された、領域と、前記基板の中に配置され
かつ前記少量の不純物が添加された領域に隣接して配置
され、かつ前記少量の不純物が添加された領域により前
記チヤンネル領域から間隔距離を有して配置された、前
記第２導電形の第１不純物添加領域と、前記基板の中に
配置され、かつ前記チヤンネル領域により前記第１不純
物添加領域から間隔距離を有して配置された、前記第２
導電形の第２不純物添加領域と、を有する電界効果トラ
ンジスタを備えた、静電気放電保護装置。 （１４） 第１３項記載の静電気放電保護装置におい
て、第１バイポーラ・トランジスタが前記静電気放電装
置の中に集積化されて作成され、かつ前記第１バイポー
ラ・トランジスタが前記基板と前記少量の不純物が添加
された領域と前記第２不純物添加領域とにより作成さ
れ、かつ第２バイポーラ・トランジスタが前記静電気放
電装置の中に集積化されて作成され、かつ前記第２バイ
ポーラ・トランジスタが前記基板と前記第１不純物添加
領域と前記第２不純物添加領域とにより作成され、かつ
ＥＳＤ現象が起きている期間中前記第１バイポーラ・ト
ランジスタが前記第２バイポーラ・トランジスタよりも
低い電圧で導電状態になるが、しかし前記ＥＳＤ現象が
起きている期間中前記第２バイポーラ・トランジスタが
さらに多くの電流を導電することができる、前記静電気
放電保護装置。 （１５） 第１４項記載の静電気放電保護装置におい
て、前記第１バイポーラ・トランジスタが横型バイポー
ラ・トランジスタである、前記静電気放電保護装置。 （１６） 第１５項記載の静電気放電保護装置におい
て、前記第１バイポーラ・トランジスタが横型バイポー
ラＮＰＮトランジスタである、前記静電気放電保護装
置。 （１７） 第１４項記載の静電気放電保護装置におい
て、前記第２バイポーラ・トランジスタが横型バイポー
ラ・トランジスタである、前記静電気放電保護装置。 （１８） 第１７項記載の静電気放電保護装置におい
て、前記第２バイポーラ・トランジスタが横型バイポー
ラＮＰＮトランジスタである、前記静電気放電保護装
置。
導電形の基板と、前記基板の上に絶縁されて配置された
ゲート構造体と、前記基板の中に配置されかつ前記ゲー
ト構造体の下に配置された、チヤンネル領域と、前記基
板の中に配置されかつ前記チヤンネル領域に隣接して配
置され、かつ前記第１導電形と反対の第２導電形の不純
物が少量添加された、領域と、前記基板の中に配置され
かつ前記少量の不純物が添加された領域に隣接して配置
され、かつ前記少量の不純物が添加された領域により前
記チヤンネル領域から間隔距離を有して配置された、前
記第２導電形の第１不純物添加領域と、前記基板の中に
配置され、かつ前記チヤンネル領域により前記第１不純
物添加領域から間隔距離を有して配置された、前記第２
導電形の第２不純物添加領域と、を有する電界効果トラ
ンジスタを備えた、静電気放電保護装置。 （１４） 第１３項記載の静電気放電保護装置におい
て、第１バイポーラ・トランジスタが前記静電気放電装
置の中に集積化されて作成され、かつ前記第１バイポー
ラ・トランジスタが前記基板と前記少量の不純物が添加
された領域と前記第２不純物添加領域とにより作成さ
れ、かつ第２バイポーラ・トランジスタが前記静電気放
電装置の中に集積化されて作成され、かつ前記第２バイ
ポーラ・トランジスタが前記基板と前記第１不純物添加
領域と前記第２不純物添加領域とにより作成され、かつ
ＥＳＤ現象が起きている期間中前記第１バイポーラ・ト
ランジスタが前記第２バイポーラ・トランジスタよりも
低い電圧で導電状態になるが、しかし前記ＥＳＤ現象が
起きている期間中前記第２バイポーラ・トランジスタが
さらに多くの電流を導電することができる、前記静電気
放電保護装置。 （１５） 第１４項記載の静電気放電保護装置におい
て、前記第１バイポーラ・トランジスタが横型バイポー
ラ・トランジスタである、前記静電気放電保護装置。 （１６） 第１５項記載の静電気放電保護装置におい
て、前記第１バイポーラ・トランジスタが横型バイポー
ラＮＰＮトランジスタである、前記静電気放電保護装
置。 （１７） 第１４項記載の静電気放電保護装置におい
て、前記第２バイポーラ・トランジスタが横型バイポー
ラ・トランジスタである、前記静電気放電保護装置。 （１８） 第１７項記載の静電気放電保護装置におい
て、前記第２バイポーラ・トランジスタが横型バイポー
ラＮＰＮトランジスタである、前記静電気放電保護装
置。
【００１９】（１９） 本発明の１つの実施例は電界効
果トランジスタを備えた静電気放電保護装置１０であ
る。ここで前記電界効果トランジスタは、表面と裏側表
面とを有する第１導電形の基板１２と、前記基板の上に
絶縁されて配置されたゲート構造体１８と、前記基板の
上に配置されかつ前記ゲート構造体に隣接して配置され
たブロッキング領域３０と、前記基板の中に配置されか
つ前記ブロッキング領域の下に配置されかつ前記第１導
電形と反対の第２導電形の不純物が少量添加された領域
３２と、前記基板の中に配置されかつ前記ゲート構造体
の下に配置されかつ前記少量の不純物が添加された領域
に隣接して配置されたチヤンネル領域１４と、前記基板
の中に配置されかつ前記少量の不純物が添加された領域
に隣接して配置されかつ前記少量の不純物が添加された
領域により前記チヤンネル領域から間隔距離を有して配
置された前記第２導電形の第１不純物添加領域３８と、
前記基板の中に配置されかつ前記チヤンネル領域により
前記第１不純物添加領域から間隔距離を有して配置され
た前記第２導電形の第２不純物添加領域２２と、を有す
る。第１バイポーラ・トランジスタ２１０は、前記静電
気放電保護装置の中に集積化して作成されることが好ま
しい。前記第１バイポーラ・トランジスタ２１０は基板
と、前記少量の不純物が添加された領域と、前記第２不
純物添加領域と、により作成されることが好ましい。第
２バイポーラ・トランジスタ２１２は、前記静電気放電
保護装置の中に集積化して作成されることが好ましい。
前記第２バイポーラ・トランジスタ２１２は基板と、前
記第１不純物添加領域と、前記第２不純物添加領域と、
により作成されることが好ましい。ＥＳＤ現象が起きて
いる期間中前記第１バイポーラ・トランジスタは前記第
２バイポーラ・トランジスタよりも低い電圧で導電状態
になるが、しかし前記ＥＳＤ現象が起きている期間中前
記第２バイポーラ・トランジスタがさらに多くの電流を
導電することができる。
果トランジスタを備えた静電気放電保護装置１０であ
る。ここで前記電界効果トランジスタは、表面と裏側表
面とを有する第１導電形の基板１２と、前記基板の上に
絶縁されて配置されたゲート構造体１８と、前記基板の
上に配置されかつ前記ゲート構造体に隣接して配置され
たブロッキング領域３０と、前記基板の中に配置されか
つ前記ブロッキング領域の下に配置されかつ前記第１導
電形と反対の第２導電形の不純物が少量添加された領域
３２と、前記基板の中に配置されかつ前記ゲート構造体
の下に配置されかつ前記少量の不純物が添加された領域
に隣接して配置されたチヤンネル領域１４と、前記基板
の中に配置されかつ前記少量の不純物が添加された領域
に隣接して配置されかつ前記少量の不純物が添加された
領域により前記チヤンネル領域から間隔距離を有して配
置された前記第２導電形の第１不純物添加領域３８と、
前記基板の中に配置されかつ前記チヤンネル領域により
前記第１不純物添加領域から間隔距離を有して配置され
た前記第２導電形の第２不純物添加領域２２と、を有す
る。第１バイポーラ・トランジスタ２１０は、前記静電
気放電保護装置の中に集積化して作成されることが好ま
しい。前記第１バイポーラ・トランジスタ２１０は基板
と、前記少量の不純物が添加された領域と、前記第２不
純物添加領域と、により作成されることが好ましい。第
２バイポーラ・トランジスタ２１２は、前記静電気放電
保護装置の中に集積化して作成されることが好ましい。
前記第２バイポーラ・トランジスタ２１２は基板と、前
記第１不純物添加領域と、前記第２不純物添加領域と、
により作成されることが好ましい。ＥＳＤ現象が起きて
いる期間中前記第１バイポーラ・トランジスタは前記第
２バイポーラ・トランジスタよりも低い電圧で導電状態
になるが、しかし前記ＥＳＤ現象が起きている期間中前
記第２バイポーラ・トランジスタがさらに多くの電流を
導電することができる。
【図面の簡単な説明】
【図１】本発明の１つの実施例によるＥＳＤ保護装置の
横断面図。
横断面図。
【図２】図１のＥＳＤ保護装置の概要図。
【図３】本発明のＥＳＤ保護装置の特性を示した図であ
って、ａは本発明の装置の特性を従来の装置の特性と比
べて示したグラフ、ｂはａのグラフのｘ軸、ｙ軸に示さ
れた測定量を得るための回路の図。
って、ａは本発明の装置の特性を従来の装置の特性と比
べて示したグラフ、ｂはａのグラフのｘ軸、ｙ軸に示さ
れた測定量を得るための回路の図。
１０ 静電気放電保護装置 １２ 基板 １４ チヤンネル領域 １８ ゲート構造体 ２２ 第２不純物添加領域 ３０ ブロッキング領域 ３２ 少量の不純物が添加された領域 ３８ 第１不純物添加領域 ２１０ 第１バイポーラ・トランジスタ ２１２ 第２バイポーラ・トランジスタ
Claims (1)
- 【請求項１】 表面と裏側表面とを有する第１導電形の
基板と、 前記基板の上に絶縁されて配置されたゲート構造体と、 前記基板の上に配置されかつ前記ゲート構造体に隣接し
て配置された、ブロッキング領域と、 前記基板の中に配置されかつ前記ブロッキング領域の下
に配置され、かつ前記第１導電形とは反対の第２導電形
を有する不純物が少量添加された、領域と、 前記基板の中に配置されかつ前記ゲート構造体の下に配
置されかつ前記少量の不純物が添加された領域に隣接し
て配置された、チヤンネル領域と、 前記基板の中に配置されかつ前記少量の不純物が添加さ
れた領域に隣接して配置され、かつ前記少量の不純物が
添加された領域により前記チヤンネル領域から間隔距離
を有して配置された、前記第２導電形の第１不純物添加
領域と、 前記基板の中に配置されかつ前記チヤンネル領域により
前記第１不純物添加領域から間隔距離を有して配置され
た、前記第２導電形の第２不純物添加領域と、を有する
電界効果トランジスタを備えた、静電気放電保護装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US711095P | 1995-10-31 | 1995-10-31 | |
| US007110 | 1995-10-31 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09199675A true JPH09199675A (ja) | 1997-07-31 |
Family
ID=21724275
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8290829A Pending JPH09199675A (ja) | 1995-10-31 | 1996-10-31 | ＣＭＯＳ／ＢｉＣＭＯＳ技術におけるＥＳＤ保護のための集積化された横型構造体 |
Country Status (5)
| Country | Link |
|---|---|
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| EP (1) | EP0772238A3 (ja) |
| JP (1) | JPH09199675A (ja) |
| KR (1) | KR100402672B1 (ja) |
| TW (1) | TW332919B (ja) |
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|---|---|---|---|---|
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| SE512494C2 (sv) * | 1997-09-02 | 2000-03-27 | Ericsson Telefon Ab L M | Skyddskrets |
| JPH11126899A (ja) | 1997-10-22 | 1999-05-11 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| US20020060343A1 (en) * | 1999-03-19 | 2002-05-23 | Robert J. Gauthier | Diffusion resistor/capacitor (drc) non-aligned mosfet structure |
| US7875933B2 (en) * | 2005-03-29 | 2011-01-25 | Infineon Technologies Ag | Lateral bipolar transistor with additional ESD implant |
| US7411251B1 (en) * | 2005-06-17 | 2008-08-12 | National Semiconductor Corporation | Self protecting NLDMOS, DMOS and extended voltage NMOS devices |
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| CN109192774A (zh) * | 2018-09-06 | 2019-01-11 | 江苏中科君芯科技有限公司 | 栅极双箝位的igbt器件 |
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| JPH0693498B2 (ja) * | 1986-08-25 | 1994-11-16 | 日立超エル・エス・アイエンジニアリング株式会社 | 半導体集積回路装置 |
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| JPH03165059A (ja) * | 1989-11-24 | 1991-07-17 | Seiko Epson Corp | 静電保護回路 |
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| KR0166101B1 (ko) * | 1993-10-21 | 1999-01-15 | 김주용 | 정전방전 보호회로의 트랜지스터 및 그 제조방법 |
| US5374565A (en) * | 1993-10-22 | 1994-12-20 | United Microelectronics Corporation | Method for ESD protection improvement |
| WO1995019646A1 (en) * | 1994-01-12 | 1995-07-20 | Atmel Corporation | Input/output transistors with optimized esd protection |
| US5516711A (en) * | 1994-12-16 | 1996-05-14 | Mosel Vitelic, Inc. | Method for forming LDD CMOS with oblique implantation |
-
1996
- 1996-10-30 KR KR1019960050002A patent/KR100402672B1/ko not_active Expired - Lifetime
- 1996-10-31 EP EP96117505A patent/EP0772238A3/en not_active Withdrawn
- 1996-10-31 US US08/740,596 patent/US5804860A/en not_active Expired - Lifetime
- 1996-10-31 JP JP8290829A patent/JPH09199675A/ja active Pending
- 1996-12-06 TW TW085115049A patent/TW332919B/zh not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| TW332919B (en) | 1998-06-01 |
| US5804860A (en) | 1998-09-08 |
| KR100402672B1 (ko) | 2004-06-04 |
| KR970024264A (ko) | 1997-05-30 |
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| EP0772238A2 (en) | 1997-05-07 |
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