JPH09199689A - 半導体装置用コンデンサの製造方法 - Google Patents
半導体装置用コンデンサの製造方法Info
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- JPH09199689A JPH09199689A JP8346487A JP34648796A JPH09199689A JP H09199689 A JPH09199689 A JP H09199689A JP 8346487 A JP8346487 A JP 8346487A JP 34648796 A JP34648796 A JP 34648796A JP H09199689 A JPH09199689 A JP H09199689A
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- H10B12/318—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor the storage electrode having multiple segments
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Abstract
(57)【要約】
【課題】 半導体装置、特にＤＲＡＭ装置内のコンデン
サの製造方法であって、公知の解決策にくらべて減少し
たプロセス費用において集積密度を高める方法を提供す
る。 【解決手段】 それぞれ交互に第１の材料から成る層お
よび第２の材料から成る層を含んでいる層列が作られ、
その際に第１の材料は電気的に伝導性であり、また第２
の材料は第１の材料に対して選択的にエッチング可能で
あり、層列が、エッジを有する少なくとも１つの層構造
が生ずるように、構造化され、少なくとも層構造のエッ
ジを覆う導電性の材料から成る支持構造５が形成され、
層構造中に少なくとも１つの開口が形成され、そのなか
で第１および第２の材料から成る層４1 、４2 の表面が
露出しており、第２の材料から成る層が第１の材料から
成る層および支持構造５に対して選択的に除去され、第
１の材料から成る層４1 および支持構造５の露出してい
る表面にコンデンサ誘電体６が設けられ、コンデンサ誘
電体６の表面にゲート電極７が形成される。
サの製造方法であって、公知の解決策にくらべて減少し
たプロセス費用において集積密度を高める方法を提供す
る。 【解決手段】 それぞれ交互に第１の材料から成る層お
よび第２の材料から成る層を含んでいる層列が作られ、
その際に第１の材料は電気的に伝導性であり、また第２
の材料は第１の材料に対して選択的にエッチング可能で
あり、層列が、エッジを有する少なくとも１つの層構造
が生ずるように、構造化され、少なくとも層構造のエッ
ジを覆う導電性の材料から成る支持構造５が形成され、
層構造中に少なくとも１つの開口が形成され、そのなか
で第１および第２の材料から成る層４1 、４2 の表面が
露出しており、第２の材料から成る層が第１の材料から
成る層および支持構造５に対して選択的に除去され、第
１の材料から成る層４1 および支持構造５の露出してい
る表面にコンデンサ誘電体６が設けられ、コンデンサ誘
電体６の表面にゲート電極７が形成される。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置のため
のコンデンサの製造方法に関する。
のコンデンサの製造方法に関する。
【０００２】
【従来の技術】たとえばダイナミックメモリセル装置、
アナログ‐ディジタルおよびディジタル‐アナログ変換
器ならびにフィルタ回路のような種々の集積回路の形式
に対して半導体ベース上にコンデンサが必要とされる。
半導体ベース上にコンデンサを製造する際には、集積密
度の増大またはチップ面積の減少を顧慮して、キャパシ
タンスを同一に保ってコンデンサの占有面積を減少する
という問題を解決しなければならない。
アナログ‐ディジタルおよびディジタル‐アナログ変換
器ならびにフィルタ回路のような種々の集積回路の形式
に対して半導体ベース上にコンデンサが必要とされる。
半導体ベース上にコンデンサを製造する際には、集積密
度の増大またはチップ面積の減少を顧慮して、キャパシ
タンスを同一に保ってコンデンサの占有面積を減少する
という問題を解決しなければならない。
【０００３】この問題は、一般に使用される１トランジ
スタメモリセルの必要面積がメモリ世代毎にメモリ密度
の増大と共に減少させられるダイナミック半導体メモリ
において特に重要である。同時にメモリコンデンサの或
る程度の最小キャパシタンスが維持されていなければな
らない。
スタメモリセルの必要面積がメモリ世代毎にメモリ密度
の増大と共に減少させられるダイナミック半導体メモリ
において特に重要である。同時にメモリコンデンサの或
る程度の最小キャパシタンスが維持されていなければな
らない。
【０００４】ダイナミック半導体メモリ装置（ＤＲＡＭ
メモリ装置）の１トランジスタメモリセルは読出しトラ
ンジスタおよびコンデンサを含んでいる。このコンデン
サに情報が論理値０または１を表す電荷の形態で蓄積さ
れる。ワード線を介しての読出しトランジスタの駆動に
よりこの情報がビット線を介して読出される。電荷の確
実な蓄積および読出された情報の同時の区別可能性のた
めにコンデンサは最小キャパシタンスを有していなけれ
ばならない。メモリコンデンサのキャパシタンスに対す
る下限は現在のところ２５ｆＦとみられている。
メモリ装置）の１トランジスタメモリセルは読出しトラ
ンジスタおよびコンデンサを含んでいる。このコンデン
サに情報が論理値０または１を表す電荷の形態で蓄積さ
れる。ワード線を介しての読出しトランジスタの駆動に
よりこの情報がビット線を介して読出される。電荷の確
実な蓄積および読出された情報の同時の区別可能性のた
めにコンデンサは最小キャパシタンスを有していなけれ
ばならない。メモリコンデンサのキャパシタンスに対す
る下限は現在のところ２５ｆＦとみられている。
【０００５】１Ｍｂｉｔ世代までは読出しトランジスタ
もコンデンサもプレーナ構造のデバイスとして実現され
た。４Ｍｂｉｔ世代以降はメモリセルの更なる面積減少
が読出しトランジスタおよびコンデンサの三次元配置に
より達成された。そのための１つの方法は、メモリコン
デンサをトレンチ内に実現することにある（たとえばヤ
マダ（K.Yamada) 「国際電子デバイスおよび材料ＩＥＤ
Ｍ８５論文集」第７０２頁以降参照）。メモリコンデン
サの電極は、この場合トレンチの表面に沿って配置され
ている。それにより、キャパシタンスが関係するメモリ
コンデンサの有効面積がトレンチの断面積に相当するメ
モリコンデンサに対する基板の表面における占有面積に
くらべて増大される。
もコンデンサもプレーナ構造のデバイスとして実現され
た。４Ｍｂｉｔ世代以降はメモリセルの更なる面積減少
が読出しトランジスタおよびコンデンサの三次元配置に
より達成された。そのための１つの方法は、メモリコン
デンサをトレンチ内に実現することにある（たとえばヤ
マダ（K.Yamada) 「国際電子デバイスおよび材料ＩＥＤ
Ｍ８５論文集」第７０２頁以降参照）。メモリコンデン
サの電極は、この場合トレンチの表面に沿って配置され
ている。それにより、キャパシタンスが関係するメモリ
コンデンサの有効面積がトレンチの断面積に相当するメ
モリコンデンサに対する基板の表面における占有面積に
くらべて増大される。
【０００６】メモリコンデンサの占有面積を同一に保っ
てまたはこれを減少してメモリキャパシタンスを増大す
るための別の方法は、メモリコンデンサを積層コンデン
サとして構成することにある。その際にワード線を介し
て基板と接触させられるポリシリコンから成る構造、た
とえば冠構造またはシリンダが形成される。このポリシ
リコン構造はメモリ節点を形成する。この節点はコンデ
ンサ誘電体およびコンデンサ板を設けられる。この構想
は、十分に論理プロセスと両立し得るという利点を有す
る。メモリコンデンサに対して基板表面の上側の自由空
間が利用される。その際に、ポリシリコン構造が隣接メ
モリセルに対して絶縁されているかぎり、セル面積全体
がポリシリコン構造により覆われてよい。
てまたはこれを減少してメモリキャパシタンスを増大す
るための別の方法は、メモリコンデンサを積層コンデン
サとして構成することにある。その際にワード線を介し
て基板と接触させられるポリシリコンから成る構造、た
とえば冠構造またはシリンダが形成される。このポリシ
リコン構造はメモリ節点を形成する。この節点はコンデ
ンサ誘電体およびコンデンサ板を設けられる。この構想
は、十分に論理プロセスと両立し得るという利点を有す
る。メモリコンデンサに対して基板表面の上側の自由空
間が利用される。その際に、ポリシリコン構造が隣接メ
モリセルに対して絶縁されているかぎり、セル面積全体
がポリシリコン構造により覆われてよい。
【０００７】ヨーロッパ特許第 0415530B1号明細書か
ら、メモリコンデンサとして積層コンデンサを有するメ
モリセル装置は公知である。積層コンデンサは少なくと
も１つの側部支持部を介して互いに結合されている多数
のほぼ平行に重なり合って配置されたポリシリコン層を
有するポリシリコン構造を含んでいる。これらの冷却リ
ブ状に配置された層は基板表面上のポリシリコン構造に
くらべてポリシリコン構造の表面の明らかな増大に通ず
る。ポリシリコン構造は基板の表面上へのポリシリコン
およびそれに対して選択的にエッチング可能なＳｉＯ2
層の交互の析出、これらの層の構造化、層構造の少なく
とも１つのエッジにおけるエッジカバーの形成（ポリシ
リコンから成るスペーサ）およびＳｉＯ2 層の選択的な
除去エッチングにより形成される。ポリシリコン構造は
その際に砒素によりドープされている。続いて熱酸化に
よりシリコン酸化物がコンデンサ誘電体として形成さ
れ、その上にドープされたポリシリコンから成るセル板
が析出される。
ら、メモリコンデンサとして積層コンデンサを有するメ
モリセル装置は公知である。積層コンデンサは少なくと
も１つの側部支持部を介して互いに結合されている多数
のほぼ平行に重なり合って配置されたポリシリコン層を
有するポリシリコン構造を含んでいる。これらの冷却リ
ブ状に配置された層は基板表面上のポリシリコン構造に
くらべてポリシリコン構造の表面の明らかな増大に通ず
る。ポリシリコン構造は基板の表面上へのポリシリコン
およびそれに対して選択的にエッチング可能なＳｉＯ2
層の交互の析出、これらの層の構造化、層構造の少なく
とも１つのエッジにおけるエッジカバーの形成（ポリシ
リコンから成るスペーサ）およびＳｉＯ2 層の選択的な
除去エッチングにより形成される。ポリシリコン構造は
その際に砒素によりドープされている。続いて熱酸化に
よりシリコン酸化物がコンデンサ誘電体として形成さ
れ、その上にドープされたポリシリコンから成るセル板
が析出される。
【０００８】
【発明が解決しようとする課題】本発明の課題は、半導
体装置、特にＤＲＡＭ装置用のコンデンサの製造方法で
あって、公知の方法にくらべて減少したプロセス費用に
おいて高度な集積密度を達成する方法を提供することに
ある。
体装置、特にＤＲＡＭ装置用のコンデンサの製造方法で
あって、公知の方法にくらべて減少したプロセス費用に
おいて高度な集積密度を達成する方法を提供することに
ある。
【０００９】
【課題を解決するための手段】この課題は本発明によれ
ば、請求項１による方法により解決される。本発明の他
の実施態様は従来請求項にあげられている。本発明によ
る方法では、基板の上に、それぞれ交互に第１の材料か
ら成る層および第２の材料から成る層を含んでいる層列
が作られる。第１の材料は電気的に伝導性である。第２
の材料は第１の材料に対して選択的にエッチング可能で
ある。層列は、基板まで達するエッジを有する少なくと
も１つの層構造が生ずるように構造化される。少なくと
も層構造のエッジを覆う導電性材料から成る支持構造が
形成される。続いて層構造に少なくとも１つの開口が形
成され、そのなかで第１および第２の材料から成る層の
表面が露出している。続いて第２の材料から成る層が第
１の材料から成る層および支持構造に対して選択的に除
去される。第１の材料から成る層および支持構造の露出
表面にコンデンサ誘電体が設けられる。コンデンサ誘電
体の表面には対向電極が形成される。
ば、請求項１による方法により解決される。本発明の他
の実施態様は従来請求項にあげられている。本発明によ
る方法では、基板の上に、それぞれ交互に第１の材料か
ら成る層および第２の材料から成る層を含んでいる層列
が作られる。第１の材料は電気的に伝導性である。第２
の材料は第１の材料に対して選択的にエッチング可能で
ある。層列は、基板まで達するエッジを有する少なくと
も１つの層構造が生ずるように構造化される。少なくと
も層構造のエッジを覆う導電性材料から成る支持構造が
形成される。続いて層構造に少なくとも１つの開口が形
成され、そのなかで第１および第２の材料から成る層の
表面が露出している。続いて第２の材料から成る層が第
１の材料から成る層および支持構造に対して選択的に除
去される。第１の材料から成る層および支持構造の露出
表面にコンデンサ誘電体が設けられる。コンデンサ誘電
体の表面には対向電極が形成される。
【００１０】支持構造は第２の材料から成る層の除去エ
ッチングの際に層構造の少なくとも３つのエッジに配置
されている。それにより高い機械的安定性が保証され、
それにより第２の材料から成る層の除去エッチングの際
の第１の材料から成る層の付着が避けられる。この機械
的安定性が支持構造により保証されているので、第１の
材料から成る層の厚みが第１の材料から成る層への機械
的安定性の要求に無関係に選ばれる。第１の材料から成
る層は特に２０ないし５０ｎｍの間の厚み範囲内で実現
され得る。それによりコンデンサの全体の高さもキャパ
シタンスを同一に保って減少させられる。
ッチングの際に層構造の少なくとも３つのエッジに配置
されている。それにより高い機械的安定性が保証され、
それにより第２の材料から成る層の除去エッチングの際
の第１の材料から成る層の付着が避けられる。この機械
的安定性が支持構造により保証されているので、第１の
材料から成る層の厚みが第１の材料から成る層への機械
的安定性の要求に無関係に選ばれる。第１の材料から成
る層は特に２０ないし５０ｎｍの間の厚み範囲内で実現
され得る。それによりコンデンサの全体の高さもキャパ
シタンスを同一に保って減少させられる。
【００１１】好ましくは、第１の材料から成る層および
支持構造は１０20ｃｍ-3よりも高いドーピング濃度を有
するｐ+ ドープされたシリコンから、また第２の材料か
ら成る層は１０19ｃｍ-3よりも低いドーピング濃度を有
するｐ- ドープされたシリコンから形成される。ザイデ
ル（H.Seidel）ほか「電気化学協会雑誌（J.Electroche
m.Soc.) 」第１３７巻（１９９０）第３６２６頁以降か
ら、ｐ- ドープされたシリコンがｐ+ ドープされたシリ
コンに対して選択的にエッチング可能であることは知ら
れている。１０20ｃｍ-3よりも高い濃度にホウ素により
ドープされたシリコンと１０19ｃｍ-3よりも低い濃度に
ホウ素によりドープされたシリコンとの間で１０００倍
までのエッチング率の差異が達成される。
支持構造は１０20ｃｍ-3よりも高いドーピング濃度を有
するｐ+ ドープされたシリコンから、また第２の材料か
ら成る層は１０19ｃｍ-3よりも低いドーピング濃度を有
するｐ- ドープされたシリコンから形成される。ザイデ
ル（H.Seidel）ほか「電気化学協会雑誌（J.Electroche
m.Soc.) 」第１３７巻（１９９０）第３６２６頁以降か
ら、ｐ- ドープされたシリコンがｐ+ ドープされたシリ
コンに対して選択的にエッチング可能であることは知ら
れている。１０20ｃｍ-3よりも高い濃度にホウ素により
ドープされたシリコンと１０19ｃｍ-3よりも低い濃度に
ホウ素によりドープされたシリコンとの間で１０００倍
までのエッチング率の差異が達成される。
【００１２】ｐ+ ドープされたシリコンおよびｐ- ドー
プされたシリコンは同一の反応器のなかで析出すること
ができる。それにより層列が設備の交替なしにプロセス
パラメータの切換によってのみ実現され得る。このこと
はプロセスの明らかな簡単化を意味する。
プされたシリコンは同一の反応器のなかで析出すること
ができる。それにより層列が設備の交替なしにプロセス
パラメータの切換によってのみ実現され得る。このこと
はプロセスの明らかな簡単化を意味する。
【００１３】ドープされたシリコンから成る支持構造
は、ドープされたシリコンの選択的なエピタキシーによ
り、またはポリシリコンのその場でのドープ析出、およ
びドープされたポリシリコン層の異方性のバックエッチ
ングにより形成される。この両実施例は８００°Ｃ以下
の温度範囲で行われ得るので、ｐ+ ドープされたシリコ
ンおよびｐ- ドープされたシリコンから成る層の相互拡
散は避けられる。
は、ドープされたシリコンの選択的なエピタキシーによ
り、またはポリシリコンのその場でのドープ析出、およ
びドープされたポリシリコン層の異方性のバックエッチ
ングにより形成される。この両実施例は８００°Ｃ以下
の温度範囲で行われ得るので、ｐ+ ドープされたシリコ
ンおよびｐ- ドープされたシリコンから成る層の相互拡
散は避けられる。
【００１４】支持構造は両方の場合に層構造のエッジに
おける一定の表面により形成される。それにより、第２
の材料から成る層が均等に第１の材料から成る層の間で
除去エッチングされることが保証される。このようにす
れば、第２の材料から成る層が局部的にまだ除去されな
いこと、また同時に他の個所において支持面が既に、第
１の材料から成る個々の層が除去されるように強く浸食
されることが避けられる。
おける一定の表面により形成される。それにより、第２
の材料から成る層が均等に第１の材料から成る層の間で
除去エッチングされることが保証される。このようにす
れば、第２の材料から成る層が局部的にまだ除去されな
いこと、また同時に他の個所において支持面が既に、第
１の材料から成る個々の層が除去されるように強く浸食
されることが避けられる。
【００１５】好ましくは、層構造に開口を形成する際に
層構造および支持構造が基板の表面まで達する間隙によ
り間隔をおかれている２つの部分範囲に分割される。両
部分範囲から２つのコンデンサが形成される。部分範囲
の間隔および構造の大きさはそのつど使用される技術に
より最小の構造サイズＦに相応して形成される。それに
より高い集積密度が達成される。
層構造および支持構造が基板の表面まで達する間隙によ
り間隔をおかれている２つの部分範囲に分割される。両
部分範囲から２つのコンデンサが形成される。部分範囲
の間隔および構造の大きさはそのつど使用される技術に
より最小の構造サイズＦに相応して形成される。それに
より高い集積密度が達成される。
【００１６】ダイナミックメモリセル装置に対するメモ
リコンデンサとしてのコンデンサの製造の際にはコンデ
ンサの製造は好ましくは積層コンデンサとして行われ
る。この場合、基板が選択トランジスタ、ビット線、ワ
ード線および絶縁層を有する半導体基板を含んでおり、
その表面の上に層列が被覆される。好ましくは絶縁層
は、層列がほぼ平坦な表面の上に形成されるように、平
坦化される。
リコンデンサとしてのコンデンサの製造の際にはコンデ
ンサの製造は好ましくは積層コンデンサとして行われ
る。この場合、基板が選択トランジスタ、ビット線、ワ
ード線および絶縁層を有する半導体基板を含んでおり、
その表面の上に層列が被覆される。好ましくは絶縁層
は、層列がほぼ平坦な表面の上に形成されるように、平
坦化される。
【００１７】
【実施例】以下、図面に示す実施例により本発明を一層
詳細に説明する。
詳細に説明する。
【００１８】図１に示すように基板１の上に絶縁層２が
施される。基板１はたとえばワード線およびビット線を
有する選択トランジスタを含んでいる半導体基板、特に
単結晶シリコン円板である。絶縁層２はたとえばＳｉＯ
2 から形成され、また平坦化法により平坦化される。絶
縁層２に接触孔３が開けられ、この孔は導電性の材料、
たとえばドープされたポリシリコン、タングステン、タ
ンタル、チタン、チタン窒化物またはタングステン珪化
物で満たされる。接触孔３は、それらがそれぞれ基板１
の選択トランジスタのうちの１つの選択トランジスタの
ソース／ドレイン領域に達するように配置される。
施される。基板１はたとえばワード線およびビット線を
有する選択トランジスタを含んでいる半導体基板、特に
単結晶シリコン円板である。絶縁層２はたとえばＳｉＯ
2 から形成され、また平坦化法により平坦化される。絶
縁層２に接触孔３が開けられ、この孔は導電性の材料、
たとえばドープされたポリシリコン、タングステン、タ
ンタル、チタン、チタン窒化物またはタングステン珪化
物で満たされる。接触孔３は、それらがそれぞれ基板１
の選択トランジスタのうちの１つの選択トランジスタの
ソース／ドレイン領域に達するように配置される。
【００１９】絶縁層２の表面の上に、それぞれ交互にｐ
+ ドープされたポリシリコン層４1およびｐ- ドープさ
れたポリシリコン層４2 を含んでいる層列４が施され
る。ｐ+ ドープされたポリシリコン層４1 はたとえば５
×１０20ｃｍ-3のドーパント濃度を有する。ｐ- ドープ
されたポリシリコン層４2 はたとえば１×１０19ｃｍ-3
のドーパント濃度を有する。ｐ+ ドープされたポリシリ
コン層４1 およびｐ- ドープされたポリシリコン層４2
はたとえばＣＶＤ法によりそれぞれ２０ｎｍの層厚に析
出される。層列の最も上側の層はｐ- ドープされたポリ
シリコン層４2 である。
+ ドープされたポリシリコン層４1およびｐ- ドープさ
れたポリシリコン層４2 を含んでいる層列４が施され
る。ｐ+ ドープされたポリシリコン層４1 はたとえば５
×１０20ｃｍ-3のドーパント濃度を有する。ｐ- ドープ
されたポリシリコン層４2 はたとえば１×１０19ｃｍ-3
のドーパント濃度を有する。ｐ+ ドープされたポリシリ
コン層４1 およびｐ- ドープされたポリシリコン層４2
はたとえばＣＶＤ法によりそれぞれ２０ｎｍの層厚に析
出される。層列の最も上側の層はｐ- ドープされたポリ
シリコン層４2 である。
【００２０】続いて層列４からマスクの使用のもとに異
方性エッチングにより層構造４´が形成される。層構造
４´の間で絶縁層２の表面が露出している（図２）。異
方性エッチングはたとえばＣＦ4 およびＳＦ6 により行
われる。
方性エッチングにより層構造４´が形成される。層構造
４´の間で絶縁層２の表面が露出している（図２）。異
方性エッチングはたとえばＣＦ4 およびＳＦ6 により行
われる。
【００２１】続いてシリコンからの選択的エピタキシー
により支持構造５が形成される（図３）。選択的エピタ
キシーは７００°Ｃと７５０°Ｃとの間の温度範囲内で
プロセスガスとしてＳｉＣｌ2 Ｈ2 、ＨＣｌ、Ｈ2 、Ｂ
2 Ｈ6 を使用したプロセスで行われる。プロセス温度
は、ｐ+ ドープされたポリシリコン層４1 およびｐ- ド
ープされたポリシリコン層４2 の相互拡散を避けるた
め、この低い温度範囲内に選ばれる。選択的エピタキシ
ーの際に支持構造５がその場でｐ+ ドープされて層構造
４´の表面の上に成長する。それに対して絶縁層２の表
面の上にはシリコンは成長しない。支持構造５は層構造
４´のエッジおよび表面を完全に覆う。
により支持構造５が形成される（図３）。選択的エピタ
キシーは７００°Ｃと７５０°Ｃとの間の温度範囲内で
プロセスガスとしてＳｉＣｌ2 Ｈ2 、ＨＣｌ、Ｈ2 、Ｂ
2 Ｈ6 を使用したプロセスで行われる。プロセス温度
は、ｐ+ ドープされたポリシリコン層４1 およびｐ- ド
ープされたポリシリコン層４2 の相互拡散を避けるた
め、この低い温度範囲内に選ばれる。選択的エピタキシ
ーの際に支持構造５がその場でｐ+ ドープされて層構造
４´の表面の上に成長する。それに対して絶縁層２の表
面の上にはシリコンは成長しない。支持構造５は層構造
４´のエッジおよび表面を完全に覆う。
【００２２】続いて層構造４´およびそれを覆う支持構
造５が、ホトリソグラフィにより形成されたマスクの使
用のもとにたとえばＣＦ4 およびＳＦ6 による異方性エ
ッチングにより、それぞれ２つの部分範囲が生ずるよう
に構造化される。両部分範囲はそれぞれ間隙により互い
に隔てられている。間隙の範囲内の部分範囲は、ｐ-ド
ープされた層４2 およびｐ+ ドープされた層４1 の表面
が露出しているエッジをそれぞれ有する。
造５が、ホトリソグラフィにより形成されたマスクの使
用のもとにたとえばＣＦ4 およびＳＦ6 による異方性エ
ッチングにより、それぞれ２つの部分範囲が生ずるよう
に構造化される。両部分範囲はそれぞれ間隙により互い
に隔てられている。間隙の範囲内の部分範囲は、ｐ-ド
ープされた層４2 およびｐ+ ドープされた層４1 の表面
が露出しているエッジをそれぞれ有する。
【００２３】続いて、ｐ+ ドープされたポリシリコンお
よびＳｉＯ2 に対して選択性のエッチングによりｐ- ド
ープされたポリシリコン層４2 の残留部分が除去され
る。選択性エッチングはたとえばエチレンジアミン、カ
テコール、ピラジンおよび水を含んでいるアルカリ性エ
ッチング溶液中で行われる。好ましくは溶液の濃度は、
１リットルのエチレンジアミン、１６０グラムのカテコ
ール、６グラムのピラジンおよび１３３ミリリットルの
水の範囲内にある。さらにエッチング溶液として１０な
いし５０重量％の範囲内の濃度を有するＫＯＨも使用す
ることができる。このエッチングはｐ+ ドープされたポ
リシリコンおよびｐ- ドープされたポリシリコンに関し
て少なくとも１：５００の選択性を有する。
よびＳｉＯ2 に対して選択性のエッチングによりｐ- ド
ープされたポリシリコン層４2 の残留部分が除去され
る。選択性エッチングはたとえばエチレンジアミン、カ
テコール、ピラジンおよび水を含んでいるアルカリ性エ
ッチング溶液中で行われる。好ましくは溶液の濃度は、
１リットルのエチレンジアミン、１６０グラムのカテコ
ール、６グラムのピラジンおよび１３３ミリリットルの
水の範囲内にある。さらにエッチング溶液として１０な
いし５０重量％の範囲内の濃度を有するＫＯＨも使用す
ることができる。このエッチングはｐ+ ドープされたポ
リシリコンおよびｐ- ドープされたポリシリコンに関し
て少なくとも１：５００の選択性を有する。
【００２４】選択性エッチングにより浸食されないｐ+
ドープされた層４1 および支持構造５は機械的および電
気的に互いに接続されている。
ドープされた層４1 および支持構造５は機械的および電
気的に互いに接続されている。
【００２５】ｐ+ ドープされた層４1 および支持構造５
の表面にはコンデンサ誘電体６が設けられる。コンデン
サ誘電体６はたとえば４ｎｍの酸化物等価厚みのＳｉＯ
2 、Ｓｉ3 Ｎ4 およびＳｉＯ2 から成る三重層から形成
される。
の表面にはコンデンサ誘電体６が設けられる。コンデン
サ誘電体６はたとえば４ｎｍの酸化物等価厚みのＳｉＯ
2 、Ｓｉ3 Ｎ4 およびＳｉＯ2 から成る三重層から形成
される。
【００２６】続いて、その場でｐ+ ドープされたポリシ
リコン層の析出により対向電極７が形成される（図５お
よび図６参照）。
リコン層の析出により対向電極７が形成される（図５お
よび図６参照）。
【００２７】図６に示されている断面図で基板１のなか
に選択トランジスタが配置されている。ｐ+ ドープされ
た層４1 およびそれと結合されている支持構造５はそれ
ぞれメモリコンデンサに対するメモリ節点を形成する。
このメモリ節点はその下に配置されている接触孔３を介
して選択トランジスタのソース／ドレイン領域８と接続
されている。選択トランジスタの他方のソース／ドレイ
ン領域９は接続領域１０を介して隣の選択トランジスタ
の相応のソース／ドレイン領域９と接続されている。接
続領域１０はさらに埋められたビット線接触部１１を介
して埋められたビット線１２と接続されている。埋めら
れたビット線１２およびビット線接触部１１は絶縁層２
により囲まれている。選択トランジスタのソース／ドレ
イン領域８と９との間にチャネル領域１３、ゲート誘電
体（図示せず）およびワード線１４として作用するゲー
ト電極が配置されている。ワード線１４およびビット線
接触部１１はそれぞれドープされたポリシリコンから形
成されている。ビット線１２はドープされたポリシリコ
ン、タングステン珪化物またはタングステンから形成さ
れる。ソース／ドレイン領域８のビット線１２と反対の
側に、隣接する選択トランジスタの間を絶縁するため
に、それぞれ絶縁構造、たとえば絶縁材料で満たされた
平坦なトレンチ１５（シャロートレンチ絶縁）が設けら
れている。
に選択トランジスタが配置されている。ｐ+ ドープされ
た層４1 およびそれと結合されている支持構造５はそれ
ぞれメモリコンデンサに対するメモリ節点を形成する。
このメモリ節点はその下に配置されている接触孔３を介
して選択トランジスタのソース／ドレイン領域８と接続
されている。選択トランジスタの他方のソース／ドレイ
ン領域９は接続領域１０を介して隣の選択トランジスタ
の相応のソース／ドレイン領域９と接続されている。接
続領域１０はさらに埋められたビット線接触部１１を介
して埋められたビット線１２と接続されている。埋めら
れたビット線１２およびビット線接触部１１は絶縁層２
により囲まれている。選択トランジスタのソース／ドレ
イン領域８と９との間にチャネル領域１３、ゲート誘電
体（図示せず）およびワード線１４として作用するゲー
ト電極が配置されている。ワード線１４およびビット線
接触部１１はそれぞれドープされたポリシリコンから形
成されている。ビット線１２はドープされたポリシリコ
ン、タングステン珪化物またはタングステンから形成さ
れる。ソース／ドレイン領域８のビット線１２と反対の
側に、隣接する選択トランジスタの間を絶縁するため
に、それぞれ絶縁構造、たとえば絶縁材料で満たされた
平坦なトレンチ１５（シャロートレンチ絶縁）が設けら
れている。
【００２８】第２の実施例では基板２１の上に絶縁層２
２が施される（図７参照）。基板２１はたとえばワード
線およびビット線を有する選択トランジスタを含んでい
る半導体基板、特に単結晶シリコン円板である。絶縁層
はたとえばＳｉＯ2 から形成される。平坦化法で、たと
えば化学的機械的研磨により、または平坦化エッチング
により、絶縁層２２の表面が平坦化される。絶縁層２２
内に、それぞれ基板２１内の選択トランジスタのうちの
１つの選択トランジスタのソース／ドレイン領域に達す
る接触孔２３が開けられる。接触孔２３は導電性の材
料、たとえばドープされたポリシリコン、タングステ
ン、タンタル、チタン、チタン窒化物またはタングステ
ン珪化物で満たされる。
２が施される（図７参照）。基板２１はたとえばワード
線およびビット線を有する選択トランジスタを含んでい
る半導体基板、特に単結晶シリコン円板である。絶縁層
はたとえばＳｉＯ2 から形成される。平坦化法で、たと
えば化学的機械的研磨により、または平坦化エッチング
により、絶縁層２２の表面が平坦化される。絶縁層２２
内に、それぞれ基板２１内の選択トランジスタのうちの
１つの選択トランジスタのソース／ドレイン領域に達す
る接触孔２３が開けられる。接触孔２３は導電性の材
料、たとえばドープされたポリシリコン、タングステ
ン、タンタル、チタン、チタン窒化物またはタングステ
ン珪化物で満たされる。
【００２９】絶縁層２２の表面の上に、それぞれ交互に
ｐ+ ドープされたポリシリコン層２４1 およびｐ- ドー
プされたポリシリコン層２４2 を含んでいる層列２４が
施される。ｐ+ ドープされたポリシリコン層２４1 およ
びｐ- ドープされたポリシリコン層２４2 はその際にそ
れぞれ２０ｎｍの厚みを有する。ｐ+ ドープされたポリ
シリコン層２４1 およびｐ- ドープされたポリシリコン
層２４2 はＣＶＤ法でその場でのドープ析出により析出
される。その際絶縁層２２の表面の上にｐ+ ドープされ
たポリシリコン層２４1 の１つが配置されている。層列
２４の最も上側の層は同じくｐ- ドープされたポリシリ
コン層２４2 の１つにより形成される。
ｐ+ ドープされたポリシリコン層２４1 およびｐ- ドー
プされたポリシリコン層２４2 を含んでいる層列２４が
施される。ｐ+ ドープされたポリシリコン層２４1 およ
びｐ- ドープされたポリシリコン層２４2 はその際にそ
れぞれ２０ｎｍの厚みを有する。ｐ+ ドープされたポリ
シリコン層２４1 およびｐ- ドープされたポリシリコン
層２４2 はＣＶＤ法でその場でのドープ析出により析出
される。その際絶縁層２２の表面の上にｐ+ ドープされ
たポリシリコン層２４1 の１つが配置されている。層列
２４の最も上側の層は同じくｐ- ドープされたポリシリ
コン層２４2 の１つにより形成される。
【００３０】層列２４からたとえばＣＦ4 およびＳＦ6
による異方性エッチングにより層構造２４´が形成され
る。層構造２４´の外側で絶縁層２２の表面が露出され
る（図８参照）。
による異方性エッチングにより層構造２４´が形成され
る。層構造２４´の外側で絶縁層２２の表面が露出され
る（図８参照）。
【００３１】続いて、その場でドープされたＣＶＤ析出
により別のｐ+ ドープされた多結晶のシリコン層２５が
析出される。ｐ+ ドープされた多結晶のシリコン層２５
はたとえば３０ないし５０ｎｍの厚みを有する。それは
ほぼ同形のエッジカバーを有する（図９参照）。
により別のｐ+ ドープされた多結晶のシリコン層２５が
析出される。ｐ+ ドープされた多結晶のシリコン層２５
はたとえば３０ないし５０ｎｍの厚みを有する。それは
ほぼ同形のエッジカバーを有する（図９参照）。
【００３２】たとえばＣＦ4 およびＳＦ6 による異方性
バックエッチングにより別のｐ+ ドープされた多結晶の
シリコン層２５から支持構造２５´が形成される。支持
構造２５´は層構造２４´のエッジを覆う（図１０参
照）。支持構造２５´の形成の際に絶縁層２２の表面は
支持構造２５´および層構造２４´の外側で露出され
る。
バックエッチングにより別のｐ+ ドープされた多結晶の
シリコン層２５から支持構造２５´が形成される。支持
構造２５´は層構造２４´のエッジを覆う（図１０参
照）。支持構造２５´の形成の際に絶縁層２２の表面は
支持構造２５´および層構造２４´の外側で露出され
る。
【００３３】ホトリソグラフィにより作られたマスクの
使用のもとに層構造２４´がたとえばＣＦ4 およびＳＦ
6 による異方性エッチングによりそれぞれ２つの部分範
囲に構造化される。両部分範囲は間隙により互いに隔て
られており、その際に間隙の範囲内では絶縁層２２の表
面は露出されている。間隙の方向に部分範囲はそれぞ
れ、ｐ- ドープされたポリシリコン層２４2 およびｐ+
ドープされたポリシリコン層２４1 の表面が露出してい
るエッジを有する。
使用のもとに層構造２４´がたとえばＣＦ4 およびＳＦ
6 による異方性エッチングによりそれぞれ２つの部分範
囲に構造化される。両部分範囲は間隙により互いに隔て
られており、その際に間隙の範囲内では絶縁層２２の表
面は露出されている。間隙の方向に部分範囲はそれぞ
れ、ｐ- ドープされたポリシリコン層２４2 およびｐ+
ドープされたポリシリコン層２４1 の表面が露出してい
るエッジを有する。
【００３４】ｐ+ ドープされたポリシリコンおよびＳｉ
Ｏ2 に対して選択性のエッチングによりｐ- ドープされ
たポリシリコン層２４2 の残留する部分が除去される。
選択性エッチングはたとえばエチレンジアミン、カテコ
ール、ピラジンおよび水を含んでいるアルカリ性エッチ
ング溶液中で行われる。好ましくは溶液の濃度は、１リ
ットルのエチレンジアミン、１６０グラムのカテコー
ル、６グラムのピラジンおよび１３３ミリリットルの水
の範囲内にある。さらにエッチング溶液として１０ない
し５０重量％の範囲内の濃度を有するＫＯＨも使用する
ことができる。
Ｏ2 に対して選択性のエッチングによりｐ- ドープされ
たポリシリコン層２４2 の残留する部分が除去される。
選択性エッチングはたとえばエチレンジアミン、カテコ
ール、ピラジンおよび水を含んでいるアルカリ性エッチ
ング溶液中で行われる。好ましくは溶液の濃度は、１リ
ットルのエチレンジアミン、１６０グラムのカテコー
ル、６グラムのピラジンおよび１３３ミリリットルの水
の範囲内にある。さらにエッチング溶液として１０ない
し５０重量％の範囲内の濃度を有するＫＯＨも使用する
ことができる。
【００３５】このエッチングはｐ+ ドープされたポリシ
リコンおよびｐ- ドープされたポリシリコンに関して少
なくとも１：５００の選択性を有する。従って、このエ
ッチングの際にｐ+ ドープされたポリシリコン層２４1
の残留する部分も支持構造２５´も浸食されない（図１
１参照）。ｐ+ ドープされたポリシリコン層２４1 はそ
のつどの支持構造２５´と機械的および電気的に結合さ
れている。
リコンおよびｐ- ドープされたポリシリコンに関して少
なくとも１：５００の選択性を有する。従って、このエ
ッチングの際にｐ+ ドープされたポリシリコン層２４1
の残留する部分も支持構造２５´も浸食されない（図１
１参照）。ｐ+ ドープされたポリシリコン層２４1 はそ
のつどの支持構造２５´と機械的および電気的に結合さ
れている。
【００３６】支持構造２５´およびｐ+ ドープされたポ
リシリコン層２４1 の表面にはコンデンサ誘電体２６が
設けられる。コンデンサ誘電体２６はたとえば４ｎｍの
酸化物等価厚のＳｉＯ2 、Ｓｉ3 Ｎ4 およびＳｉＯ
2 （いわゆるＯＮＯ）から成る三重層を含んでいる。導
電性の層の析出により最後に対向電極２７が形成され
る。対向電極２７はたとえばその場でｐ+ ドープされた
ポリシリコン層の析出により形成される。その際に隣接
するｐ+ ドープされたポリシリコン層２４1 の間の中間
空所は対向電極２７の材料により満たされる（図１２参
照）。支持構造２５´と結合されているｐ+ ドープされ
たポリシリコン層２４1 はそれぞれメモリ節点を形成す
る。選択トランジスタの配置および図１２中の紙面に対
して垂直なメモリコンデンサを通る断面は図６中の配置
および断面と一致している。
リシリコン層２４1 の表面にはコンデンサ誘電体２６が
設けられる。コンデンサ誘電体２６はたとえば４ｎｍの
酸化物等価厚のＳｉＯ2 、Ｓｉ3 Ｎ4 およびＳｉＯ
2 （いわゆるＯＮＯ）から成る三重層を含んでいる。導
電性の層の析出により最後に対向電極２７が形成され
る。対向電極２７はたとえばその場でｐ+ ドープされた
ポリシリコン層の析出により形成される。その際に隣接
するｐ+ ドープされたポリシリコン層２４1 の間の中間
空所は対向電極２７の材料により満たされる（図１２参
照）。支持構造２５´と結合されているｐ+ ドープされ
たポリシリコン層２４1 はそれぞれメモリ節点を形成す
る。選択トランジスタの配置および図１２中の紙面に対
して垂直なメモリコンデンサを通る断面は図６中の配置
および断面と一致している。
【００３７】図１３には本発明による方法により製造さ
れたメモリコンデンサを有するダイナミックメモリセル
装置のレイアウトが示されている。このメモリセル装置
では互いに垂直にワード線ＷＬおよびビット線ＢＬが延
びている。メモリコンデンサＳＰはハッチングを施され
た長方形として記入されている。選択トランジスタＡＴ
の位置はそれぞれ太い破線の輪郭として記入されてい
る。製造の際に層構造４´および２４´から成るそれぞ
れ２つのメモリコンデンサが形成される。図１３のレイ
アウト中には一点鎖線Ｔとして、層構造４´または２４
´をメモリコンデンサＳＰの形状に一致する形状の部分
範囲に分割するマスクの分離スリットが記入されてい
る。層構造４´または２４´はこのレイアウト中でスリ
ットのなかに配置されており、その際に隣接するスリッ
トは隣接する層構造４´、２４´の中心点の間の半分の
間隔だけ互いにずらされて配置されている。
れたメモリコンデンサを有するダイナミックメモリセル
装置のレイアウトが示されている。このメモリセル装置
では互いに垂直にワード線ＷＬおよびビット線ＢＬが延
びている。メモリコンデンサＳＰはハッチングを施され
た長方形として記入されている。選択トランジスタＡＴ
の位置はそれぞれ太い破線の輪郭として記入されてい
る。製造の際に層構造４´および２４´から成るそれぞ
れ２つのメモリコンデンサが形成される。図１３のレイ
アウト中には一点鎖線Ｔとして、層構造４´または２４
´をメモリコンデンサＳＰの形状に一致する形状の部分
範囲に分割するマスクの分離スリットが記入されてい
る。層構造４´または２４´はこのレイアウト中でスリ
ットのなかに配置されており、その際に隣接するスリッ
トは隣接する層構造４´、２４´の中心点の間の半分の
間隔だけ互いにずらされて配置されている。
【００３８】可能なかぎり高い実装密度を達成するた
め、正方形の横断面および３Ｆ（ここでＦはそのつど利
用される技術において最小に製造可能な構造サイズであ
る）の一辺の長さを有する層構造を形成すると有利であ
る。隣接する層構造４´、２４´の間の間隔はＦであ
る。その場合、ワード線ＷＬおよびビット線ＢＬの幅お
よび間隔もそれぞれＦである。この場合、１つのメモリ
セルは８Ｆ2 の占有面積を有する。１ＧＢｉｔ世代で予
定されているような０．１８μｍの構造サイズにおいて
ダイナミックメモリセル装置に対して必要な２５ｆＦの
最小キャパシタンスを達成するためには、１２のｐ+ ド
ープされたポリシリコン層４1 または241 が必要であ
る。その際に、ｐ+ ドープされたポリシリコン層４1 ま
たは241 およびｐ- ドープされたポリシリコン層４2 ま
たは242 の２０ｎｍの層厚では積層の高さは約０．４μ
ｍとなる。
め、正方形の横断面および３Ｆ（ここでＦはそのつど利
用される技術において最小に製造可能な構造サイズであ
る）の一辺の長さを有する層構造を形成すると有利であ
る。隣接する層構造４´、２４´の間の間隔はＦであ
る。その場合、ワード線ＷＬおよびビット線ＢＬの幅お
よび間隔もそれぞれＦである。この場合、１つのメモリ
セルは８Ｆ2 の占有面積を有する。１ＧＢｉｔ世代で予
定されているような０．１８μｍの構造サイズにおいて
ダイナミックメモリセル装置に対して必要な２５ｆＦの
最小キャパシタンスを達成するためには、１２のｐ+ ド
ープされたポリシリコン層４1 または241 が必要であ
る。その際に、ｐ+ ドープされたポリシリコン層４1 ま
たは241 およびｐ- ドープされたポリシリコン層４2 ま
たは242 の２０ｎｍの層厚では積層の高さは約０．４μ
ｍとなる。
【００３９】図１４には本発明による方法により製造さ
れたメモリコンデンサを有するダイナミックメモリセル
装置の別のレイアウトが示されている。ワード線ＷＬ、
ビット線ＢＬ、メモリコンデンサＳＰ、選択トランジス
タＡＴとならんで再び分離スリットＴが示されている。
このレイアウトは、分離によりメモリコンデンサＳＰに
対する部分範囲が形成される層構造４´、２４´が網目
状に配置されている点で、図１３に示されているレイア
ウトと相違している。その際に隣接するスリットは互い
にずらされずに配置されている。隣接する分離スリット
Ｔの間隔はこのレイアウトでは、図１３に示されている
レイアウトにくらべて２倍の大きさである。それに対し
て、図１３に示されているレイアウトは図１４に示され
ているレイアウトにくらべて、分解限界により緩和され
たリソグラフィが存在するという利点を有する。これは
分離マスク中の一層微細な構造により得られる。
れたメモリコンデンサを有するダイナミックメモリセル
装置の別のレイアウトが示されている。ワード線ＷＬ、
ビット線ＢＬ、メモリコンデンサＳＰ、選択トランジス
タＡＴとならんで再び分離スリットＴが示されている。
このレイアウトは、分離によりメモリコンデンサＳＰに
対する部分範囲が形成される層構造４´、２４´が網目
状に配置されている点で、図１３に示されているレイア
ウトと相違している。その際に隣接するスリットは互い
にずらされずに配置されている。隣接する分離スリット
Ｔの間隔はこのレイアウトでは、図１３に示されている
レイアウトにくらべて２倍の大きさである。それに対し
て、図１３に示されているレイアウトは図１４に示され
ているレイアウトにくらべて、分解限界により緩和され
たリソグラフィが存在するという利点を有する。これは
分離マスク中の一層微細な構造により得られる。
【００４０】好ましくは、分離マスク中の分離スリット
ＴはいわゆるＣＡＲＬレジストの使用のもとに形成され
る。このレジストでは、分離スリットＴがそのつど使用
される技術での最小に製造可能な構造サイズよりも小さ
い幅を有するように、化学的後処理により構造サイズの
幅が変更される。
ＴはいわゆるＣＡＲＬレジストの使用のもとに形成され
る。このレジストでは、分離スリットＴがそのつど使用
される技術での最小に製造可能な構造サイズよりも小さ
い幅を有するように、化学的後処理により構造サイズの
幅が変更される。
【図１】交互に第１の材料から成る層および第２の材料
から成る層を含んでいる層列を有する基板を示す図。
から成る層を含んでいる層列を有する基板を示す図。
【図２】層構造を有する基板を示す図。
【図３】層構造のエッジを覆う支持構造を形成した後の
基板を示す図。
基板を示す図。
【図４】層構造中に開口の形成し、また第２の材料から
成る層を選択的にエッチング除去した後の基板を示す
図。
成る層を選択的にエッチング除去した後の基板を示す
図。
【図５】コンデンサ誘電体および対向電極を形成した後
の基板を示す図。
の基板を示す図。
【図６】図５中の線ＶＩ‐ＶＩを通る基板の断面図。
【図７】交互に第１の材料から成る層および第２の材料
から成る層を含んでいる層列を有する基板を示す図。
から成る層を含んでいる層列を有する基板を示す図。
【図８】層列から成る層構造を形成した後の基板を示す
図。
図。
【図９】層構造を覆う層を析出した後の基板を示す図。
【図１０】支持構造を形成するため層を異方性にバック
エッチングした後の基板を示す図。
エッチングした後の基板を示す図。
【図１１】層構造中に開口を形成し、また第２の材料か
ら成る層を選択的にエッチング除去した後の基板を示す
図。
ら成る層を選択的にエッチング除去した後の基板を示す
図。
【図１２】コンデンサ誘電体および対向電極を形成した
後の基板を示す図。
後の基板を示す図。
【図１３】層構造がずらされて配置されているレイアウ
トを示す図。
トを示す図。
【図１４】層構造が網目状に配置されているレイアウト
を示す図。
を示す図。
１ 基板 ２ 絶縁層 ３ 接触孔 ４ 層列 ４´ 層構造 ４1 第１の材料から成る層 ４2 第２の材料から成る層 ５ 支持構造 ６ コンデンサ誘電体 ７ 対向電極 ８、９ ソース／ドレイン領域 １０ 接続領域 １１ ビット線接触部 １２ ビット線 １３ チャネル領域 １４ ワード線 ２１ 基板 ２２ 絶縁層 ２３ 接触孔 ２４ 層列 ２４´ 層構造 ２４1 第１の材料から成る層 ２４2 第２の材料から成る層 ２５ ドープされたポリシリコン層 ２５´ 支持構造 ２６ コンデンサ誘電体 ２７ 対向電極 ＡＴ 選択トランジスタ ＢＬ ビット線 ＳＰ メモリコンデンサ Ｔ 分離スリット ＷＬ ワード線
───────────────────────────────────────────────────── フロントページの続き (72)発明者 マルチン フラノシユ ドイツ連邦共和国 81739 ミユンヘン ヘルムート‐コイトナー‐シユトラーセ 27 (72)発明者 ヘルマン ウエント ドイツ連邦共和国 85630 グラスブルン アム ワイクセルガルテン 49
Claims (7)
- 【請求項１】 それぞれ交互に第１の材料から成る層
（４1 ）および第２の材料から成る層（４2 ）を含んで
いる層列（４）が作られ、その際に第１の材料は電気的
に伝導性であり、また第２の材料は第１の材料に対して
選択的にエッチング可能であり、 層列（４）が、エッジを有する少なくとも１つの層構造
（４´）が生ずるように構造化され、 少なくとも層構造（４´）のエッジを覆う導電性の材料
から成る支持構造（５）が形成され、 層構造中に少なくとも１つの開口が形成され、そのなか
で第１および第２の材料から成る層（４1 、４2 ）の表
面が露出しており、 第２の材料から成る層（４2 ）が第１の材料から成る層
（４1 ）および支持構造（５）に対して選択的に除去さ
れ、 第１の材料（４1 ）から成る層および支持構造（５）の
露出している表面にコンデンサ誘電体（６）が設けら
れ、 コンデンサ誘電体（６）の表面にゲート電極（７）が形
成されることを特徴とする半導体装置用コンデンサの製
造方法。 - 【請求項２】 第１の材料から成る層（４1 ）および支
持構造（５）が１０20ｃｍ-3よりも高いドーピング濃度
を有するｐ+ ドープされたシリコンから、また第２の材
料から成る層（４2 ）が１０19ｃｍ-3よりも低いドーピ
ング濃度を有するｐ- ドープされたシリコンから形成さ
れることを特徴とする請求項１記載の方法。 - 【請求項３】 第１の材料から成る層（４1 ）および第
２の材料から成る層（４2 ）がその場でドープされたポ
リシリコンの析出により形成され、支持構造（５）がド
ープされたシリコンからの選択的エピタキシーにより形
成されることを特徴とする請求項２記載の方法。 - 【請求項４】 選択的エピタキシーが７００°と７５０
°との間の温度範囲内でＳｉＣｌ2 Ｈ2 、ＨＣｌ、
Ｈ2 、Ｂ2 Ｈ6 の使用のもとに行われることを特徴とす
る請求項３記載の方法。 - 【請求項５】 第１の材料から成る層（２４1 ）および
第２の材料から成る層（２４2 ）がその場でドープされ
たポリシリコンの析出により形成され、支持構造（５）
がその場でのドープ析出およびドープされたポリシリコ
ン層（２５）の異方性のバックエッチングにより形成さ
れることを特徴とする請求項２記載の方法。 - 【請求項６】 層構造（４´）中に開口を形成する際に
支持構造（５）を有する層構造が間隙により間隔をおか
れている２つの部分範囲に分割されることを特徴とする
請求項１ないし５の１つに記載の方法。 - 【請求項７】 基板（１）が選択トランジスタ（Ａ
Ｔ）、ビット線（ＢＬ）、ワード線（ＷＬ）および絶縁
層（２）を有する半導体基板を含んでおり、その表面の
上に層列（４）が施されることを特徴とする請求項１な
いし６の１つに記載の方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE19546999A DE19546999C1 (de) | 1995-12-15 | 1995-12-15 | Verfahren zur Herstellung von Kondensatoren in einer Halbleiteranordnung |
| DE19546999.2 | 1995-12-15 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09199689A true JPH09199689A (ja) | 1997-07-31 |
| JP3681490B2 JP3681490B2 (ja) | 2005-08-10 |
Family
ID=7780301
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP34648796A Expired - Fee Related JP3681490B2 (ja) | 1995-12-15 | 1996-12-11 | 半導体装置用コンデンサの製造方法 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US5817553A (ja) |
| EP (1) | EP0779656A3 (ja) |
| JP (1) | JP3681490B2 (ja) |
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