JPH09199731A - 薄膜トランジスタ - Google Patents
薄膜トランジスタInfo
- Publication number
- JPH09199731A JPH09199731A JP32447196A JP32447196A JPH09199731A JP H09199731 A JPH09199731 A JP H09199731A JP 32447196 A JP32447196 A JP 32447196A JP 32447196 A JP32447196 A JP 32447196A JP H09199731 A JPH09199731 A JP H09199731A
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- JP
- Japan
- Prior art keywords
- electrode
- contact layer
- thin film
- film transistor
- insulating film
- Prior art date
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- Pending
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- Thin Film Transistor (AREA)
Abstract
(57)【要約】 （修正有）
【課題】 ゲート絶縁膜を充分な厚さとしてもオン電流
を確保でき、かつ、ファイン化への対応が容易な薄膜ト
ランジスタを提供する。 【解決手段】 ガラス等の基板１１上にα−Ｓｉからな
る半導体層１２が形成され、この上に、チャネル領域に
対応する部分で分離されたコンタクト層１３が形成され
ており、この上にソース電極１４およびドレイン電極１
５が形成され、更にこれらの上にはゲート絶縁膜１６と
ゲート電極１７が形成される。層１３は、ｎ型微結晶シ
リコンで形成されており、抵抗を低減するから、オン電
流の低下を防止でき、それでゲート絶縁膜は充分な厚さ
となる。又層１３の端部は電極１４及び１５の端部より
もゲート電極側に近付けて形成して、実質的なチャネル
長を短くする。このため、各電極間の短絡を防止し、フ
ァイン化への対応が大変容易になる。
を確保でき、かつ、ファイン化への対応が容易な薄膜ト
ランジスタを提供する。 【解決手段】 ガラス等の基板１１上にα−Ｓｉからな
る半導体層１２が形成され、この上に、チャネル領域に
対応する部分で分離されたコンタクト層１３が形成され
ており、この上にソース電極１４およびドレイン電極１
５が形成され、更にこれらの上にはゲート絶縁膜１６と
ゲート電極１７が形成される。層１３は、ｎ型微結晶シ
リコンで形成されており、抵抗を低減するから、オン電
流の低下を防止でき、それでゲート絶縁膜は充分な厚さ
となる。又層１３の端部は電極１４及び１５の端部より
もゲート電極側に近付けて形成して、実質的なチャネル
長を短くする。このため、各電極間の短絡を防止し、フ
ァイン化への対応が大変容易になる。
Description
【０００１】
【発明の属する技術分野】本発明は例えばアクティブマ
トリックス型液晶表示装置の画素電極選択用スイッチン
グ素子として用いられる薄膜トランジスタに関するもの
である。
トリックス型液晶表示装置の画素電極選択用スイッチン
グ素子として用いられる薄膜トランジスタに関するもの
である。
【０００２】
【従来の技術】従来、この種の薄膜トランジスタは図３
（ここではコプラナ型を示す）に示すような構造となっ
ており、ガラス等からなる基板１上にはアモルファスシ
リコン（ａ−Ｓｉ）からなる半導体層２が基板１を覆う
ように形成されている。この半導体層２の上にはｎ型シ
リコン（ｎ+ −Ｓｉ）からなるコンタクト層３がトラン
ジスタのチャンネル部を除く半導体層２の全面に形成さ
れており、このコンタクト層３の上にクロム（Ｃｒ）等
の金属からなるソース電極４およびドレイン電極５が形
成されている。そして、窒化シリコン（ＳｉＮ）等から
なるゲート絶縁膜６が上記ソース電極４およびドレイン
電極５と前記半導体層６のチャンネル部の上にこれらを
覆うように形成されており、このゲート絶縁膜６の上に
クロム（Ｃｒ）等の金属からなるゲート電極７が形成さ
れている。
（ここではコプラナ型を示す）に示すような構造となっ
ており、ガラス等からなる基板１上にはアモルファスシ
リコン（ａ−Ｓｉ）からなる半導体層２が基板１を覆う
ように形成されている。この半導体層２の上にはｎ型シ
リコン（ｎ+ −Ｓｉ）からなるコンタクト層３がトラン
ジスタのチャンネル部を除く半導体層２の全面に形成さ
れており、このコンタクト層３の上にクロム（Ｃｒ）等
の金属からなるソース電極４およびドレイン電極５が形
成されている。そして、窒化シリコン（ＳｉＮ）等から
なるゲート絶縁膜６が上記ソース電極４およびドレイン
電極５と前記半導体層６のチャンネル部の上にこれらを
覆うように形成されており、このゲート絶縁膜６の上に
クロム（Ｃｒ）等の金属からなるゲート電極７が形成さ
れている。
【０００３】
【発明が解決しようとする課題】ところで、このような
従来の薄膜トランジスタのスイッチング動作特性とゲー
ト電極７から半導体層２のチャンネル部への電界の強度
とを考慮すると、ゲート絶縁膜６の膜厚はできるだけ薄
いほうが良い。しかし、ゲート絶縁膜６の膜厚を薄くす
ると、コンタクト層３とソース電極４あるいはドレイン
電極５とを足し合わせた膜厚（約７ＯＯ〜１５ＯＯÅ）
の段差部にクラック等が発生する可能性があり、ゲート
電極７とソース電極４およびドレイン電極５とが短絡す
る虞が生じる。
従来の薄膜トランジスタのスイッチング動作特性とゲー
ト電極７から半導体層２のチャンネル部への電界の強度
とを考慮すると、ゲート絶縁膜６の膜厚はできるだけ薄
いほうが良い。しかし、ゲート絶縁膜６の膜厚を薄くす
ると、コンタクト層３とソース電極４あるいはドレイン
電極５とを足し合わせた膜厚（約７ＯＯ〜１５ＯＯÅ）
の段差部にクラック等が発生する可能性があり、ゲート
電極７とソース電極４およびドレイン電極５とが短絡す
る虞が生じる。
【０００４】また、薄膜トランジスタのファイン化に伴
いチャネル長を短小にすることが望まれるが上述のよう
にソース電極およびドレイン電極間を狭くするとゲート
電極との短絡が発生するため、ファイン化への対応も困
難となるものであった。
いチャネル長を短小にすることが望まれるが上述のよう
にソース電極およびドレイン電極間を狭くするとゲート
電極との短絡が発生するため、ファイン化への対応も困
難となるものであった。
【０００５】本発明は上記のような実情にかんがみてな
されたもので、その目的はゲート絶縁膜を充分な厚さと
してもオン電流を確保できる薄膜トランジスタを提供す
ることにある。また、本発明の他の目的は、ファイン化
への対応が容易な薄膜トランジスタを提供することにあ
る。
されたもので、その目的はゲート絶縁膜を充分な厚さと
してもオン電流を確保できる薄膜トランジスタを提供す
ることにある。また、本発明の他の目的は、ファイン化
への対応が容易な薄膜トランジスタを提供することにあ
る。
【０００６】
【課題を解決するための手段】請求項１に記載の発明
は、アモルファスシリコン上に、チャネル領域に対応す
る部分で分離されたコンタクト層を形成し、各コンタク
ト層上にソース電極およびドレイン電極を形成した薄膜
トランジスタにおいて、前記各コンタクト層をｎ型微結
晶シリコンで形成したものである。
は、アモルファスシリコン上に、チャネル領域に対応す
る部分で分離されたコンタクト層を形成し、各コンタク
ト層上にソース電極およびドレイン電極を形成した薄膜
トランジスタにおいて、前記各コンタクト層をｎ型微結
晶シリコンで形成したものである。
【０００７】このように、各コンタクト層をｎ型微結晶
シリコンで形成することによりコンタクト層の抵抗値が
低減し、オン電流の低下を防止できるのでゲート絶縁膜
を充分な厚さとすることができる。
シリコンで形成することによりコンタクト層の抵抗値が
低減し、オン電流の低下を防止できるのでゲート絶縁膜
を充分な厚さとすることができる。
【０００８】また、請求項２に記載の発明は、請求項１
記載の発明において、前記各コンタクト層の端部を前記
ソース電極およびドレイン電極の端部よりもゲート電極
側に近付けたものである。
記載の発明において、前記各コンタクト層の端部を前記
ソース電極およびドレイン電極の端部よりもゲート電極
側に近付けたものである。
【０００９】このような構造であれば、ソース電極およ
びドレイン電極間を近付けなくても実質的なチャネル長
を短くするから、ファイン化への対応が大変容易にな
る。
びドレイン電極間を近付けなくても実質的なチャネル長
を短くするから、ファイン化への対応が大変容易にな
る。
【００１０】
【発明の実施の形態】以下、図面を参照して本発明の一
実施形態を説明する。図１は本発明の一実施形態を示す
コプラナ型薄膜トランジスタの断面図であり、ガラス等
からなる基坂１１上にはアモルファスシリコン（ａ−Ｓ
ｉ）からなる半導体層１２が基板１１を覆うように形成
されている。この半導休層１２の上にはｎ型微結晶シリ
コン（ｎ+ −μｃ−Ｓｉ）からなるコンタクト層１３が
トランジスタのチャンネル部を除く半導体層２の全面に
形成されており、上記コンタクト層１３の上にはクロム
（Ｃｒ）等の金属からなるソース電極１４およびドレイ
ン電極１５が後述するゲート電極１７と重ならない位置
に形成されている。また、前記半導体層１２の上には窒
化シリコン（ＳｉＮ）等からなるゲート絶縁膜１６が上
記ソース電極１４およびドレイン電極１５と前記半導体
層１２のチャンネル部の上にこれらを覆うように形成さ
れており、このゲート絶縁膜１６の上にクロム（Ｃｒ）
等の金属からなるゲート電極１７が形成されている。
実施形態を説明する。図１は本発明の一実施形態を示す
コプラナ型薄膜トランジスタの断面図であり、ガラス等
からなる基坂１１上にはアモルファスシリコン（ａ−Ｓ
ｉ）からなる半導体層１２が基板１１を覆うように形成
されている。この半導休層１２の上にはｎ型微結晶シリ
コン（ｎ+ −μｃ−Ｓｉ）からなるコンタクト層１３が
トランジスタのチャンネル部を除く半導体層２の全面に
形成されており、上記コンタクト層１３の上にはクロム
（Ｃｒ）等の金属からなるソース電極１４およびドレイ
ン電極１５が後述するゲート電極１７と重ならない位置
に形成されている。また、前記半導体層１２の上には窒
化シリコン（ＳｉＮ）等からなるゲート絶縁膜１６が上
記ソース電極１４およびドレイン電極１５と前記半導体
層１２のチャンネル部の上にこれらを覆うように形成さ
れており、このゲート絶縁膜１６の上にクロム（Ｃｒ）
等の金属からなるゲート電極１７が形成されている。
【００１１】このように構成される薄膜トランジスタで
は、ソース電極１４およびドレイン電極１５がゲート電
極１７と重ならない位置に形成されているので、ゲート
絶縁膜１６を充分な厚さとして絶縁耐圧を確保すること
ができる。したがって、ゲート絶縁膜１６を必要以上に
厚くする必要がなく、ゲート絶縁膜１６の薄膜化を図る
ことができる。これによりゲート電極１７からチャンネ
ル部にかける電界を高くすることができ、薄膜トランジ
スタをスイッチング素子として使用した場合にスイッチ
ング動作が速くなる。また、ゲート電極１７とソース電
極１４およびドレイン電極１５とが重ならず、コンタク
ト層１３がソース電極１４およびドレイン電極１５より
もゲート電極１７に近付いて形成されている。これによ
り、ゲート電極１７とソース電極１４およびドレイン電
極１５との短絡を防止し、ファイン化への対応が容易と
なっている。
は、ソース電極１４およびドレイン電極１５がゲート電
極１７と重ならない位置に形成されているので、ゲート
絶縁膜１６を充分な厚さとして絶縁耐圧を確保すること
ができる。したがって、ゲート絶縁膜１６を必要以上に
厚くする必要がなく、ゲート絶縁膜１６の薄膜化を図る
ことができる。これによりゲート電極１７からチャンネ
ル部にかける電界を高くすることができ、薄膜トランジ
スタをスイッチング素子として使用した場合にスイッチ
ング動作が速くなる。また、ゲート電極１７とソース電
極１４およびドレイン電極１５とが重ならず、コンタク
ト層１３がソース電極１４およびドレイン電極１５より
もゲート電極１７に近付いて形成されている。これによ
り、ゲート電極１７とソース電極１４およびドレイン電
極１５との短絡を防止し、ファイン化への対応が容易と
なっている。
【００１２】また、上記実施例ではコンタクト層１３が
ｎ型シリコンに比べ導電率が３桁程度大きいｎ型微結晶
シリコンから形成されているので、ソース及びドレイン
間に流れる電流を増大させ、トランジスタ特性を向上さ
せることもできる。
ｎ型シリコンに比べ導電率が３桁程度大きいｎ型微結晶
シリコンから形成されているので、ソース及びドレイン
間に流れる電流を増大させ、トランジスタ特性を向上さ
せることもできる。
【００１３】また、図１に示したコプラナ型薄膜トラン
ジスタを製造する場合には、まず図２（ａ）に示すよう
に基坂１１上に半導体層１２、コンタクト層１３、ソー
ス及びドレイン電極用金属膜１８を基板１１の全面に順
次形成する。次に図２（ｂ）に示すようにソース及びド
レイン電極用金属膜１８をエッチングしてゲート電極１
７と重ならない位置にソース電極１４およびドレイン電
極１５を形成した後、図２（ｃ）に示すようにコンタク
ト層１３をエッチングしてトランジスタのチャンネル部
を形成する。その後、図２（ｄ）に示すように基板１１
上にゲート絶縁膜１６およびゲート電極用金属膜１９を
順次形成した後、図２（ｅ）に示すようにゲート電極用
金属膜１９をエッチングしてゲート電極１７を形成す
る。なお、ｎ型微結晶シリコンからなるコンタクト層１
３を形成する場合には、シラン対水素対ホスヒンの比を
例えば１：１００：１とし、放電パワーを高めてプラズ
マＣＶＤ法で成膜することによりｎ型微結晶シリコンか
らなるコンタクト層１３を得ることができる。
ジスタを製造する場合には、まず図２（ａ）に示すよう
に基坂１１上に半導体層１２、コンタクト層１３、ソー
ス及びドレイン電極用金属膜１８を基板１１の全面に順
次形成する。次に図２（ｂ）に示すようにソース及びド
レイン電極用金属膜１８をエッチングしてゲート電極１
７と重ならない位置にソース電極１４およびドレイン電
極１５を形成した後、図２（ｃ）に示すようにコンタク
ト層１３をエッチングしてトランジスタのチャンネル部
を形成する。その後、図２（ｄ）に示すように基板１１
上にゲート絶縁膜１６およびゲート電極用金属膜１９を
順次形成した後、図２（ｅ）に示すようにゲート電極用
金属膜１９をエッチングしてゲート電極１７を形成す
る。なお、ｎ型微結晶シリコンからなるコンタクト層１
３を形成する場合には、シラン対水素対ホスヒンの比を
例えば１：１００：１とし、放電パワーを高めてプラズ
マＣＶＤ法で成膜することによりｎ型微結晶シリコンか
らなるコンタクト層１３を得ることができる。
【００１４】なお、上記実施例ではコプラナ型薄膜トラ
ンジスタについて説明したが、本発明はこれに限定され
るものではなく、逆コプラナ、スタガー、逆スタガー構
造の薄膜トランジスタについても適用可能である。ま
た、本発明の薄膜トランジスタは液晶表示装置以外の用
途にも使用可能である。
ンジスタについて説明したが、本発明はこれに限定され
るものではなく、逆コプラナ、スタガー、逆スタガー構
造の薄膜トランジスタについても適用可能である。ま
た、本発明の薄膜トランジスタは液晶表示装置以外の用
途にも使用可能である。
【００１５】
【発明の効果】以上説明したように、この発明によれ
ば、アモルファスシリコン上に、チャネル領域に対応す
る部分で分離されたコンタクト層を形成し、各コンタク
ト層上にソース電極およびドレイン電極を形成した薄膜
トランジスタにおいて、前記各コンタクト層をｎ型微結
晶シリコンで形成したので、コンタクト層の抵抗値を低
減し、オン電流の低下を防止することができ、これによ
りゲート絶縁膜を充分な厚さとすることができる。ま
た、各コンタクト層の端部を前記ソース電極およびドレ
イン電極の端部よりもゲート電極側に近付けたので、ソ
ース電極およびドレイン電極間を近付けなくても実質的
なチャネル長を短くするから、各電極間の短絡を防止
し、ファイン化への対応が大変容易になるという効果を
奏する。
ば、アモルファスシリコン上に、チャネル領域に対応す
る部分で分離されたコンタクト層を形成し、各コンタク
ト層上にソース電極およびドレイン電極を形成した薄膜
トランジスタにおいて、前記各コンタクト層をｎ型微結
晶シリコンで形成したので、コンタクト層の抵抗値を低
減し、オン電流の低下を防止することができ、これによ
りゲート絶縁膜を充分な厚さとすることができる。ま
た、各コンタクト層の端部を前記ソース電極およびドレ
イン電極の端部よりもゲート電極側に近付けたので、ソ
ース電極およびドレイン電極間を近付けなくても実質的
なチャネル長を短くするから、各電極間の短絡を防止
し、ファイン化への対応が大変容易になるという効果を
奏する。
【図１】この発明の一実施形態を示すコプラナ型の薄膜
トランジスタの断面図。
トランジスタの断面図。
【図２】（ａ）は図１に示す薄膜トランジスタを形成す
るための最初の工程に係わる断面図。（ｂ）は（ａ）に
続く工程に係わる断面図。（ｃ）は（ｂ）に続く工程に
係わる断面図。（ｄ）は（ｃ）に続く工程に係わる断面
図。（ｅ）は（ｄ）に続く工程に係わる断面図。
るための最初の工程に係わる断面図。（ｂ）は（ａ）に
続く工程に係わる断面図。（ｃ）は（ｂ）に続く工程に
係わる断面図。（ｄ）は（ｃ）に続く工程に係わる断面
図。（ｅ）は（ｄ）に続く工程に係わる断面図。
【図３】従来のコプラナ型の薄膜トランジスタの断面
図。
図。
１１ 基板 １２ 半導体層 １３ コンタクト層（ｎ型微結晶シリコン） １４ ソース電極 １５ ドレイン電極 １６ ゲート絶縁膜 １７ ゲート電極
Claims (2)
- 【請求項１】 アモルファスシリコン上に、チャネル領
域に対応する部分で分離されたコンタクト層を形成し、
各コンタクト層上にソース電極およびドレイン電極を形
成した薄膜トランジスタにおいて、 前記各コンタクト層をｎ型微結晶シリコンで形成したこ
とを特徴とする薄膜トランジスタ。 - 【請求項２】 請求項１記載の発明において、前記各コ
ンタクト層の端部を前記ソース電極およびドレイン電極
の端部よりもゲート電極側に近付けたことを特徴とする
薄膜トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32447196A JPH09199731A (ja) | 1996-12-05 | 1996-12-05 | 薄膜トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32447196A JPH09199731A (ja) | 1996-12-05 | 1996-12-05 | 薄膜トランジスタ |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1323939A Division JPH03185840A (ja) | 1989-12-15 | 1989-12-15 | 薄膜トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09199731A true JPH09199731A (ja) | 1997-07-31 |
Family
ID=18166182
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32447196A Pending JPH09199731A (ja) | 1996-12-05 | 1996-12-05 | 薄膜トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09199731A (ja) |
-
1996
- 1996-12-05 JP JP32447196A patent/JPH09199731A/ja active Pending
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