JPH09200040A - 半導体集積回路 - Google Patents

Abstract

(57)【要約】 【課題】 素子数が少なく、かつ、駆動力が高く、高速
度で２入力以上の論理演算が可能な半導体集積回路を得
る。 【解決手段】 入力端子１ａ、１ｂ、論理信号を出力す
る出力端子２、入力端子１ａと出力端子２の間に接続さ
れるとともに、ゲートに入力端子１ａが接続されるＰチ
ャネルＭＯＳトランジスタ１１とゲートに入力端子１ｂ
が接続されるＮチャネルＭＯＳトランジスタ１２、入力
端子１ｂと出力端子２の間に接続されるとともに、ゲー
トに入力端子１ａが接続されるＮチャネルＭＯＳトラン
ジスタ１２とゲートに入力端子１ｂが接続されるＰチャ
ネルＭＯＳトランジスタ１４を有するＣＭＯＳ論理回路
１０、及び論理信号が入力される入力端子１６、出力端
子１７、ＮＰＮバイポーラトランジスタ２０、インバー
タ回路２１、ＮチャネルＭＯＳトランジスタ２５を有す
る高駆動力のＢｉＣＭＯＳドライバ１５を設ける。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明はＣＭＯＳ論理回路
及びＢｉＣＭＯＳ論理回路等の半導体集積回路に係わ
り、特に、素子数の少ないＡＮＤ回路及びＯＲ回路に関
するものである。

【０００２】

【従来の技術】従来、半導体集積回路に用いられるＣＭ
ＯＳ論理回路は、ＡＮＤ回路においては、ＮＡＮＤ回路
の出力を、インバータで反転することにより論理計算を
行っており、又、ＯＲ回路においては、同様にＮＯＲ回
路の出力を、インバータで反転することにより論理計算
を行っていた。しかしこのような回路では、上記のよう
に計算段階が２段階となり、信号伝達における遅延量が
増加するとともに、素子数も増加するという問題があっ
た。

【０００３】そこで、上記のような問題を解決するた
め、計算段階及び素子数を減少した半導体集積回路が提
案されている。このような回路につき、例えば特開昭６
２−１９４７３７号公報に示された２入力のＡＮＤ回路
及びＯＲ回路について図１５及び図１６を用いて説明す
る。

【０００４】まず、図１５に上記ＡＮＤ回路を示す。１
ａは第１の入力端子であり、Ａはこの第１の入力端子１
ａに入力される第１の入力信号、１ｂは第２の入力端子
であり、Ｂはこの第２の入力端子１ｂに入力される第２
の入力信号であり、１１はドレインが出力端子２に接続
され、ソースが第１の入力端子１ａに接続され、ゲート
に第１の入力信号Ａが入力される第１のＰチャネルＭＯ
Ｓトランジスタ、１２はドレインが出力端子２に接続さ
れ、ソースが第１の入力端子１ａに接続され、ゲートに
第２の入力信号Ｂが入力される第１のＮチャネルＭＯＳ
トランジスタ、１３はドレインが出力端子２に接続さ
れ、ソースが第２の入力端子１ｂに接続され、ゲートに
第１の入力信号Ａが入力される第２のＮチャネルＭＯＳ
トランジスタ、１４はドレインが出力端子２に接続さ
れ、ソースが第２の入力端子１ｂに接続され、ゲートに
第２の入力信号Ｂが入力される第２のＰチャネルＭＯＳ
トランジスタである。

【０００５】このように構成された回路の動作について
説明する。入力信号の高電位側を“Ｈ”、低電位側を
“Ｌ”とすると、Ａ＝“Ｌ”、Ｂ＝“Ｌ”の時、Ｐチャ
ネルＭＯＳトランジスタ１１はゲートに印加される電位
が“Ｌ”のためオンとなり、ＮチャネルＭＯＳトランジ
スタ１２はゲートに印加される電位が“Ｌ”のためオフ
となり、ＮチャネルＭＯＳトランジスタ１３はゲートに
印加される電位が“Ｌ”のためオフとなり、Ｐチャネル
ＭＯＳトランジスタ１４はゲートに印加される電位が
“Ｌ”のためオンとなる。したがって、出力端子２に
“Ｌ”が出力される。

【０００６】又、Ａ＝“Ｈ”、Ｂ＝“Ｌ”の時、Ｐチャ
ネルＭＯＳトランジスタ１１はゲートに印加される電位
が“Ｈ”のためオフとなり、ＮチャネルＭＯＳトランジ
スタ１２はゲートに印加される電位が“Ｌ”のためオフ
となり、ＮチャネルＭＯＳトランジスタ１３はゲートに
印加される電位が“Ｈ”のためオンとなり、Ｐチャネル
ＭＯＳトランジスタ１４はゲートに印加される電位が
“Ｌ”のためオンとなる。したがって、出力端子２に
“Ｌ”が出力される。

【０００７】又、Ａ＝“Ｌ”、Ｂ＝“Ｈ”の時、Ｐチャ
ネルＭＯＳトランジスタ１１はゲートに印加される電位
が“Ｌ”のためオンとなり、ＮチャネルＭＯＳトランジ
スタ１２はゲートに印加される電位が“Ｈ”のためオン
となり、ＮチャネルＭＯＳトランジスタ１３はゲートに
印加される電位が“Ｌ”のためオフとなり、Ｐチャネル
ＭＯＳトランジスタ１４はゲートに印加される電位が
“Ｈ”のためオフとなる。したがって、出力端子２に
“Ｌ”が出力される。

【０００８】又、Ａ＝“Ｈ”、Ｂ＝“Ｈ”の時、Ｐチャ
ネルＭＯＳトランジスタ１１はゲートに印加される電位
が“Ｈ”のためオフとなり、ＮチャネルＭＯＳトランジ
スタ１２はゲートに印加される電位が“Ｈ”のためオン
となり、ＮチャネルＭＯＳトランジスタ１３はゲートに
印加される電位が“Ｈ”のためオンとなり、Ｐチャネル
ＭＯＳトランジスタ１４はゲートに印加される電位が
“Ｈ”のためオフとなる。したがって、出力端子２に
“Ｈ”が出力される。

【０００９】したがって、入力信号Ａ，Ｂがともに
“Ｈ”の場合に限り出力端子２に“Ｈ”が出力され、他
の場合においては“Ｌ”が出力されるため、出力端子２
ではＡＮＤ信号出力が得られることとなる。

【００１０】図１６に上記ＯＲ回路を示す。２７はドレ
インが出力端子２に接続され、ソースが第１の入力端子
１ａに接続され、ゲートに第１の入力信号Ａが入力され
る第１のＮチャネルＭＯＳトランジスタ、２８はドレイ
ンが出力端子２に接続され、ソースが第１の入力端子１
ａに接続され、ゲートに第２の入力信号Ｂが入力される
第１のＰチャネルＭＯＳトランジスタ、２９はドレイン
が出力端子２に接続され、ソースが第２の入力端子１ｂ
が接続され、ゲートに第１の入力信号Ａが入力される第
２のＰチャネルＭＯＳトランジスタ、３０はドレインが
出力端子２に接続され、ソースが第２の入力端子１ｂに
接続され、ゲートに第２の入力信号Ｂが入力される第２
のＮチャネルＭＯＳトランジスタである。

【００１１】このように構成された回路の動作について
説明する。Ａ＝“Ｌ”、Ｂ＝“Ｌ”の時、ＮチャネルＭ
ＯＳトランジスタ２７はゲートに印加される電位が
“Ｌ”のためオフとなり、ＰチャネルＭＯＳトランジス
タ２８はゲートに印加される電位が“Ｌ”のためオンと
なり、ＰチャネルＭＯＳトランジスタ２９はゲートに印
加される電位が“Ｌ”のためオンとなり、ＮチャネルＭ
ＯＳトランジスタ３０はゲートに印加される電位が
“Ｌ”のためオフとなる。したがって、出力端子４に
“Ｌ”が出力される。

【００１２】又、Ａ＝“Ｈ”、Ｂ＝“Ｌ”の時、Ｎチャ
ネルＭＯＳトランジスタ２７はゲートに印加される電位
が“Ｈ”のためオンとなり、ＰチャネルＭＯＳトランジ
スタ２８はゲートに印加される電位が“Ｌ”のためオン
となり、ＰチャネルＭＯＳトランジスタ２９はゲートに
印加される電位が“Ｈ”のためオフとなり、Ｎチャネル
ＭＯＳトランジスタ３０はゲートに印加される電位が
“Ｌ”のためオフとなる。したがって、出力端子４に
“Ｈ”が出力される。

【００１３】又、Ａ＝“Ｌ”、Ｂ＝“Ｈ”の時、Ｎチャ
ネルＭＯＳトランジスタ２７はゲートに印加される電位
が“Ｌ”のためオフとなり、ＰチャネルＭＯＳトランジ
スタ２８はゲートに印加される電位が“Ｈ”のためオフ
となり、ＰチャネルＭＯＳトランジスタ２９はゲートに
印加される電位が“Ｌ”のためオンとなり、Ｎチャネル
ＭＯＳトランジスタ３０はゲートに印加される電位が
“Ｈ”のためオンとなる。したがって、出力端子４に
“Ｈ”が出力される。

【００１４】又、Ａ＝“Ｈ”、Ｂ＝“Ｈ”の時、Ｎチャ
ネルＭＯＳトランジスタ２７はゲートに印加される電位
が“Ｈ”のためオンとなり、ＰチャネルＭＯＳトランジ
スタ２８はゲートに印加される電位が“Ｈ”のためオフ
となり、ＰチャネルＭＯＳトランジスタ２９はゲートに
印加される電位が“Ｈ”のためオフとなり、Ｎチャネル
ＭＯＳトランジスタ３０はゲートに印加される電位が
“Ｈ”のためオンとなる。したがって、出力端子４に
“Ｈ”が出力される。

【００１５】したがって、入力信号Ａ，Ｂがともに
“Ｌ”の場合に限り出力端子４に“Ｌ”が出力され、他
の場合においては“Ｈ”が出力されるため、出力端子４
ではＯＲ信号出力が得られることとなる。

【００１６】

【発明が解決しようとする課題】しかるに、このように
構成された半導体集積回路においては、３入力以上の論
理演算を行うことができないという問題があった。又、
駆動手段を備えておらず、駆動能力が入力信号の駆動力
に依存しているため、大きな容量を駆動するような場合
においては、低速動作となるという問題もあった。

【００１７】この発明は上記した点に鑑みてなされたも
のであり、第１の目的は、素子数が少なく、３入力以上
の論理演算を行うことが可能な半導体集積回路を得るこ
とである。又、第２の目的は、素子数が少なく、駆動力
が高い、高速で２入力以上の論理演算ができる半導体集
積回路を得ることである。

【００１８】

【課題を解決するための手段】この発明に係る半導体集
積回路は、Ｎを３以上の整数として、Ｎ個の入力信号の
内の対応の入力信号がそれぞれ入力されるＮ個の入力端
子と、出力信号を出力する出力端子と、上記Ｎ個の入力
端子に格別に接続されるＮ個の入力ノード、上記出力端
子に接続される出力ノード、上記Ｎ個の入力ノードの内
の１の入力ノードと出力ノードの間に接続されるととも
に、ゲートに上記１の入力ノードが接続されるＰチャネ
ルＭＯＳトランジスタ、上記１の入力ノードと出力ノー
ドの間に直列に接続され、それぞれのゲートに上記Ｎ個
の入力ノードの内の残りの入力ノードが接続される、Ｎ
より１少ない個数のＮチャネルＭＯＳトランジスタを有
するＮ個のＣＭＯＳ回路とを設けたものであり、上記Ｎ
個のＣＭＯＳ回路のそれぞれが有するＰチャネルＭＯＳ
トランジスタのゲートに接続される上記１の入力ノード
は、それぞれ上記Ｎ個の入力端子の内の対応の入力端子
に接続されることを特徴とする。

【００１９】又、Ｎを３以上の整数として、Ｎ個の入力
信号の内の対応の入力信号がそれぞれ入力されるＮ個の
入力端子と、出力信号を出力する出力端子と、上記Ｎ個
の入力端子に格別に接続されるＮ個の入力ノード、上記
出力端子に接続される出力ノード、上記Ｎ個の入力ノー
ドの内の１の入力ノードと出力ノードの間に接続される
とともに、ゲートに上記１の入力ノードが接続されるＮ
チャネルＭＯＳトランジスタ、上記１の入力ノードと出
力ノードの間に直列に接続され、それぞれのゲートに上
記Ｎ個の入力ノードの内の残りの入力ノードが接続され
る、Ｎより１少ない個数のＰチャネルＭＯＳトランジス
タを有するＮ個のＣＭＯＳ回路とを設けたものであり、
上記Ｎ個のＣＭＯＳ回路のそれぞれが有するＮチャネル
ＭＯＳトランジスタのゲートに接続される上記１の入力
ノードは、それぞれ上記Ｎ個の入力端子の内の対応の入
力端子に接続されることを特徴とする。

【００２０】又、Ｎを２以上の整数として、Ｎ個の入力
信号の内の対応の入力信号がそれぞれ入力されるＮ個の
入力端子と、論理信号を出力する出力端子と、上記Ｎ個
の入力端子に格別に接続されるＮ個の入力ノード、上記
出力端子に接続される出力ノード、上記Ｎ個の入力ノー
ドの内の１の入力ノードと出力ノードの間に接続される
とともに、ゲートに上記１の入力ノードが接続されるＰ
チャネルＭＯＳトランジスタ、上記１の入力ノードと出
力ノードの間に直列に接続され、それぞれのゲートに上
記Ｎ個の入力ノードの内の残りの入力ノードが接続され
る、Ｎより１少ない個数のＮチャネルＭＯＳトランジス
タを有するＮ個のＣＭＯＳ回路とを有し、上記Ｎ個のＣ
ＭＯＳ回路のそれぞれが有するＰチャネルＭＯＳトラン
ジスタのゲートに接続される上記１の入力ノードが、そ
れぞれ上記Ｎ個の入力端子の内の対応の入力端子に接続
されるＣＭＯＳ論理回路、上記論理信号が入力される入
力端子と、出力信号を出力する出力端子と、電源電位ノ
ードと上記出力端子の間に接続され、ベースに上記論理
信号を受けるＮＰＮバイポーラトランジスタと、上記論
理信号を受け上記論理信号の反転信号を出力するインバ
ータ回路と、上記出力端子と接地電位ノードの間に接続
され、ゲートに上記論理信号の反転信号を受けるＮチャ
ネルＭＯＳトランジスタとを有するＢｉＣＭＯＳドライ
バを設けたものである。

【００２１】又、Ｎを２以上の整数として、Ｎ個の入力
信号の内の対応の入力信号がそれぞれ入力されるＮ個の
入力端子と、論理信号を出力する出力端子と、上記Ｎ個
の入力端子に格別に接続されるＮ個の入力ノード、上記
出力端子に接続される出力ノード、上記Ｎ個の入力ノー
ドの内の１の入力ノードと出力ノードの間に接続される
とともに、ゲートに上記１の入力ノードが接続されるＮ
チャネルＭＯＳトランジスタ、上記１の入力ノードと出
力ノードの間に直列に接続され、それぞれのゲートに上
記Ｎ個の入力ノードの内の残りの入力ノードが接続され
る、Ｎより１少ない個数のＰチャネルＭＯＳトランジス
タを有するＮ個のＣＭＯＳ回路とを有し、上記Ｎ個のＣ
ＭＯＳ回路のそれぞれが有するＮチャネルＭＯＳトラン
ジスタのゲートに接続される上記１の入力ノードが、そ
れぞれ上記Ｎ個の入力端子の内の対応の入力端子に接続
されるＣＭＯＳ論理回路、上記論理信号が入力される入
力端子と、出力信号を出力する出力端子と、電源電位ノ
ードと上記出力端子の間に接続され、ベースに上記論理
信号を受けるＮＰＮバイポーラトランジスタと、上記論
理信号を受け上記論理信号の反転信号を出力するインバ
ータ回路と、上記出力端子と接地電位ノードの間に接続
され、ゲートに上記論理信号の反転信号を受けるＮチャ
ネルＭＯＳトランジスタとを有するＢｉＣＭＯＳドライ
バを設けたものである。

【００２２】又、Ｎを２以上の整数として、Ｎ個の入力
信号の内の対応の入力信号がそれぞれ入力されるＮ個の
入力端子と、論理信号を出力する出力端子と、上記Ｎ個
の入力端子に格別に接続されるＮ個の入力ノード、上記
出力端子に接続される出力ノード、上記Ｎ個の入力ノー
ドの内の１の入力ノードと出力ノードの間に接続される
とともに、ゲートに上記１の入力ノードが接続されるＰ
チャネルＭＯＳトランジスタ、上記１の入力ノードと出
力ノードの間に直列に接続され、それぞれのゲートに上
記Ｎ個の入力ノードの内の残りの入力ノードが接続され
る、Ｎより１少ない個数のＮチャネルＭＯＳトランジス
タを有するＮ個のＣＭＯＳ回路とを有し、上記Ｎ個のＣ
ＭＯＳ回路のそれぞれが有するＰチャネルＭＯＳトラン
ジスタのゲートに接続される上記１の入力ノードが、そ
れぞれ上記Ｎ個の入力端子の内の対応の入力端子に接続
されるＣＭＯＳ論理回路、上記論理信号が入力される入
力端子と、出力信号を出力する出力端子と、電源電位ノ
ードと上記出力端子の間に接続され、ベースに上記論理
信号を受けるＮＰＮバイポーラトランジスタと、出力端
子と接地電位ノードの間に接続される一定電流発生回路
とを有するＢｉＣＭＯＳドライバを設けたものである。

【００２３】又、Ｎを２以上の整数として、Ｎ個の入力
信号の内の対応の入力信号がそれぞれ入力されるＮ個の
入力端子と、論理信号を出力する出力端子と、上記Ｎ個
の入力端子に格別に接続されるＮ個の入力ノード、上記
出力端子に接続される出力ノード、上記Ｎ個の入力ノー
ドの内の１の入力ノードと出力ノードの間に接続される
とともに、ゲートに上記１の入力ノードが接続されるＮ
チャネルＭＯＳトランジスタ、上記１の入力ノードと出
力ノードの間に直列に接続され、それぞれのゲートに上
記Ｎ個の入力ノードの内の残りの入力ノードが接続され
る、Ｎより１少ない個数のＰチャネルＭＯＳトランジス
タを有するＮ個のＣＭＯＳ回路とを有し、上記Ｎ個のＣ
ＭＯＳ回路のそれぞれが有するＮチャネルＭＯＳトラン
ジスタのゲートに接続される上記１の入力ノードが、そ
れぞれ上記Ｎ個の入力端子の内の対応の入力端子に接続
されるＣＭＯＳ論理回路、上記論理信号が入力される入
力端子と、出力信号を出力する出力端子と、電源電位ノ
ードと上記出力端子の間に接続され、ベースに上記論理
信号を受けるＮＰＮバイポーラトランジスタと、出力端
子と接地電位ノードの間に接続される一定電流発生回路
とを有するＢｉＣＭＯＳドライバを設けたものである。

【００２４】

【発明の実施の形態】

実施の形態１．以下に、この発明の実施の形態１につい
て図１ないし図４に基づいて説明する。図１はこの発明
の実施の形態１を示す３入力のＣＭＯＳのＡＮＤ回路の
要部回路図であり、図１において、１ａ、１ｂ、１ｃは
このＡＮＤ回路の入力端子であり、例えば、１ａには入
力信号Ａ、１ｂには入力信号Ｂ、１ｃには入力信号Ｃが
入力される。２はこのＣＭＯＳのＡＮＤ回路の出力端子
であり出力信号が出力される。

【００２５】３、４、５は入力端子１ａ、１ｂ、１ｃ及
び出力端子２にそれぞれ接続される３個のＣＭＯＳ回路
であり、３１、３２、３３はＣＭＯＳ回路３の入力ノー
ドであり、３１には入力端子１ａが、３２には入力端子
１ｂが、３３には入力端子１ｃがそれぞれ接続され、４
１、４２、４３はＣＭＯＳ回路４の入力ノードであり、
４１には入力端子１ｂが、４２には入力端子１ｃが、４
３には入力端子１ａがそれぞれ接続され、５１、５２、
５３はＣＭＯＳ回路５の入力ノードであり、５１には入
力端子１ｃが、５２には入力端子１ａが、５３には入力
端子１ｂがそれぞれ接続される。又、３４、４４、５４
はそれぞれＣＭＯＳ回路３、４、５の出力ノードであ
る。

【００２６】図２はＣＭＯＳ回路３を示す要部回路図で
ある。３１ないし３４についてはそれぞれ図１に示した
ものと同様であり、３５は入力ノード３１と出力ノード
３４の間に接続されるとともに、ゲートに入力ノード３
１が接続されるＰチャネルＭＯＳトランジスタであり、
３６、３７は入力ノード３１と出力ノード３４の間に接
続され、３６のゲートには入力ノード３２が、３７のゲ
ートには入力ノード３３が接続される２個のＮチャネル
ＭＯＳトランジスタである。

【００２７】図３はＣＭＯＳ回路４を示す要部回路図で
ある。４１ないし４４についてはそれぞれ図１に示した
ものと同様であり、４５は入力ノード４１と出力ノード
４４の間に接続されるとともに、ゲートに入力ノード４
１が接続されるＰチャネルＭＯＳトランジスタであり、
４６、４７は入力ノード４１と出力ノード４４の間に接
続され、４６のゲートには入力ノード４２が、４７のゲ
ートには入力ノード４３が接続される２個のＮチャネル
ＭＯＳトランジスタである。

【００２８】図４はＣＭＯＳ回路５を示す要部回路図で
ある。５１ないし５４についてはそれぞれ図１に示した
ものと同様であり、５５は入力ノード５１と出力ノード
５４の間に接続されるとともに、ゲートに入力ノード５
１が接続されるＰチャネルＭＯＳトランジスタであり、
５６、５７は入力ノード５１と出力ノード５４の間に接
続され、５６のゲートには入力ノード５２が、５７のゲ
ートには入力ノード５３が接続される２個のＮチャネル
ＭＯＳトランジスタである。

【００２９】つぎに、上記図１ないし図４に示す、３入
力のＣＭＯＳのＡＮＤ回路の動作について説明する。こ
こで、入力信号の高電位側を“Ｈ”、低電位側を“Ｌ”
とする。

【００３０】まず、入力端子１ａに入力される入力信号
Ａ＝“Ｈ”、入力端子１ｂに入力される入力信号Ｂ＝
“Ｈ”、入力端子１ｃに入力される入力信号Ｃ＝“Ｈ”
の場合、ＮチャネルＭＯＳトランジスタ３６、３７、４
６、４７、５６、５７のそれぞれのゲートに印加される
電位が“Ｈ”のため、これら全てがオンとなり、したが
って、出力端子２に“Ｈ”が出力される。

【００３１】一方、入力信号の少なくとも１つが“Ｌ”
の場合、例えば、入力端子１ａに入力される入力信号Ａ
＝“Ｌ”、入力端子１ｂに入力される入力信号Ｂ＝
“Ｈ”、入力端子１ｃに入力される入力信号Ｃ＝“Ｈ”
の時、ＰチャネルＭＯＳトランジスタ３５はゲートに印
加される電位が“Ｌ”のためオンとなり、出力ノード３
４に“Ｌ”が出力される。一方、ＰチャネルＭＯＳトラ
ンジスタ４５、５５はゲートに印加される電位が“Ｈ”
のためオフとなり、ＮチャネルＭＯＳトランジスタ４
６、５７はゲートに印加される電位が“Ｌ”のためオフ
となり、出力ノード４４、５４には“Ｈ”が出力されな
い。したがって、出力端子２に“Ｌ”が出力される。
又、同様に、入力信号の少なくとも１つが“Ｌ”の場合
には、出力端子２に“Ｌ”が出力される。

【００３２】したがって、このように構成された３入力
のＣＭＯＳのＡＮＤ回路においては、素子数が少ないに
もかかわらず、入力信号Ａ，Ｂ、Ｃがともに“Ｈ”の場
合に限り出力端子２に“Ｈ”が出力され、他の場合にお
いては“Ｌ”が出力されるため、出力端子２にはＡＮＤ
信号出力が得られることとなる。

【００３３】又、上記に示した３入力の場合と同様にし
て、構成要素であるＣＭＯＳ回路の数と、その中に含ま
れ、入力ノードと出力ノードとの間に直列に接続される
複数のＮチャネルＭＯＳトランジスタの数とを、一致さ
せた状態で増すことにより、４入力以上のＣＭＯＳのＡ
ＮＤ回路を構成しても良く、この場合においても、上記
３入力の場合と同様、素子数の少ない、４入力以上のＣ
ＭＯＳのＡＮＤ回路を得ることができる。更に、このＣ
ＭＯＳのＡＮＤ回路の次段に、小振幅を利用した駆動手
段、例えばＢｉＣＭＯＳドライバを用いることにより、
駆動力を増し、動作を高速とすることができる。

【００３４】実施の形態２．以下に、この発明の実施の
形態２について図５ないし図８に基づいて説明する。図
５はこの発明の実施の形態２を示す３入力のＣＭＯＳの
ＯＲ回路の要部回路図であり、図５において、１ａ、１
ｂ、１ｃはこのＯＲ回路の入力端子であり、例えば、１
ａには入力信号Ａ、１ｂには入力信号Ｂ、１ｃには入力
信号Ｃが入力される。２はこのＣＭＯＳのＯＲ回路の出
力端子であり出力信号が出力される。

【００３５】７、８、９はＣＭＯＳ回路であり、７１、
７２、７３はＣＭＯＳ回路７の入力ノードであり、７１
には入力端子１ａが、７２には入力端子１ｂが、７３に
は入力端子１ｃがそれぞれ接続され、８１、８２、８３
はＣＭＯＳ回路８の入力ノードであり、８１には入力端
子１ｂが、８２には入力端子１ｃが、８３には入力端子
１ａがそれぞれ接続され、９１、９２、９３はＣＭＯＳ
回路９の入力ノードであり、９１には入力端子１ｃが、
９２には入力端子１ａが、９３には入力端子１ｂがそれ
ぞれ接続される。又、７４、８４、９４はそれぞれＣＭ
ＯＳ回路７、８、９の出力ノードである。

【００３６】図６はＣＭＯＳ回路７を示す要部回路図で
ある。７１ないし７４についてはそれぞれ図５に示した
ものと同様であり、７５は入力ノード７１と出力ノード
７４の間に接続されるとともに、ゲートに入力ノード７
１が接続されるＮチャネルＭＯＳトランジスタであり、
７６、７７は入力ノード７１と出力ノード７４の間に接
続され、７６のゲートには入力ノード７２が、７７のゲ
ートには入力ノード７３が接続される２個のＰチャネル
ＭＯＳトランジスタである。

【００３７】図７はＣＭＯＳ回路８を示す要部回路図で
ある。８１ないし８４についてはそれぞれ図５に示した
ものと同様であり、８５は入力ノード８１と出力ノード
８４の間に接続されるとともに、ゲートに入力ノード８
１が接続されるＮチャネルＭＯＳトランジスタであり、
８６、８７は入力ノード８１と出力ノード８４の間に接
続され、８６のゲートには入力ノード８２が、８７のゲ
ートには入力ノード８３が接続される２個のＰチャネル
ＭＯＳトランジスタである。

【００３８】図８はＣＭＯＳ回路９を示す要部回路図で
ある。９１ないし９４についてはそれぞれ図５に示した
ものと同様であり、９５は入力ノード９１と出力ノード
９４の間に接続されるとともに、ゲートに入力ノード９
１が接続されるＮチャネルＭＯＳトランジスタであり、
９６、９７は入力ノード９１と出力ノード９４の間に接
続され、９６のゲートには入力ノード９２が、９７のゲ
ートには入力ノード９３が接続される２個のＰチャネル
ＭＯＳトランジスタである。

【００３９】つぎに、上記図５ないし図８に示す３入力
のＣＭＯＳのＯＲ回路の動作について説明する。ここ
で、入力信号の高電位側を“Ｈ”、低電位側を“Ｌ”と
する。

【００４０】まず、入力端子１ａに入力される入力信号
Ａ＝“Ｌ”、入力端子１ｂに入力される入力信号Ｂ＝
“Ｌ”、入力端子１ｃに入力される入力信号Ｃ＝“Ｌ”
の時、ＰチャネルＭＯＳトランジスタ７６、７７、８
６、８７、９６、９７のそれぞれのゲートに印加される
電位が“Ｌ”のため、これら全てがオンとなり、したが
って、出力端子２に“Ｌ”が出力される。

【００４１】一方、入力信号の少なくとも１つが“Ｈ”
の場合、例えば、入力端子１ａに入力される入力信号Ａ
＝“Ｈ”、入力端子１ｂに入力される入力信号Ｂ＝
“Ｌ”、入力端子１ｃに入力される入力信号Ｃ＝“Ｌ”
の時、ＮチャネルＭＯＳトランジスタ７５はゲートに印
加される電位が“Ｈ”のためオンとなり、出力ノード７
４に“Ｈ”が出力される。一方、ＮチャネルＭＯＳトラ
ンジスタ８５、９５はゲートに印加される電位が“Ｌ”
のためオフとなり、ＰチャネルＭＯＳトランジスタ８
６、９７はゲートに印加される電位が“Ｈ”のためオフ
となり、出力ノード８４、９４には“Ｌ”が出力されな
い。したがって、出力端子２に“Ｈ”が出力される。
又、同様に、入力信号の少なくとも１つが“Ｈ”の場合
には、出力端子２に“Ｈ”が出力される。

【００４２】したがって、このように構成された３入力
のＣＭＯＳのＯＲ回路においては、素子数が少ないにも
かかわらず、入力信号Ａ，Ｂ、Ｃがともに“Ｌ”の場合
に限り出力端子２に“Ｌ”が出力され、他の場合におい
ては“Ｈ”が出力されるため、出力端子２にはＯＲ信号
出力が得られることとなる。

【００４３】又、上記に示した３入力の場合と同様にし
て、構成要素であるＣＭＯＳ回路の数と、その中に含ま
れ、入力ノードと出力ノードとの間に直列に接続される
複数のＰチャネルＭＯＳトランジスタの数とを、一致さ
せた状態で増すことにより、４入力以上のＣＭＯＳのＯ
Ｒ回路を構成しても良く、この場合においても、上記３
入力の場合と同様、素子数の少ない、４入力以上のＣＭ
ＯＳのＯＲ回路を得ることができる。更に、このＣＭＯ
ＳのＯＲ回路の次段に、小振幅を利用した駆動手段、例
えばＢｉＣＭＯＳドライバを用いることにより、駆動力
を増し、動作を高速とすることができる。

【００４４】実施の形態３．以下に、この発明の実施の
形態３について図９に基づいて説明する。図９はこの発
明の実施の形態３を示す２入力のＢｉＣＭＯＳのＡＮＤ
回路の要部回路図であり、図９において、１０は２入力
のＣＭＯＳのＡＮＤ回路であり、１ａ、１ｂはこのＣＭ
ＯＳのＡＮＤ回路の入力端子であり、例えば、１ａには
入力信号Ａ、１ｂには入力信号Ｂが入力される。２はこ
のＣＭＯＳのＡＮＤ回路の出力端子であり論理信号を出
力する。

【００４５】１１はドレインが出力端子２に接続され、
ソースが入力端子１ａに接続され、ゲートに入力信号Ａ
が入力されるＰチャネルＭＯＳトランジスタ、１２はド
レインが出力端子２に接続され、ソースが入力端子１ａ
に接続され、ゲートに入力信号Ｂが入力されるＮチャネ
ルＭＯＳトランジスタ、１３はドレインが出力端子２に
接続され、ソースが入力端子１ｂに接続され、ゲートに
入力信号Ａが入力されるＮチャネルＭＯＳトランジス
タ、１４はドレインが出力端子２に接続され、ソースが
入力端子１ｂに接続され、ゲートに入力信号Ｂが入力さ
れるＰチャネルＭＯＳトランジスタである。

【００４６】又、１５はＢｉＣＭＯＳドライバであり、
１６はこのドライバの入力端子であり上記論理信号が入
力され、１７はこのドライバの出力端子であり出力信号
を出力し、１８及び１９はこのドライバに接続される電
源電位ノード及び接地電位ノードである。

【００４７】２０は電源電位ノード１８と出力端子１７
の間に接続され、ベースに上記論理信号を受けるＮＰＮ
バイポーラトランジスタ、２１は上記論理信号を受けそ
の反転信号を出力するインバータ回路であり、例えば、
電源電位ノード１８とこのインバータ回路２１の出力ノ
ード２４の間に接続され、ゲートに上記論理信号を受け
るＰチャネルＭＯＳトランジスタ２２と、接地電位ノー
ド１９と上記出力ノード２４の間に接続され、ゲートに
上記論理信号を受けるＮチャネルＭＯＳトランジスタ２
３からなり、出力ノード２４に上記論理信号の反転信号
を出力し、２５はこの反転信号をゲートに受け、出力端
子１７と接地電位ノード１９の間に接続されるＮチャネ
ルＭＯＳトランジスタである。

【００４８】つぎに、図９にて示したように構成された
２入力のＢｉＣＭＯＳのＡＮＤ回路の動作について説明
する。ここで、入力信号の高電位側を“Ｈ”、低電位側
を“Ｌ”とする。

【００４９】まず、入力端子１ａに入力される入力信号
Ａ＝“Ｈ”、入力端子１ｂに入力される入力信号Ｂ＝
“Ｈ”の時、ＮチャネルＭＯＳトランジスタ１２及び１
３のそれぞれのゲートに印加される電位が“Ｈ”のた
め、これらがオンとなり、したがって、出力端子２に論
理信号“Ｈ”が出力される。ここで、この論理信号
“Ｈ”はＮチャネルＭＯＳトランジスタ１２、１３のし
きい値電圧の大きさ分だけ入力信号Ａ，Ｂの“Ｈ”より
も低下している。

【００５０】次に、上記論理信号がＢｉＣＭＯＳドライ
バ１５の入力端子１６に入力される。この時ＮＰＮバイ
ポーラトランジスタ２０のベースに印加される電位が
“Ｈ”であり、インバータ回路２１から出力されてＮチ
ャネルＭＯＳトランジスタ２５のゲートに印加される論
理信号の反転信号は“Ｌ”であるため、ＮチャネルＭＯ
Ｓトランジスタ２５はオフとなり、出力端子１７には出
力信号“Ｈ”が出力される。ここで出力信号“Ｈ”は論
理信号の“Ｈ”に比べ、このＢｉＣＭＯＳドライバによ
り増幅され、より入力信号Ａ、Ｂの“Ｈ”に近づく。

【００５１】一方、入力信号の少なくとも１つが“Ｌ”
の場合、例えば、入力端子１ａに入力される入力信号Ａ
＝“Ｌ”、入力端子１ｂに入力される入力信号Ｂ＝
“Ｈ”、の時、ＰチャネルＭＯＳトランジスタ１１はゲ
ートに印加される電位が“Ｌ”のためオンとなり、一
方、ＰチャネルＭＯＳトランジスタ１４はゲートに印加
される電位が“Ｈ”のためオフとなり、同様に、Ｎチャ
ネルＭＯＳトランジスタ１３はゲートに印加される電位
が“Ｌ”のためオフとなり、出力端子２に“Ｌ”が出力
される。ここで、この論理信号“Ｌ”はＰチャネルＭＯ
Ｓトランジスタ１１のしきい値電圧の大きさ分だけ入力
信号Ａの“Ｌ”よりも上昇している。

【００５２】次に、上記論理信号がＢｉＣＭＯＳドライ
バ１５の入力端子１６に入力される。この時ＮＰＮバイ
ポーラトランジスタ２０のベースに印加される電位が
“Ｌ”であり、インバータ回路２１から出力されてＮチ
ャネルＭＯＳトランジスタ２５のゲートに印加される論
理信号の反転信号は“Ｈ”であるため、ＮチャネルＭＯ
Ｓトランジスタ２５はオンであり、出力端子１７には出
力信号“Ｌ”が出力される。ここで出力信号“Ｌ”は論
理信号の“Ｌ”に比べ、このＢｉＣＭＯＳドライバによ
り増幅され、より入力信号Ａの“Ｌ”に近づく。

【００５３】したがって、このように構成された２入力
のＢｉＣＭＯＳのＡＮＤ回路においては、素子数が少な
いにもかかわらず、入力信号Ａ，Ｂがともに“Ｈ”の場
合に限り出力端子１７に“Ｈ”が出力され、他の場合に
おいては“Ｌ”が出力されるため、出力端子１７にはＡ
ＮＤ信号出力が得られることとなる。又、ＢｉＣＭＯＳ
ドライバを駆動手段として用いているので、駆動力が大
きく、高速動作が可能となる。

【００５４】又、２入力のＣＭＯＳのＡＮＤ回路１０の
代わりに、上記実施の形態１にて示した３入力以上のＣ
ＭＯＳのＡＮＤ回路を用いても良く、この場合において
も、上記２入力の場合と同様、素子数の少ない、３入力
以上のＢｉＣＭＯＳのＡＮＤ回路を得ることができる。

【００５５】実施の形態４．以下に、この発明の実施の
形態４について図１０に基づいて説明する。図１０はこ
の発明の実施の形態４を示す２入力のＢｉＣＭＯＳのＯ
Ｒ回路の要部回路図であり、図１０において、２６は２
入力のＣＭＯＳのＯＲ回路であり、１ａ、１ｂはこのＣ
ＭＯＳのＯＲ回路の入力端子であり、例えば、１ａには
入力信号Ａ、１ｂには入力信号Ｂが入力される。２はこ
のＣＭＯＳのＯＲ回路の出力端子であり論理信号を出力
する。

【００５６】２７はドレインが出力端子２に接続され、
ソースが入力端子１ａに接続され、ゲートに入力信号Ａ
が入力されるＮチャネルＭＯＳトランジスタ、２８はド
レインが出力端子２に接続され、ソースが入力端子１ａ
に接続され、ゲートに入力信号Ｂが入力されるＰチャネ
ルＭＯＳトランジスタ、２９はドレインが出力端子２に
接続され、ソースが入力端子１ｂに接続され、ゲートに
入力信号Ａが入力されるＰチャネルＭＯＳトランジス
タ、３０はドレインが出力端子２に接続され、ソースが
入力端子１ｂに接続され、ゲートに入力信号Ｂが入力さ
れるＮチャネルＭＯＳトランジスタである。

【００５７】又、１５はＢｉＣＭＯＳドライバであり、
１６はこのドライバの入力端子であり上記論理信号が入
力され、１７はこのドライバの出力端子であり出力信号
を出力し、１８及び１９はこのドライバに接続される電
源電位ノード及び接地電位ノードである。

【００５８】２０は電源電位ノード１８と出力端子１７
の間に接続され、ベースに上記論理信号を受けるＮＰＮ
バイポーラトランジスタ、２１は上記論理信号を受けそ
の反転信号を出力するインバータ回路であり、例えば、
電源電位ノード１８とこのインバータ回路２１の出力ノ
ード２４の間に接続され、ゲートに上記論理信号を受け
るＰチャネルＭＯＳトランジスタ２２と、接地電位ノー
ド１９と出力ノード２４の間に接続され、ゲートに上記
論理信号を受けるＮチャネルＭＯＳトランジスタ２３か
らなり、出力ノード２４に上記論理信号の反転信号を出
力し、２５はこの反転信号をゲートに受け、出力端子１
７と接地電位ノード１９の間に接続されるＮチャネルＭ
ＯＳトランジスタである。

【００５９】つぎに、図１０にて示したように構成され
た２入力のＢｉＣＭＯＳのＯＲ回路の動作について説明
する。ここで、入力信号の高電位側を“Ｈ”、低電位側
を“Ｌ”とする。

【００６０】まず、入力端子１ａに入力される入力信号
Ａ＝“Ｌ”、入力端子１ｂに入力される入力信号Ｂ＝
“Ｌ”の時、ＰチャネルＭＯＳトランジスタ２８及び２
９のそれぞれのゲートに印加される電位が“Ｌ”のた
め、これらがオンとなり、したがって、出力端子２に論
理信号“Ｌ”が出力される。ここで、この論理信号
“Ｌ”はＰチャネルＭＯＳトランジスタ２８、２９のし
きい値電圧の大きさ分だけ入力信号Ａ，Ｂの“Ｌ”より
も上昇している。

【００６１】次に、上記論理信号がＢｉＣＭＯＳドライ
バ１５の入力端子１６に入力される。この時ＮＰＮバイ
ポーラトランジスタ２０のベースに印加される電位が
“Ｌ”であり、インバータ回路２１をから出力されてＮ
チャネルＭＯＳトランジスタ２５のゲートに印加される
論理信号の反転信号は“Ｈ”であるため、ＮチャネルＭ
ＯＳトランジスタ２５はオンとなり、出力端子１７には
出力信号“Ｌ”が出力される。ここで出力信号“Ｌ”は
論理信号の“Ｌ”に比べ、このＢｉＣＭＯＳドライバに
より増幅され、より入力信号Ａ、Ｂの“Ｌ”に近づく。

【００６２】一方、入力信号の少なくとも１つが“Ｈ”
の場合、例えば、入力端子１ａに入力される入力信号Ａ
＝“Ｈ”、入力端子１ｂに入力される入力信号Ｂ＝
“Ｌ”、の時、ＮチャネルＭＯＳトランジスタ２７はゲ
ートに印加される電位が“Ｈ”のためオンとなり、一
方、ＰチャネルＭＯＳトランジスタ２９はゲートに印加
される電位が“Ｈ”のためオフとなり、同様に、Ｎチャ
ネルＭＯＳトランジスタ３０はゲートに印加される電位
が“Ｌ”のためオフとなり、出力端子２に“Ｈ”が出力
される。ここで、この論理信号“Ｈ”はＮチャネルＭＯ
Ｓトランジスタ２７のしきい値電圧の大きさ分だけ入力
信号Ａの“Ｈ”よりも低下している。

【００６３】次に、上記論理信号がＢｉＣＭＯＳドライ
バ１５の入力端子１６に入力される。この時ＮＰＮバイ
ポーラトランジスタ２０のベースに印加される電位が
“Ｈ”であり、インバータ回路２１をから出力されてＮ
チャネルＭＯＳトランジスタ２５のゲートに印加される
論理信号の反転信号は“Ｌ”であるため、ＮチャネルＭ
ＯＳトランジスタ２５はオフとなり、出力端子１７には
出力信号“Ｈ”が出力される。ここで出力信号“Ｈ”は
論理信号の“Ｈ”に比べ、このＢｉＣＭＯＳドライバに
より増幅され、より入力信号Ａの“Ｈ”に近づく。

【００６４】したがって、このように構成された２入力
のＢｉＣＭＯＳのＯＲ回路においては、素子数が少ない
にもかかわらず、入力信号Ａ，Ｂがともに“Ｌ”の場合
に限り出力端子１７に“Ｌ”が出力され、他の場合にお
いては“Ｈ”が出力されるため、出力端子１７にはＯＲ
信号出力が得られることとなる。又、ＢｉＣＭＯＳドラ
イバを駆動手段として用いているので、駆動力が大き
く、高速動作が可能となる。

【００６５】又、２入力のＣＭＯＳのＯＲ回路２６の代
わりに、上記実施の形態２にて示した３入力以上のＣＭ
ＯＳのＯＲ回路を用いても良く、この場合においても、
上記２入力の場合と同様、素子数の少ない、３入力以上
のＢｉＣＭＯＳのＯＲ回路を得ることができる。

【００６６】実施の形態５．以下に、この発明の実施の
形態５について図１１に基づいて説明する。図１１はこ
の発明の実施の形態５を示す２入力のＢｉＣＭＯＳのＡ
ＮＤ回路を示すものである。本実施の形態５において
は、ＢｉＣＭＯＳドライバ１５ついて実施の形態３と相
違するだけであり、その他の点については上記した実施
の形態３と同様である。

【００６７】実施の形態３では、ＢｉＣＭＯＳドライバ
１５はＮＰＮバイポーラトランジスタ２０、インバータ
回路２１及びＮチャネルＭＯＳトランジスタ２５を備え
た構造としているが、本実施の形態５においては、Ｂｉ
ＣＭＯＳドライバ１５は、図１１に示すように、電源電
位ノード１８と出力端子１７の間に接続され、ベースに
ＣＭＯＳのＡＮＤ回路１０から出力される論理信号を受
けるＮＰＮバイポーラトランジスタ２０、及び、接地電
位ノード１９と出力端子１７の間に接続され、一定電流
を発生する一定電流発生回路３１を備えた構造とする。

【００６８】このような２入力のＢＩＣＭＯＳのＡＮＤ
回路においては、上記のような構造を備えているため、
実施の形態３と同様の効果を有するとともに、更に素子
数が少ないという効果を有する。

【００６９】又、上記一定電流発生回路３１として、具
体的には、例えば、図１２に示すように、ゲートに一定
電圧Ｖが印加されるＮチャネルＭＯＳトランジスタ３２
を用いても良く、この場合においても上記のような効果
を有する。この時、上記一定電圧Ｖは電源電圧でも良
く、又、チップセレクト信号でも良い。

【００７０】更に、２入力のＣＭＯＳのＡＮＤ回路１０
の代わりに、上記実施の形態１にて示した３入力以上の
ＣＭＯＳのＡＮＤ回路を用いても良く、この場合におい
ても上記のような効果を有する

【００７１】実施の形態６．以下に、この発明の実施の
形態６について図１３に基づいて説明する。図１３はこ
の発明の実施の形態６を示す２入力のＢｉＣＭＯＳのＯ
Ｒ回路を示すものである。本実施の形態６においては、
ＢｉＣＭＯＳドライバ１５ついて実施の形態４と相違す
るだけであり、その他の点については上記した実施の形
態４と同様である。

【００７２】実施の形態４では、ＢｉＣＭＯＳドライバ
１５はＮＰＮバイポーラトランジスタ２０、インバータ
回路２１及びＮチャネルＭＯＳトランジスタ２５を備え
た構造としているが、本実施の形態５においては、Ｂｉ
ＣＭＯＳドライバ１５は、図１１に示すように、電源電
位ノード１８と出力端子１７の間に接続され、ベースに
ＣＭＯＳのＯＲ回路２６から出力される論理信号を受け
るＮＰＮバイポーラトランジスタ２０、及び、接地電位
ノード１９と出力端子１７の間に接続され、一定電流を
発生する一定電流発生回路３１を備えた構造とする。

【００７３】このような２入力のＢＩＣＭＯＳのＯＲ回
路においては、上記のような構造を備えているため、実
施の形態４と同様の効果を有するとともに、更に素子数
が少ないという効果を有する。

【００７４】又、上記一定電流発生回路３１として、具
体的には、例えば、図１４に示すように、ゲートに一定
電圧Ｖが印加されるＮチャネルＭＯＳトランジスタ３２
を用いても良く、この場合においても上記のような効果
を有する。この時、上記一定電圧Ｖは電源電圧でも良
く、又、チップセレクト信号でも良い。

【００７５】更に、２入力のＣＭＯＳのＯＲ回路２６の
代わりに、上記実施の形態２にて示した３入力以上のＣ
ＭＯＳのＯＲ回路を用いても良く、この場合においても
上記のような効果を有する

【００７６】

【発明の効果】この発明に係る半導体集積回路は、素子
数が少なく、３入力以上の論理演算を行うとができると
いう効果を有する。又、素子数が少なく、かつ、駆動力
が高く、高速度で２入力以上の論理演算ができるという
効果を有する。

【図面の簡単な説明】

【図１】 この発明の実施の形態１を示す３入力のＣＭ
ＯＳのＡＮＤ回路の等価回路図。

【図２】 この発明の実施の形態１のＣＭＯＳ回路３を
示す要部回路図。

【図３】 この発明の実施の形態１のＣＭＯＳ回路４を
示す要部回路図。

【図４】 この発明の実施の形態１のＣＭＯＳ回路５を
示す要部回路図。

【図５】 この発明の実施の形態２を示す３入力のＣＭ
ＯＳのＯＲ回路の等価回路図。

【図６】 この発明の実施の形態２のＣＭＯＳ回路７を
示す要部回路図。

【図７】 この発明の実施の形態２のＣＭＯＳ回路８を
示す要部回路図。

【図８】 この発明の実施の形態２のＣＭＯＳ回路９を
示す要部回路図。

【図９】 この発明の実施の形態３を示す２入力のＢｉ
ＣＭＯＳのＡＮＤ回路の等価回路図。

【図１０】 この発明の実施の形態４を示す２入力のＢ
ｉＣＭＯＳのＯＲ回路の等価回路図。

【図１１】 この発明の実施の形態５を示す２入力のＢ
ｉＣＭＯＳのＡＮＤ回路の等価回路図。

【図１２】 この発明の実施の形態５を示す２入力のＢ
ｉＣＭＯＳのＡＮＤ回路の等価回路図。

【図１３】 この発明の実施の形態６を示す２入力のＢ
ｉＣＭＯＳのＯＲ回路の等価回路図。

【図１４】 この発明の実施の形態６を示す２入力のＢ
ｉＣＭＯＳのＯＲ回路の等価回路図。

【図１５】 従来の２入力のＣＭＯＳのＡＮＤ回路の等
価回路図。

【図１６】 従来の２入力のＣＭＯＳのＯＲ回路の等価
回路図。

【符号の説明】

１ａ、１ｂ、１ｃ 入力端子、 ２ 出力端子、３、
４、５、７、８、９ ＣＭＯＳ回路、 １０ ＣＭＯＳ
のＡＮＤ回路 １１、１４ ＰチャネルＭＯＳトランジスタ、１２、１
３ ＮチャネルＭＯＳトランジスタ、１５ ＢｉＣＭＯ
Ｓドライバ、 １６ ＢｉＣＭＯＳドライバの入力端
子、１７ ＢｉＣＭＯＳドライバの出力端子、 １８
電源電位ノード、１９ 接地電位ノード、 ２０ ＮＰ
Ｎバイポーラトランジスタ、２１ インバータ回路、
２２ ＰチャネルＭＯＳトランジスタ、２３、２５ Ｎ
チャネルＭＯＳトランジスタ、２４ インバータ回路の
出力ノード、 ２６ ＣＭＯＳのＯＲ回路、２７、３０
ＮチャネルＭＯＳトランジスタ、２８、２９ Ｐチャ
ネルＭＯＳトランジスタ、３１ 一定電流発生回路、
３２ ＮチャネルＭＯＳトランジスタ。

Claims (7)

【特許請求の範囲】
1. 【請求項１】 Ｎ（Ｎは３以上の整数）個の入力信号の
   内の対応の入力信号がそれぞれ入力されるＮ個の入力端
   子と、 出力信号を出力する出力端子と、 上記Ｎ個の入力端子に格別に接続されるＮ個の入力ノー
   ド、上記出力端子に接続される出力ノード、上記Ｎ個の
   入力ノードの内の１の入力ノードと出力ノードの間に接
   続されるとともに、ゲートに上記１の入力ノードが接続
   されるＰチャネルＭＯＳトランジスタ、上記１の入力ノ
   ードと出力ノードの間に直列に接続され、それぞれのゲ
   ートに上記Ｎ個の入力ノードの内の残りの入力ノードが
   接続される、Ｎより１少ない個数のＮチャネルＭＯＳト
   ランジスタを有するＮ個のＣＭＯＳ回路とを備え、 上記Ｎ個のＣＭＯＳ回路のそれぞれが有するＰチャネル
   ＭＯＳトランジスタのゲートに接続される上記１の入力
   ノードは、それぞれ上記Ｎ個の入力端子の内の対応の入
   力端子に接続されることを特徴とする半導体集積回路。
2. 【請求項２】 Ｎ（Ｎは３以上の整数）個の入力信号の
   内の対応の入力信号がそれぞれ入力されるＮ個の入力端
   子と、 出力信号を出力する出力端子と、 上記Ｎ個の入力端子に格別に接続されるＮ個の入力ノー
   ド、上記出力端子に接続される出力ノード、上記Ｎ個の
   入力ノードの内の１の入力ノードと出力ノードの間に接
   続されるとともに、ゲートに上記１の入力ノードが接続
   されるＮチャネルＭＯＳトランジスタ、上記１の入力ノ
   ードと出力ノードの間に直列に接続され、それぞれのゲ
   ートに上記Ｎ個の入力ノードの内の残りの入力ノードが
   接続される、Ｎより１少ない個数のＰチャネルＭＯＳト
   ランジスタを有するＮ個のＣＭＯＳ回路とを備え、 上記Ｎ個のＣＭＯＳ回路のそれぞれが有するＮチャネル
   ＭＯＳトランジスタのゲートに接続される上記１の入力
   ノードは、それぞれ上記Ｎ個の入力端子の内の対応の入
   力端子に接続されることを特徴とする半導体集積回路。
3. 【請求項３】 Ｎ（Ｎは２以上の整数）個の入力信号の
   内の対応の入力信号がそれぞれ入力されるＮ個の入力端
   子と、 論理信号を出力する出力端子と、 上記Ｎ個の入力端子に格別に接続されるＮ個の入力ノー
   ド、上記出力端子に接続される出力ノード、上記Ｎ個の
   入力ノードの内の１の入力ノードと出力ノードの間に接
   続されるとともに、ゲートに上記１の入力ノードが接続
   されるＰチャネルＭＯＳトランジスタ、上記１の入力ノ
   ードと出力ノードの間に直列に接続され、それぞれのゲ
   ートに上記Ｎ個の入力ノードの内の残りの入力ノードが
   接続される、Ｎより１少ない個数のＮチャネルＭＯＳト
   ランジスタを有するＮ個のＣＭＯＳ回路とを有し、 上記Ｎ個のＣＭＯＳ回路のそれぞれが有するＰチャネル
   ＭＯＳトランジスタのゲートに接続される上記１の入力
   ノードが、それぞれ上記Ｎ個の入力端子の内の対応の入
   力端子に接続されるＣＭＯＳ論理回路、 上記論理信号が入力される入力端子と、 出力信号を出力する出力端子と、 電源電位ノードと上記出力端子の間に接続され、ベース
   に上記論理信号を受けるＮＰＮバイポーラトランジスタ
   と、 上記論理信号を受け上記論理信号の反転信号を出力する
   インバータ回路と、 上記出力端子と接地電位ノードの間に接続され、ゲート
   に上記論理信号の反転信号を受けるＮチャネルＭＯＳト
   ランジスタとを有するＢｉＣＭＯＳドライバを備えた半
   導体集積回路。
4. 【請求項４】 Ｎ（Ｎは２以上の整数）個の入力信号の
   内の対応の入力信号がそれぞれ入力されるＮ個の入力端
   子と、 論理信号を出力する出力端子と、 上記Ｎ個の入力端子に格別に接続されるＮ個の入力ノー
   ド、上記出力端子に接続される出力ノード、上記Ｎ個の
   入力ノードの内の１の入力ノードと出力ノードの間に接
   続されるとともに、ゲートに上記１の入力ノードが接続
   されるＮチャネルＭＯＳトランジスタ、上記１の入力ノ
   ードと出力ノードの間に直列に接続され、それぞれのゲ
   ートに上記Ｎ個の入力ノードの内の残りの入力ノードが
   接続される、Ｎより１少ない個数のＰチャネルＭＯＳト
   ランジスタを有するＮ個のＣＭＯＳ回路とを有し、 上記Ｎ個のＣＭＯＳ回路のそれぞれが有するＮチャネル
   ＭＯＳトランジスタのゲートに接続される上記１の入力
   ノードが、それぞれ上記Ｎ個の入力端子の内の対応の入
   力端子に接続されるＣＭＯＳ論理回路、 上記論理信号が入力される入力端子と、 出力信号を出力する出力端子と、 電源電位ノードと上記出力端子の間に接続され、ベース
   に上記論理信号を受けるＮＰＮバイポーラトランジスタ
   と、 上記論理信号を受け上記論理信号の反転信号を出力する
   インバータ回路と、 上記出力端子と接地電位ノードの間に接続され、ゲート
   に上記論理信号の反転信号を受けるＮチャネルＭＯＳト
   ランジスタとを有するＢｉＣＭＯＳドライバを備えた半
   導体集積回路。
5. 【請求項５】 Ｎ（Ｎは２以上の整数）個の入力信号の
   内の対応の入力信号がそれぞれ入力されるＮ個の入力端
   子と、 論理信号を出力する出力端子と、 上記Ｎ個の入力端子に格別に接続されるＮ個の入力ノー
   ド、上記出力端子に接続される出力ノード、上記Ｎ個の
   入力ノードの内の１の入力ノードと出力ノードの間に接
   続されるとともに、ゲートに上記１の入力ノードが接続
   されるＰチャネルＭＯＳトランジスタ、上記１の入力ノ
   ードと出力ノードの間に直列に接続され、それぞれのゲ
   ートに上記Ｎ個の入力ノードの内の残りの入力ノードが
   接続される、Ｎより１少ない個数のＮチャネルＭＯＳト
   ランジスタを有するＮ個のＣＭＯＳ回路とを有し、 上記Ｎ個のＣＭＯＳ回路のそれぞれが有するＰチャネル
   ＭＯＳトランジスタのゲートに接続される上記１の入力
   ノードが、それぞれ上記Ｎ個の入力端子の内の対応の入
   力端子に接続されるＣＭＯＳ論理回路、 上記論理信号が入力される入力端子と、 出力信号を出力する出力端子と、 電源電位ノードと上記出力端子の間に接続され、ベース
   に上記論理信号を受けるＮＰＮバイポーラトランジスタ
   と、 出力端子と接地電位ノードの間に接続される一定電流発
   生回路とを有するＢｉＣＭＯＳドライバを備えた半導体
   集積回路。
6. 【請求項６】 Ｎ（Ｎは２以上の整数）個の入力信号の
   内の対応の入力信号がそれぞれ入力されるＮ個の入力端
   子と、 論理信号を出力する出力端子と、 上記Ｎ個の入力端子に格別に接続されるＮ個の入力ノー
   ド、上記出力端子に接続される出力ノード、上記Ｎ個の
   入力ノードの内の１の入力ノードと出力ノードの間に接
   続されるとともに、ゲートに上記１の入力ノードが接続
   されるＮチャネルＭＯＳトランジスタ、上記１の入力ノ
   ードと出力ノードの間に直列に接続され、それぞれのゲ
   ートに上記Ｎ個の入力ノードの内の残りの入力ノードが
   接続される、Ｎより１少ない個数のＰチャネルＭＯＳト
   ランジスタを有するＮ個のＣＭＯＳ回路とを有し、 上記Ｎ個のＣＭＯＳ回路のそれぞれが有するＮチャネル
   ＭＯＳトランジスタのゲートに接続される上記１の入力
   ノードが、それぞれ上記Ｎ個の入力端子の内の対応の入
   力端子に接続されるＣＭＯＳ論理回路、 上記論理信号が入力される入力端子と、 出力信号を出力する出力端子と、 電源電位ノードと上記出力端子の間に接続され、ベース
   に上記論理信号を受けるＮＰＮバイポーラトランジスタ
   と、 出力端子と接地電位ノードの間に接続される一定電流発
   生回路とを有するＢｉＣＭＯＳドライバを備えた半導体
   集積回路。
7. 【請求項７】 一定電流発生回路はゲートに一定電圧が
   印加されるＮチャネルＭＯＳトランジスタを備えること
   を特徴とする請求項５又は請求項６記載の半導体集積回
   路。