JPH09200044A - 定常位相誤差低減方式 - Google Patents

Abstract

(57)【要約】 【課題】ＶＣＯ特性に依存せず定常位相誤差の振動現象
を生じさせずに定常位相誤差を低減し、過渡応答特性及
び定常特性がともに良好なＰＬＬ回路の提供。 【解決手段】入力された信号と分周信号との位相比較を
行う位相比較器２と、位相比較器の出力信号にフィルタ
リングするフィルタ６と、フィルタにフィルタ係数を設
定する係数設定器11と、フィルタの出力からＰＬＬ動作
が引き込み過程状態と定常状態のいずれであるかを判定
する定常判定器15と、フィルタの出力とオフセット値の
加算を行う加算器10と、加算器の出力からオフセット値
を算出するオフセット算出器17と、加算器の出力をディ
ジタル／アナログ変換するＤ／Ａ変換器24と、Ｄ／Ａ変
換器の出力を制御信号とする電圧制御発振器（ＶＣＯ）
27と、ＶＣＯの出力信号を分周して出力する分周器21
と、を備える。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はＰＬＬ回路に関し、
特にＰＬＬ回路の定常位相誤差の低減方式に関する。

【０００２】

【従来の技術】入力信号に同期したクロック信号を生成
する場合、通常、位相同期ループ（Phase Locked Loo
p；「ＰＬＬ」という）回路が用いられる。このＰＬＬ
回路においては、電圧制御発振器（Voltage Controlled
Oscillator；「ＶＣＯ」という）の制御電圧を、入力
信号とＶＣＯ出力信号との位相誤差から生成するため
に、定常位相誤差が生じる。

【０００３】この定常位相誤差を低減するためにはルー
プゲインを大きくすれば良いが、この場合、定常時の安
定性が悪くなるという問題がある。

【０００４】図５は、従来用いられている定常位相誤差
の低減方式を説明するためのブロック図である。この従
来の方式は、位相比較器41、フィルタ43、ＶＣＯ46、及
び分周器44がフィードバックループを構成すると共に、
位相誤差信号の積分を行う積分回路42を位相比較器41と
フィルタ43の出力端の間に付設し、位相誤差分の積分を
行う第２のフィードバック信号をフィルタ43の出力に加
え、定常位相誤差の低減を図るものである。

【０００５】定常時においては、ＶＣＯ46の入力信号
（ｘ）は定常状態に落ち付き定数となる。この信号
（ｘ）は、積分回路42の出力信号（ｖ）と、位相比較器
41の出力である位相誤差信号（ｕ）をフィルタ43で処理
した出力信号（ｗ）と、の和（加算器45の出力）で与え
られるため、定常位相誤差は、信号（ｖ）で与えられる
大きさだけ低減される。

【０００６】しかし、この方式では、積分回路42の時定
数が小さいと、位相誤差信号（ｕ）が低減されて信号
（ｗ）が小さい状態がある時間継続すると、積分回路42
の出力信号（ｖ）も小さくなり、その結果、信号（ｗ）
が大となる必要が生じ、これは位相誤差信号（ｕ）の増
大によって実現される。また、位相誤差信号（ｕ）が増
大した状態がある期間継続すると、積分回路42の出力信
号（ｖ）も大きくなり、位相誤差信号（ｕ）は徐々に減
少する。

【０００７】以上の状態が常に繰り返され、結果として
定常位相誤差の振動が発生する。そして、この振動を抑
えるために積分回路の時定数を大きくすると、引き込み
過程の動作が遅くなり、応答特性の劣るＰＬＬ回路とな
ってしまう。

【０００８】図６は、定常位相誤差を無くすると共に不
連続信号入力に対して応答特性を改善したＰＬＬ回路と
して、特開昭６０−１８２８２０号公報に提案された、
定常位相誤差を低減する方式の構成を示すブロック図で
ある。

【０００９】入力信号（α）と、基準となる水晶発振器
49の出力信号（β）との周波数比較器50による比較信号
（ε）に基づきＲＯＭ（読み出し専用メモリ）52から信
号（ζ）に変換し、ディジタル・アナログ変換器（「Ｄ
／Ａ変換器」という）53でアナログ信号（θ）を生成し
て定常位相誤差を減少している。

【００１０】ＲＯＭ52の最適化を図るためには、水晶発
振器49とＶＣＯ57の個々の特性からテーブルを作成する
必要がある。

【００１１】

【発明が解決しようとする課題】上記したように、図５
に示した従来の方式においては、積分回路の時定数によ
り、定常位相誤差に振動現象が現れたり、あるいは引き
込み応答特性が遅いという問題点を有している。

【００１２】また、図６に示した方式は、特性の最適化
を図るためには、水晶発振器とＶＣＯの個々の特性から
ＲＯＭデータを作成する必要がある。

【００１３】従って、本発明は、上記事情に鑑みて為さ
れたものであって、その目的は、ＶＣＯの特性に依存せ
ず、かつ定常位相誤差の振動現象を生じさせずに、定常
位相誤差を低減し、且つ過渡応答特性、及び定常特性が
ともに良好なＰＬＬ回路を提供することにある。

【００１４】

【課題を解決するための手段】前記目的を達成するため
に、本発明は、定常位相誤差を低減する方式として、入
力された信号と分周信号との位相比較を行う位相比較器
と、前記位相比較器の出力信号にフィルタリング処理を
施すフィルタと、前記フィルタにフィルタ係数を設定す
る係数設定器と、前記フィルタの出力信号からＰＬＬ動
作が引き込み過程状態と定常状態のいずれであるかを判
定する定常判定器と、前記フィルタの出力信号とオフセ
ット値との加算を行う加算器と、前記加算器の出力信号
からオフセット値を算出するオフセット算出器と、前記
加算器の出力信号をディジタル／アナログ変換するＤ／
Ａ変換器と、前記Ｄ／Ａ変換器の出力信号を制御信号と
して動作する電圧制御発振器（ＶＣＯ）と、前記ＶＣＯ
の出力信号を分周して分周信号を生成する分周器と、を
備えたＰＬＬ回路を提供する。

【００１５】本発明によれば、ＶＣＯに入力する信号の
オフセット値を算出した後にＶＣＯの制御信号に加算す
ることにより、定常位相誤差の低減を図るものである。
更に、位相誤差信号のフィルタリング処理を行うフィル
タ係数を引き込み状態と定常状態とで切り替えることに
より、過渡応答特性並びに定常特性の改善を図るように
したものである。

【００１６】

【発明の実施の形態】本発明の実施の形態について図面
を参照して以下に説明する。図１は、本発明の一実施形
態の構成を示すブロック図である。

【００１７】図１を参照して、入力端子１より入力され
た入力信号（ａ）は位相比較器２の一の入力端３へ入力
される。また、分周器21の出力端22より出力される分周
信号（ｃ）は位相比較器２の他の入力端４へ入力され
る。位相比較器２は、入力信号（ａ）と分周信号（ｃ）
との位相比較を行い出力端５から位相誤差信号（ｂ）を
フィルタ６の入力端７に供給する。

【００１８】フィルタ６は、フィルタ係数を入力するた
めの端子である入力端８からロードされたフィルタ係数
（ｅ）に従い位相誤差信号（ｂ）にフィルタリング処理
を施し、出力端９からフィルタ出力信号（ｄ）を加算器
10及び定常判定器14の入力端15に供給する。

【００１９】加算器10は、フィルタ出力信号（ｄ）とオ
フセット値（ｈ）との加算演算を行い、加算結果である
ディジタル制御信号（ｇ）をディジタル・アナログ変換
器（「Ｄ／Ａ変換器」という）24の入力端25、及びオフ
セット算出器17の入力端19へ供給する。

【００２０】Ｄ／Ａ変換器24は、ディジタル制御信号
（ｇ）のＤ／Ａ変換を行い、出力端26からアナログ制御
信号（ｉ）をＶＣＯ27の入力端28へ供給する。

【００２１】ＶＣＯ27は、アナログ制御信号（ｉ）に応
じた周波数で発振を行い、出力端29からクロック信号
（ｊ）を出力端子30、及び分周器21の入力端23へ供給す
る。

【００２２】分周器21は、クロック信号（ｊ）の分周を
行い、出力端22から分周信号（ｃ）を位相比較器２の入
力端４へ供給する。

【００２３】係数設定器11は、入力端13より入力される
定常判定信号（ｆ）に基づきフィルタ係数（ｅ）の選択
を行い出力端12からフィルタ６の入力端８へ供給する。

【００２４】定常判定器14は、入力端15から入力される
フィルタ出力信号（ｄ）からＰＬＬ動作が引き込み過程
の状態にあるか、定常状態にあるかの判定を行い、定常
判定信号（ｆ）を係数設定器11の入力端13、及びオフセ
ット算出器17の入力端子20に供給する。

【００２５】オフセット算出器17は、入力された定常判
定信号（ｆ）に基づき、定常状態に落ち着いたら、ディ
ジタル制御信号（ｇ）のオフセット値を算出し、オフセ
ット値（ｈ）を加算器10に供給する。

【００２６】図２は、オフセット算出器17の構成の一例
を示すブロック図である。図２を参照して、入力端19よ
り入力されたディジタル制御信号（ｇ）を加算器59、及
び遅延器31-1へ供給する。

【００２７】遅延器31-1は、ディジタル制御信号（ｇ）
の遅延処理を行い遅延信号（ｇ１）を加算器59、及び次
段の遅延器31-2へ供給する。これをＮ段繰り返し、遅延
器31-Nは遅延信号（ｇＮ）を加算器59に供給する。

【００２８】加算器59は、入力されたＮ＋１個の信号、
すなわち、ディジタル制御信号（ｇ）、遅延信号（ｇ
１）、遅延信号（ｇ２）、…、遅延信号（ｇＮ）を加算
して加算信号（ｋ）を除算器32に供給する。

【００２９】除算器32は、加算信号（ｋ）を、Ｎ＋１で
除算し、平均値（ｌ）をセレクタ33へ供給する。セレク
タ33は、入力端20より入力される定常判定信号（ｆ）を
選択制御信号として、定常状態の時は平均値（ｌ）を選
択し、引き込み過程状態の時には、信号（ｍ）の値
“０”を選択して出力信号（ｈ）を出力端18へ出力す
る。

【００３０】図３は、定常判定器14の構成の一例を示す
ブロック図である。図３を参照して、入力端子15から入
力されるフィルタ出力信号（ｄ）は減算器35、及び遅延
器34へ供給される。遅延器34は、フィルタ出力信号
（ｄ）の遅延処理を行い遅延信号（ｍ）を減算器35へ供
給する。

【００３１】減算器35は、フィルタ出力信号（ｄ）と遅
延信号（ｍ）とで値の大きい方から小さい方を減算し、
減算信号（ｏ）を比較器36へ供給する。

【００３２】比較器36は、減算信号（ｏ）と、“Ｔｈ”
で示される予め設定されたしきい値（ｐ）との比較を行
い、減算信号（ｏ）がしきい値（ｐ）以上の時は引き込
み過程状態とし、小さい時には定常状態とする、定常判
定信号（ｆ）を出力端16に出力する。

【００３３】図４は、係数設定器11の構成の一例を示す
ブロック図である。図４を参照して、入力端13から入力
される定常判定信号（ｆ）を選択制御信号としてセレク
タ39において、引き込み過程状態の時には、引き込み過
程状態用の係数をＲＯＭ37から読み出し、定常状態の時
には、定常状態用の係数をＲＯＭ38から読み出してフィ
ルタ係数（ｅ）を出力端12に供給する。

【００３４】

【発明の効果】以上説明したように、本発明によれば、
ＶＣＯに与える制御信号からオフセット値を算出するこ
とにより、定常位相誤差信号の振動現象を起こさず、か
つＶＣＯの特性に依存しない、汎用性に優れた方式に
て、定常位相誤差信号を低減することが可能となる。さ
らに、本発明によれば、ＰＬＬの定常状態と引き込み過
程状態とでフィルタ係数を切り替えることにより、過渡
応答特性、定常特性の良好なＰＬＬ回路を実現すること
が可能となる。

【図面の簡単な説明】

【図１】本発明の一実施形態の構成を示すブロック図で
ある。

【図２】本発明の一実施形態におけるオフセット算出器
の構成例を示すブロック図である。

【図３】本発明の一実施形態における定常判定器の構成
例を示すブロック図である。

【図４】本発明の一実施形態におけるオフセット算出器
の構成例を示すブロック図である。

【図５】定常位相誤差を低減する従来のＰＬＬ回路の構
成を示す図である。

【図６】応答特性の改善を図る従来のＰＬＬ回路の構成
を示す図である。

【符号の説明】

１、３、４、７、８、13、15、19、20、23、25、28 入
力端子 ５、９、12、16、18、22、26、29、30 出力端子 ２ 位相比較器 ６ フィルタ 10、59 加算器 11 係数設定器 14 定常判定器 17 オフセット算出器 21 分周器 24 Ｄ／Ａ変換器 27 ＶＣＯ 31-1、31-2〜31-N 遅延器 32 除算器 33 セレクタ 34 遅延器 35 減算器 36 比較器 37、38 ＲＯＭ 39 セレクタ

Claims (7)

【特許請求の範囲】
1. 【請求項１】入力された信号と分周信号との位相比較を
   行う位相比較器と、 前記位相比較器の出力信号にフィルタリング処理を施す
   フィルタと、 前記フィルタにフィルタ係数を設定する係数設定器と、 前記フィルタの出力信号からＰＬＬ動作が引き込み過程
   状態と定常状態のいずれであるかを判定する定常判定器
   と、 前記フィルタの出力信号とオフセット値との加算を行う
   加算器と、 前記加算器の出力信号からオフセット値を算出するオフ
   セット算出器と、 前記加算器の出力信号をディジタル／アナログ変換する
   Ｄ／Ａ変換器と、 前記Ｄ／Ａ変換器の出力信号を制御信号として動作する
   電圧制御発振器（「ＶＣＯ」という）と、 前記ＶＣＯの出力信号を分周して分周信号を生成する分
   周器と、 を備え、定常位相誤差を低減することを特徴とするＰＬ
   Ｌ回路。
2. 【請求項２】前記オフセット算出器が、前記定常判定器
   から出力される定常判定信号に基づき、定常状態と判定
   された際にオフセット値を出力し、このオフセット値を
   前記加算器に供給することを特徴とする請求項１記載の
   ＰＬＬ回路。
3. 【請求項３】前記係数設定器が、前記定常判定器から出
   力される定常判定信号に基づき、引き込み過程状態と定
   常状態に応じてそれぞれ所定のフィルタ係数を前記フィ
   ルタに設定することを特徴とする請求項１記載のＰＬＬ
   回路。
4. 【請求項４】前記オフセット算出器が、定常状態時に、
   前記加算器の出力信号からなる所定数の時系列信号を平
   均化処理しオフセット値として出力することを特徴とす
   る請求項１記載のＰＬＬ回路。
5. 【請求項５】前記定常判定器が、前記フィルタの出力信
   号と、前記フィルタの出力信号の遅延信号との差分を所
   定のしきい値と比較して、引き込み過程／定常状態を判
   定することを特徴とする請求項１記載のＰＬＬ回路。
6. 【請求項６】入力された信号と分周信号との位相比較を
   行う位相比較器と、該位相比較器の出力をフィルタ処理
   するフィルタと、該フィルタの出力を制御電圧信号とし
   て入力する電圧制御発振器（ＶＣＯ）と、前記電圧制御
   発振器の出力を分周する分周器と、がループを構成して
   なる位相同期ループ回路（ＰＬＬ回路）の制御方式にお
   いて、 前記電圧制御発振器に入力される制御電圧信号からオフ
   セット値を逐次導出し、該オフセット値を前記フィルタ
   の出力に加算して前記電圧制御発振器の制御電圧信号と
   して供給すると共に、前記フィルタのフィルタ係数を引
   き込み過程状態と定常状態とに応じて可変に設定するよ
   うにしたことを特徴とするＰＬＬ回路の定常位相誤差低
   減方式。
7. 【請求項７】ＰＬＬ動作が定常状態に落ち着いた際に、
   前記電圧制御発振器に入力される制御電圧信号の所定数
   の時系列データから導出されてなるオフセット値が前記
   フィルタの出力と加算され、引き込み過程状態のときに
   は、オフセット値が所定の固定値に設定されることを特
   徴とする請求項６記載のＰＬＬ回路の定常位相誤差低減
   方式。