JPH09200871A

JPH09200871A - テレメータ装置

Info

Publication number: JPH09200871A
Application number: JP556496A
Authority: JP
Inventors: Takehisa Matsuura; 武久松浦
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1996-01-17
Filing date: 1996-01-17
Publication date: 1997-07-31

Abstract

(57)【要約】【課題】飛しょう体に搭載した外部装置からの信号が
規定外の動作をしても影響を受けず、外部装置が出力し
た他のデータを地上の機器が正しく受信できるよう考慮
した装置を提案するものである。【解決手段】ダミーデータ制御回路４０を付加し、外
部装置が出力する信号の監視ができ規定外動作が生じた
時は識別符号発生回路３３及びダミーデータ発生回路３
４によりダミーデータを挿入して規定のフレームフォー
マットデータの形成を継続し、正常に復帰した場合元の
制御に戻すことにより地上等の受信では継続受信が可能
となる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、例えばアナログ
データ及びディジタルデータを混在して収集・編集し、
地上装置等にデータを送ることを目的にした飛しょう体
に搭載するテレメータ装置に関するものである。

【０００２】

【従来の技術】図９は、従来のテレメータ装置の構成図
を示すもので外部装置から入力される複数のアナログ信
号とディジタル信号の２種類として説明する。外部装置
から入力される複数のアナログ信号において、１は上記
複数のアナログ信号を定義した信号である。外部装置か
ら入力されるディジタル信号において、２は連続して入
力されるクロック信号、３はバースト的に入力されるパ
ラレルのデータ信号、４は上記パラレルのデータ信号３
に同期して入力されるバーストクロック信号である。
尚、パラレルのデータ信号３とクロック信号２とバース
トクロック信号４は時間的に同期関係にあるものとす
る。

【０００３】外部装置から入力された複数のアナログ信
号１は、アナログマルチプレクサ５に入力されフレーム
編集回路６の第１の制御信号７により多重化される。多
重化されたアナログデータはＡ／Ｄ変換回路８によりア
ナログデータからパラレルのＡ／Ｄ変換データ９に変換
され第１のセレクタ回路１０へ出力される。

【０００４】外部装置から入力された上記クロック信号
２と上記パラレルのデータ信号３と上記バーストクロッ
ク信号４は、レシーバ回路１１にて波形整形及びレベル
変換等を必要に応じ実施し本装置を動作させるための信
号となる。

【０００５】バースト検出回路１２では、上記バースト
クロック信号４によりデータの先頭を検出し、上記フレ
ーム編集回路６にデータの先頭であることをスタート信
号１３により通知する。上記スタート信号１３により本
装置のフレームフォーマット基準位置が決定される。ま
た、上記スタート信号１３をライトアドレス制御回路１
４に通知することにより、上記ライトアドレス制御回路
１４はメモリ回路１５の所定アドレスに書き込みが行わ
れるようアドレスデータを第２のセレクタ回路１６を経
由して供給する。上記フレーム編集回路６はアドレスデ
ータが上記メモリ回路１５へ供給されるよう上記第２の
セレクタ回路１６へ第２の選択信号１７を出力する。

【０００６】上記フレーム編集回路６は上記第２の選択
信号１７により上記フレーム編集回路６が生成したリー
ドアドレス信号１８を上記第２のセレクタ回路１６経由
上記メモリ回路１５へ出力し書き込みが完了した上記パ
ラレルのデータ信号３を読み出しパラレルのディジタル
データ１９を得る。上記フレーム編集回路６は、上記パ
ラレルのディジタルデータ１９と上記Ａ／Ｄ変換回路８
の出力信号であるパラレルのＡ／Ｄ変換データ９を選択
制御するため上記第１のセレクタ回路１０に対して第１
の選択信号２０を出力する。これにより上記第１のセレ
クタ回路１０の出力信号は多重化された計測データ２１
となる。

【０００７】上記フレーム編集回路６は、上記計測デー
タ２１と同期パターン発生回路２２の出力信号である同
期パターンデータ２３を多重化するため第３のセレクタ
回路２４に対して第３の選択信号２５を出力する。これ
により上記第３のセレクタ回路２４は出力信号であるフ
レームフォーマットパラレルデータ２６を出力する。上
記フレームフォーマットパラレルデータ２６は、Ｐ／Ｓ
変換回路２７の入力信号となり上記フレーム編集回路６
の第２の制御信号２８及び伝送信号のレートを決定する
レートクロック信号２９によりシリアルデータに変換さ
れ、シリアルデータは規定のフレームフォーマットに形
成された本装置の出力信号３０となる。

【０００８】仮に外部装置からのバーストクロック信号
４及びパラレルのデータ信号３の出力位置が変化してし
まった場合、フレームフォーマットの構成が崩れ規定の
フォーマットでデータを伝送できなくなることがあっ
た。

【０００９】

【発明が解決しようとする課題】飛しょう体の搭載する
テレメータ装置は、外部装置の状態変化を逐次モニタし
地上等の装置に情報としてデータ送出し、地上ではその
動作を後に解析するためのデータ収集を目的にする機器
である。従って、外部装置が規定外動作をしても、本装
置は影響を受けず、外部装置が出力したデータ出力し続
けたいという課題があった。

【００１０】また、飛しょう体に搭載する機器であるた
め、必要な機能の他に組み込む付加的機能は装置規模、
実装エリア等に制限がある。

【００１１】この発明は上記のような問題を解決するた
めになされたもので、外部装置が出力するバーストクロ
ック信号を監視し規定外の位置に出力された場合、出力
するフレーム単位にダミーフレームもしくはダミーデー
タを挿入し、外部装置が出力したデータの連続性を確保
し、地上装置での解析作業に影響を与えない装置を得る
ことを目的とする。

【００１２】

【課題を解決するための手段】この発明によるテレメー
タ装置は、外部装置からのバーストクロック信号により
発生させたスタート信号により基準位置検出回路の動作
を開始し、フレームフォーマットの先頭位置にて常にこ
のスタート信号を監視することにより、外部装置からの
バーストクロック信号の周期が変化した場合、セレクタ
回路の制御をフレーム単位に制御し、ダミーフレームを
挿入し規定のフォーマットでデータを伝送できなくなる
ことがなく、外部装置が出力したデータの連続性を確保
できるようにしたものである。

【００１３】また、この発明によるテレメータ装置は、
外部装置からのバーストクロック信号により発生させた
スタート信号により基準位置検出回路の動作を開始し、
フレームフォーマットの先頭位置にて常にこのスタート
信号を監視することにより、外部装置からのバーストク
ロック信号の周期が変化した場合、フレーム単位にセレ
クタ回路の制御動作としてディジタルデータの代わりに
ダミーデータを挿入するよう制御し規定のフォーマット
でデータを伝送できなくなることがなく、外部装置が出
力したデータの連続性を確保できるようにしたものであ
る。

【００１４】また、この発明によるテレメータ装置３
は、外部装置からのバーストクロック信号により発生さ
せたスタート信号により基準位置検出回路の動作を開始
し、フレームフォーマットの先頭位置にて常にこのスタ
ート信号を監視することにより、外部装置からのバース
トクロック信号の周期が変化した場合、セレクタ回路の
制御をフレーム単位に制御し、フレーム単位にダミーフ
レームを挿入し規定のフォーマットでデータを伝送でき
なくなることがなく、外部装置が出力したデータの連続
性を確保でき、かつ外部装置からのクロック信号が停止
した場合でも、内部クロック信号に切り替えることによ
りバーストクロックにより編集されている信号以外の信
号である、複数のアナログ信号を編集し規定のフォーマ
ットに組み込み地上に伝送するものである。

【００１５】また、この発明によるテレメータ装置は、
外部装置からのバーストクロック信号により発生させた
スタート信号により基準位置検出回路の動作を開始し、
フレームフォーマットの先頭位置にて常にこのスタート
信号を監視することにより、外部装置からのバーストク
ロック信号の周期が変化した場合、フレーム単位にセレ
クタ回路の制御動作としてディジタルデータの代わりに
ダミーデータを挿入するよう制御し規定のフォーマット
でデータを伝送できなくなることがなく、外部装置が出
力したデータの連続性を確保でき、かつ外部装置からの
クロック信号が停止した場合でも、内部クロック信号に
切り替えることによりバーストクロックにより編集され
ている信号以外の信号である、複数のアナログ信号を編
集し規定のフォーマットに組み込み地上に伝送するもの
である。

【００１６】また、この発明によるテレメータ装置は、
外部装置からのバーストクロック信号により発生させた
スタート信号により基準位置検出回路の動作を開始し、
フレームフォーマットの先頭位置にて常にこのスタート
信号を監視することにより、外部装置からのバーストク
ロック信号の周期が変化した場合、トライステート回路
の制御をフレーム単位に制御し、ダミーフレームを挿入
し規定のフォーマットでデータを伝送できなくなること
がなく、外部装置が出力したデータの連続性を確保でき
るようにしたものである。

【００１７】また、この発明によるテレメータ装置は、
外部装置からのバーストクロック信号により発生させた
スタート信号により基準位置検出回路の動作を開始し、
フレームフォーマットの先頭位置にて常にこのスタート
信号を監視することにより、外部装置からのバーストク
ロック信号の周期が変化した場合、フレーム単位にトラ
イステート回路の制御動作としてディジタルデータの代
わりにダミーデータを挿入するよう制御し規定のフォー
マットでデータを伝送できなくなることがなく、外部装
置が出力したデータの連続性を確保できるようにしたも
のである。

【００１８】また、この発明によるテレメータ装置は、
外部装置からのバーストクロック信号により発生させた
スタート信号により基準位置検出回路の動作を開始し、
フレームフォーマットの先頭位置にて常にこのスタート
信号を監視することにより、外部装置からのバーストク
ロック信号の周期が変化した場合、トライステート回路
の制御をフレーム単位に制御し、フレーム単位にダミー
フレームを挿入し規定のフォーマットでデータを伝送で
きなくなることがなく、外部装置が出力したデータの連
続性を確保でき、かつ外部装置からのクロック信号が停
止した場合でも、内部クロック信号に切り替えることに
よりバーストクロックにより編集されている信号以外の
信号である、複数のアナログ信号を編集し規定のフォー
マットに組み込み地上に伝送するものである。

【００１９】また、この発明によるテレメータ装置は、
外部装置からのバーストクロック信号により発生させた
スタート信号により基準位置検出回路の動作を開始し、
フレームフォーマットの先頭位置にて常にこのスタート
信号を監視することにより、外部装置からのバーストク
ロック信号の周期が変化した場合、フレーム単位にトラ
イステート回路の制御動作としてディジタルデータの代
わりにダミーデータを挿入するよう制御し規定のフォー
マットでデータを伝送できなくなることがなく、外部装
置が出力したデータの連続性を確保でき、かつ外部装置
からのクロック信号が停止した場合でも、内部クロック
信号に切り替えることによりバーストクロックにより編
集されている信号以外の信号である、複数のアナログ信
号を編集し規定のフォーマットに組み込み地上に伝送す
るものである。

【００２０】

【発明の実施の形態】

実施の形態１．図１はこの発明の実施の形態１を示す構
成図であり、図において１から３０は、従来装置と同一
のものである。

【００２１】図１において、バーストクロック検出回路
１２は従来装置と同様外部装置からのバーストクロック
信号４とクロック信号を取り込みバーストのスタート位
置を検出しスタート信号１３をフレーム編集回路６に出
力する。上記フレーム編集回路６では上記スタート信号
１３からフレームフォーマットの先頭情報を取り込みフ
レームフォーマット生成を開始する。この状態で本装置
のフレームフォーマット先頭を示す同期パターンデータ
２３とＡ／Ｄ変換データ９とパラレルのデータ信号３の
信号を編集するための各セレクタへ選択信号を出力する
タイミングが決定し、以降このタイミングにてパラレル
のデータ信号が入力されていれば同期状態を保持し、従
来装置と同様の動作が行われる。

【００２２】ダミーフレーム制御回路３１はバーストク
ロック信号４の出力位置を監視するために設けたもの
で、バーストクロック信号４の出力位置が変化した場合
従来装置と同様のフレームフォーマットが構成できるか
否かを判断しダミーフレームへの切り替えが必要と判断
した場合フレーム編集回路６に対しダミーフレーム出力
を命令する回路である。識別符号発生回路３３は、本装
置の出力信号３０が通常のフレームフォーマットである
か否か受信する装置側で識別できるようにすることを目
的に設けた回路で、フレームフォーマットの特定位置に
通常のフレームフォーマット時とは異なるデータとする
ことによりその識別が行える。ダミーデータ発生回路３
４は、通常のフレームフォーマットにおける上記パラレ
ルのＡ／Ｄ変換データ９及び上記パラレルのディジタル
データ１９の代わりに挿入するデータを発生する回路で
データの内容は特に規定しない固定データを発生する。

【００２３】上記ダミーフレーム制御回路３１はスター
ト信号１３の出力位置が変化したことを検出し上記フレ
ーム編集回路６にダミーフレーム出力を要求するための
フラグ信号３２を出力する。上記フラグ信号３２を受け
た上記フレーム編集回路６では、従来上記第１のセレク
タ回路１０経由編集していた計測データ２１の編集を停
止しダミーフレームへの切り替え動作を行う。固定のダ
ミーデータにより構成されたダミーフレームを出力する
ため第４のセレクタ回路３５は識別符号発生回路３３及
びダミーデータ発生回路３４の出力信号である識別符号
３６及びダミーデータ３７を選択する第４の選択信号３
８を出力する。

【００２４】上記第４のセレクタ回路３５にて編集され
たダミーフレームデータ３９は、上記計測データ２１の
代わりとして同期パターン発生回路２２の出力信号であ
る同期パターンデータ２３と共に多重化するため第３の
セレクタ回路２４に対して出力される。上記フレーム編
集回路６では、上記第３のセレクタ回路２４に対して第
３の選択信号２５を出力する。これにより上記第３のセ
レクタ回路２４は出力信号であるフレームフォーマット
パラレルデータ２６を出力する。上記フレームフォーマ
ットパラレルデータ２６は、Ｐ／Ｓ変換回路２７の入力
信号となり上記フレーム編集回路６の第２の制御信号２
８及び伝送信号のレートを決定するレートクロック信号
２９によりシリアルデータに変換され、シリアルデータ
は規定のフレームフォーマットに形成された本装置の出
力信号３０となる。

【００２５】これより本装置の上記出力信号３０は、自
動的に上記ダミーフレームデータ３９への切り替え動作
が完了する。また、上記ダミーフレーム制御回路３１で
は、上記バーストクロック信号４の出力位置を常時監視
しているため復帰すれば従来通りの編集動作に制御を戻
すことができ地上装置は、通常の受信動作を継続するこ
とができる。

【００２６】実施の形態２．図２はこの発明の実施の形
態２を示す構成図であり、図２において１から３０は、
従来装置と同一のものである。

【００２７】図２において、バーストクロック検出回路
１２は従来装置と同様外部装置からのバーストクロック
信号４とクロック信号を取り込みバーストのスタート位
置を検出しスタート信号１３をフレーム編集回路６に出
力する。上記フレーム編集回路６では上記スタート信号
１３からフレームフォーマットの先頭情報を取り込みフ
レームフォーマット生成を開始する。この状態で本装置
のフレームフォーマット先頭を示す同期パターンデータ
２３とＡ／Ｄ変換データ９とパラレルのデータ信号３の
信号を編集するための各セレクタへ選択信号を出力する
タイミングが決定し、以降このタイミングにてパラレル
のデータ信号が入力されていれば同期状態を保持し、従
来装置と同様の動作が行われる。

【００２８】ダミーデータ制御回路４０はバーストクロ
ック信号４の出力位置を監視するために設けたもので、
バーストクロック信号４の出力位置が変化した場合従来
装置と同様のフレームフォーマットが構成できるか否か
を判断し上記パラレルのディジタルデータ１９の代わり
にダミーデータへの切り替えが必要と判断した場合フレ
ーム編集回路６に対しダミーデータ出力を命令する回路
である。識別符号発生回路３３は、本装置の出力信号３
０が通常のフレームフォーマットであるか否か受信する
装置側で識別できるようにすることを目的に設けた回路
で、フレームフォーマットの特定位置に通常のフレーム
フォーマット時とは異なるデータとすることによりその
識別が行える。ダミーデータ発生回路３４は、通常のフ
レームフォーマットにおける上記パラレルのディジタル
データ１９の代わりに挿入するデータを発生する回路で
データの内容は特に規定しない固定データを発生する。

【００２９】仮にバーストクロック信号４の出力位置が
変化した場合、ダミーデータ制御回路４０はスタート信
号１３の出力位置が変化したことを検出し上記フレーム
編集回路６にダミーデータ出力を要求するためのフラグ
信号３２を出力する。上記フラグ信号３２を受けた上記
フレーム編集回路６では、従来上記第４のセレクタ回路
３５経由出力していた上記メモリ回路１５の出力信号で
あるパラレルのディジタルデータ１９の編集を停止しダ
ミーデータへの切り替え動作を行う。既知のダミーデー
タにより構成されたダミーデータを出力するため上記第
４のセレクタ回路３５は識別符号発生回路３３及びダミ
ーデータ発生回路３４の出力信号である識別符号３６及
びダミーデータ３７を選択する第４の選択信号３８を出
力する。この動作により上記第４のセレクタ回路３５の
出力信号は上記識別符号３６及び上記ダミーデータ３７
が選択されたダミーディジタルデータ４１が第１のセレ
クタ１０に出力される。

【００３０】上記第１のセレクタ１０では、上記第４の
セレクタ回路３５にて編集された上記ダミーディジタル
データ４１とＡ／Ｄ変換回路８にて変換されたパラレル
のＡ／Ｄ変換データ９を計測データ２１として出力す
る。上記計測データ２１は、同期パターン発生回路２２
の出力信号である同期パターンデータ２３と共に多重化
するため第３のセレクタ回路２４に対して出力される。
上記フレーム編集回路６では、上記第３のセレクタ回路
２４に対して第３の選択信号２５を出力する。これによ
り上記第３のセレクタ回路２４は出力信号であるフレー
ムフォーマットパラレルデータ２６を出力する。上記フ
レームフォーマットパラレルデータ２６は、Ｐ／Ｓ変換
回路２７の入力信号となり上記フレーム編集回路６の第
２の制御信号２８及び伝送信号のレートを決定するレー
トクロック信号２９によりシリアルデータに変換され、
シリアルデータは規定のフレームフォーマットに形成さ
れた本装置の出力信号３０となる。

【００３１】これより本装置の上記出力信号３０は、自
動的にダミーデータへの切り替え動作が完了する。ま
た、上記ダミーデータ制御回路３９では、上記バースト
クロック信号４の出力位置を常時監視しているため復帰
すれば従来通りの編集動作に制御を戻すことができ地上
装置は、通常の受信動作を継続することができる。

【００３２】実施の形態３．図３はこの発明の実施の形
態３を示す構成図であり、図３において１から３９は、
本発明の実施の形態１と同一のものである。

【００３３】クロック検出回路４４は、発振器４２から
の内部クロック信号４３を入力し外部装置から入力され
るクロック信号２を監視する。この上記クロック信号２
を監視し上記クロック信号２が停止したもしくは周期変
動が許容できる範囲を逸脱した場合、本装置の動作クロ
ック信号を自動的に上記内部クロック信号４３に切り替
える動作を行い本装置の動作を継続できるようにしてい
る。

【００３４】図３において、発振器４２はクロック検出
回路４４に対し常に内部クロック信号４３を供給してい
る。この状態において上記クロック信号２が正常に入力
されている場合、上記クロック検出回路４４は内部動作
クロック信号４５として外部からの上記クロック信号２
を選択して従来動作を行う。また、上記クロック信号２
が停止した場合上記クロック検出回路４４は、本装置の
動作を継続させるため本装置の内部動作クロック信号４
５として上記内部クロック信号４３に切り替え制御を行
い動作を継続することができる。外部装置からの上記ク
ロック信号２が復帰した場合上記クロック検出回路４４
は、上記内部クロック信号４３の選択状態を従来の上記
クロック信号２の選択状態に戻す動作が自動的に行われ
る。

【００３５】さらに、上記バーストクロック信号４の出
力位置が変化した場合でも本発明の実施の形態１で述べ
た動作を損なうものではない。

【００３６】実施の形態４．図４はこの発明の実施の形
態４を示す構成図であり、図４において１から３０、３
２から３８、４０、４１は、本発明の実施の形態２と同
一のものである。

【００３７】図４において、発振器４２はクロック検出
回路４４に対し常に内部クロック信号４３を供給してい
る。この状態において上記クロック信号２が正常に入力
されている場合、上記クロック検出回路４４は内部動作
クロック信号４５として外部からの上記クロック信号２
を選択して従来動作を行う。また、上記クロック信号２
が停止した場合上記クロック検出回路４４は、本装置の
動作を継続させるため本装置の内部動作クロック信号４
５として上記内部クロック信号４３に切り替え制御を行
い動作を継続することができる。外部装置からの上記ク
ロック信号２が復帰した場合上記クロック検出回路４４
は、上記内部クロック信号４３の選択状態を従来の上記
クロック信号２の選択状態に戻す動作が自動的に行われ
る。

【００３８】さらに、上記バーストクロック信号４の出
力位置が変化した場合でも本発明の実施の形態２で述べ
た動作を損なうものではない。

【００３９】これより本装置出力信号は、自動的に上記
ダミーフレームデータ３９への切り替え動作が完了す
る。また、上記ダミーフレーム制御回路３１では、上記
バーストクロック信号４の出力位置を常時監視している
ため復帰すれば従来通りの編集動作に制御を戻すことが
でき地上装置は、通常の受信動作を継続することができ
る。

【００４０】実施の形態５．図５はこの発明の実施の形
態５を示す構成図であり、図５において１から９、１１
から１５、１７から２０、２２、２３、２５、２７から
３０は、従来装置と同一のものである。

【００４１】図５において、バーストクロック検出回路
１２は従来装置と同様外部装置からのバーストクロック
信号４とクロック信号を取り込みバーストのスタート位
置を検出しスタート信号１３をフレーム編集回路６に出
力する。上記フレーム編集回路６では上記スタート信号
１３からフレームフォーマットの先頭情報を取り込みフ
レームフォーマット生成を開始する。この状態で本装置
のフレームフォーマット先頭とパラレルのデータ信号３
の取り込みタイミングが決定し、以降このタイミングに
てパラレルのデータ信号が入力されていれば同期状態を
保持し、従来装置同様編集動作が行われる。

【００４２】Ａ／Ｄ変換データ９を編集するときは第１
のトライステートバッファ４６を選択するため第１の選
択信号２０を制御し、メモリ回路１５のデータを編集す
るときは第２のトライステートバッファ４７を選択する
ため第１の選択信号２０を逆論理に制御する。これによ
り計測データ２１が編集される。フレーム編集回路６は
第３のトライステートバッファ５０を選択するため第５
の選択信号４９によりデコーダ回路４８経由第１のイネ
ーブル５１を制御する。上記第５の選択信号４９によっ
て、選択された第３のトライステートバッファ５０の編
集データ５２は第４のトライステートバッファ５３に出
力される。上記第４のトライステートバッファ５３は、
第５のトライステートバッファ５４経由出力される同期
パターンデータ２３を第３の選択信号２５の制御により
多重化しフレームフォーマットパラレルデータ２６を形
成する。上記フレームフォーマットパラレルデータ２６
は、Ｐ／Ｓ変換回路２７の入力信号となり上記フレーム
編集回路６の第２の制御信号２８及び伝送信号のレート
を決定するレートクロック信号２９によりパラレルデー
タをシリアルデータに変換され、シリアルデータは規定
のフレームフォーマットに形成された本装置の出力信号
３０となる。

【００４３】仮にバーストクロック信号４の出力位置が
変化した場合、ダミーフレーム制御回路３１はスタート
信号１３の出力位置が変化したことを検出し上記フレー
ム編集回路６にダミーフレーム出力を要求するためのフ
ラグ信号３２を出力する。上記フラグ信号３２を受けた
上記フレーム編集回路６では、上記第１トライステート
バッファ４６及び上記第２のトライステートバッファ４
７経由編集していた計測データ２１の編集を停止しダミ
ーフレームへの切り替え動作を行う。既知のダミーデー
タにより構成されたダミーフレームを出力するため上記
第５の選択信号４９により上記デコーダ回路４８経由第
２のイネーブル５５を制御し、第６のトライステートバ
ッファ５６経由識別符号３６選択する。次に上記第５の
選択信号４９により上記デコーダ回路４８経由第３のイ
ネーブル５６を制御し、第７のトライステートバッファ
５６経由ダミーデータ３７を選択し、第４のトライステ
ートバッファ５３に出力する。上記第４のトライステー
トバッファ５３は、第５のトライステートバッファ５４
経由出力される同期パターンデータ２３を第３の選択信
号２５の制御により多重化しフレームフォーマットパラ
レルデータ２６を形成する。上記フレームフォーマット
パラレルデータ２６は、Ｐ／Ｓ変換回路２７の入力信号
となり上記フレーム編集回路６の第２の制御信号２８及
び伝送信号のレートを決定するレートクロック信号２９
によりダミーフレームを形成したパラレルデータはシリ
アルデータに変換され、シリアルデータは規定のフレー
ムフォーマットに形成された本装置の出力信号３０とな
る。

【００４４】これより本装置出力信号３０は、自動的に
ダミーフレームデータ５２への切り替え動作が完了す
る。また、上記ダミーフレーム制御回路３１では、上記
バーストクロック信号４の出力位置を常時監視している
ため復帰すれば従来通りの編集動作に制御を戻すことが
でき地上装置は、通常の受信動作を継続することができ
る。

【００４５】実施の形態６．図６はこの発明の実施の形
態６を示す構成図であり、図６において１から９、１１
から２０、２１から２３、２５から３０は、従来装置と
同一のものである。

【００４６】図６において、バーストクロック検出回路
１２は従来装置と同様外部装置からのバーストクロック
信号４とクロック信号を取り込みバーストのスタート位
置を検出しスタート信号１３をフレーム編集回路６に出
力する。上記フレーム編集回路６では上記スタート信号
１３からフレームフォーマットの先頭情報を取り込みフ
レームフォーマット生成を開始する。この状態で本装置
のフレームフォーマット先頭とパラレルのデータ信号３
の取り込みタイミングが決定し、以降このタイミングに
てパラレルのデータ信号が入力されていれば同期状態を
保持し、従来装置と同様の動作が行われる。

【００４７】メモリ回路１５のデータを編集するときは
第５の選択信号４９にてデコーダ回路４８の出力信号が
第３のトライステートバッファ５０を選択するよう第１
のイネーブル５１を出力し、パラレルのディジタルデー
タ１９は第３のトライステートバッファ５０経由第２の
トライステートバッファ４７に対し編集データ５２とし
て出力される。Ａ／Ｄ変換データ９を編集するときは第
１のトライステートバッファ４６を選択するため第１の
選択信号２０を制御し、上記編集データ５２を編集する
ときは第２のトライステートバッファ４７を選択するた
め第１の選択信号２０を逆論理に制御する。これにより
計測データ２１が編集される。フレーム編集回路６は第
５のトライステートバッファ５４経由出力される同期パ
ターンデータ２３と上記計測データ２１を第３の選択信
号２５の制御により多重化しフレームフォーマットパラ
レルデータ２６を形成する。上記フレームフォーマット
パラレルデータ２６は、Ｐ／Ｓ変換回路２７の入力信号
となり上記フレーム編集回路６の第２の制御信号２８及
び伝送信号のレートを決定するレートクロック信号２９
によりパラレルデータをシリアルデータに変換され、シ
リアルデータは規定のフレームフォーマットに形成され
た本装置の出力信号３０となる。

【００４８】仮にバーストクロック信号４の出力位置が
変化した場合、ダミーデータ制御回路４０はスタート信
号１３の出力位置が変化したことを検出し上記フレーム
編集回路６にダミーデータ出力を要求するためのフラグ
信号３２を出力する。上記フラグ信号３２を受けた上記
フレーム編集回路６では、第３のトライステートバッフ
ァ５０経由出力していた上記メモリ回路１５の出力信号
であるパラレルのディジタルデータ１９の編集を停止し
ダミーデータへの切り替え動作を行う。既知のダミーデ
ータにより構成されたダミーデータを出力するため第５
の選択信号４９は識別符号発生回路３３及びダミーデー
タ発生回路３４の出力信号である識別符号３６及びダミ
ーデータ３７を選択するためデコーダ回路４８に対し第
２のイネーブル信号５５を第６のトライステートバッフ
ァ５６に、第３のイネーブル信号５７を第７のトライス
テートバッファ５８に出力する。この動作により上記編
集データ５２として識別符号３６及びダミーデータ３７
が上記第２のトライステートバッファ４７に対し編集デ
ータ５２として出力される。Ａ／Ｄ変換データ９を編集
するときは第１のトライステートバッファ４６を選択す
るため第１の選択信号２０を制御し、上記編集データ５
２を編集するときは第２のトライステートバッファ４７
を選択するため第１の選択信号２０を逆論理に制御す
る。これにより計測データ２１が編集される。フレーム
編集回路６は第５のトライステートバッファ５４経由出
力される同期パターンデータ２３と上記計測データ２１
を第３の選択信号２５の制御により多重化しフレームフ
ォーマットパラレルデータ２６を形成する。上記フレー
ムフォーマットパラレルデータ２６は、Ｐ／Ｓ変換回路
２７の入力信号となり上記フレーム編集回路６の第２の
制御信号２８及び伝送信号のレートを決定するレートク
ロック信号２９によりパラレルデータをシリアルデータ
に変換され、シリアルデータは規定のフレームフォーマ
ットに形成された本装置の出力信号３０となる。

【００４９】これより本装置の上記出力信号３０は、自
動的にダミーデータへの切り替え動作が完了する。ま
た、上記ダミーデータ制御回路４０では、上記バースト
クロック信号４の出力位置を常時監視しているため復帰
すれば従来通りの編集動作に制御を戻すことができ地上
装置は、通常の受信動作を継続することができる。

【００５０】実施の形態７．図７はこの発明の実施の形
態７を示す構成図であり、図７において１から９、１１
から２３、２５から３４、３６、３７、３９、４６から
５８は、本発明の実施の形態５と同一のものである。

【００５１】図７において、発振器４２はクロック検出
回路４４に対し常に内部クロック信号４３を供給してい
る。この状態において上記クロック信号２が正常に入力
されている場合、上記クロック検出回路４４は内部動作
クロック信号４５として外部からの上記クロック信号２
を選択して従来動作を行う。また、上記クロック信号２
が停止した場合上記クロック検出回路４４は、本装置の
動作を継続させるため本装置の内部動作クロック信号４
５として上記内部クロック信号４３に切り替え制御を行
い動作を継続することができる。外部装置からの上記ク
ロック信号２が復帰した場合上記クロック検出回路４４
は、上記内部クロック信号４３の選択状態を従来の上記
クロック信号２の選択状態に戻す動作が自動的に行われ
る。

【００５２】さらに、上記バーストクロック信号４の出
力位置が変化した場合でも本発明の実施の形態５で述べ
た動作を損なうものではない。

【００５３】実施の形態８．図８はこの発明の実施の形
態８を示す構成図であり、図８において１から９、１１
から２３、２５から３４、３６、３７、４６から５８
は、本発明の実施の形態６と同一のものである。

【００５４】図８において、発振器４２はクロック検出
回路４４に対し常に内部クロック信号４３を供給してい
る。この状態において上記クロック信号２が正常に入力
されている場合、上記クロック検出回路４４は内部動作
クロック信号４５として外部からの上記クロック信号２
を選択して従来動作を行う。また、上記クロック信号２
が停止した場合上記クロック検出回路４４は、本装置の
動作を継続させるため本装置の内部動作クロック信号４
５として上記内部クロック信号４３に切り替え制御を行
い動作を継続することができる。外部装置からの上記ク
ロック信号２が復帰した場合上記クロック検出回路４４
は、上記内部クロック信号４３の選択状態を従来の上記
クロック信号２の選択状態に戻す動作が自動的に行われ
る。

【００５５】さらに、上記バーストクロック信号４の出
力位置が変化した場合でも本発明の実施の形態６で述べ
た動作を損なうものではない。

【００５６】これより本装置出力信号は、自動的に上記
ダミーフレームデータ３９への切り替え動作が完了す
る。また、上記ダミーフレーム制御回路３１では、上記
バーストクロック信号４の出力位置を常時監視している
ため復帰すれば従来通りの編集動作に制御を戻すことが
でき地上装置は、通常の受信動作を継続することができ
る。

【００５７】

【発明の効果】この発明によればデータを多重化し地上
に返送する装置において外部装置からのバースト信号の
周期が変動しても、その変動を検出することにより変動
値を補正するためフレーム単位にダミーフレームを送出
し地上装置に対し正しい編集データを提供することがで
きる。

【００５８】また、この発明によればデータを多重化し
地上に返送する装置において外部装置からのバースト信
号の周期が変動しても、その変動を検出することにより
変動値を補正するためアナログ信号以外のデータに対し
フレーム単位にダミーデータを送出し地上装置に正しい
編集データを提供できるものである。

【００５９】この発明によればデータを多重化し地上に
返送する装置において外部装置からのバースト信号の周
期が変動しても、その変動を検出することにより変動値
を補正するためフレーム単位にダミーフレームを送出で
きること及び外部装置からのクロック信号が途絶えたと
きでも内部発振器に自動的に切り替えダミーフレームを
送出し外部装置からのクロック信号が復帰したときに地
上装置に対し正しい編集データを提供できるものであ
る。

【００６０】また、この発明によればデータを多重化し
地上に返送する装置において外部装置からのバースト信
号の周期が変動しても、その変動を検出することにより
変動値を補正するためアナログ信号以外のデータに対し
フレーム単位にダミーデータを送出できること及び外部
装置からのクロック信号が途絶えたときでも内部発振器
に自動的に切り替えアナログ信号以外のデータに対しフ
レーム単位にダミーデータを送出し外部装置からのクロ
ック信号が復帰したときに地上装置に正しい編集データ
を提供することができるものである。

【図面の簡単な説明】

【図１】この発明による実施の形態１のテレメータ装
置を示す図である。

【図２】この発明による実施の形態２のテレメータ装
置を示す図である。

【図３】この発明による実施の形態３のテレメータ装
置を示す図である。

【図４】この発明による実施の形態４のテレメータ装
置を示す図である。

【図５】この発明による実施の形態５のテレメータ装
置を示す図である。

【図６】この発明による実施の形態６のテレメータ装
置を示す図である。

【図７】この発明による実施の形態７のテレメータ装
置を示す図である。

【図８】この発明による実施の形態８のテレメータ装
置を示す図である。

【図９】従来のテレメータ装置を示す図である。

【符号の説明】

１アナログ信号、２クロック信号、３パラレルの
データ信号、４バーストクロック信号、５アナログ
マルチプレクサ、６フレーム編集回路、７第１の制御
信号、８Ａ／Ｄ変換回路、９Ａ／Ｄ変換データ、１
０第１のセレクタ回路、１１レシーバ回路、１２
バースト検出回路、１３スタート信号、１４ライト
アドレス制御回路、１５メモリ回路、１６第２のセ
レクタ回路、１７第２の選択信号、１８リードアド
レス信号、１９パラレルのディジタルデータ、２０
第１の選択信号、２１計測データ、２２同期パター
ン発生回路、２３同期パターンデータ、２４第３の
セレクタ回路、２５第３の選択信号、２４フレーム
フォーマットパラレルデータ、２７Ｐ／Ｓ変換回路、
２８第２の制御信号、２９レートクロック信号、３
０出力信号、３１ダミーフレーム制御回路、３２
フラグ信号、３３識別符号発生回路、３４ダミーデ
ータ発生回路、３５第４のセレクタ回路、３６識別
符号、３７ダミーデータ、３８第４の選択信号、３９
ダミーフレームデータ、４０ダミーデータ制御回路、
４１ダミーディジタルデータ、４２発振器、４３内
部クロック信号、４４クロック検出回路、４５内部
動作クロック信号、４６第１のトライステートバッフ
ァ、４７第２のトライステートバッファ、４８デコ
ーダ回路、４９第５の選択信号、５０第３のトライ
ステートバッファ、５１第１のイネーブル、５２編
集データ、５３第４のトライステートバッファ、５４
第５のトライステートバッファ、５５第２のイネー
ブル、５６第６のトライステートバッファ、５７第
３のイネーブル、５８第７のトライステートバッフ
ァ。

Claims

【特許請求の範囲】

【請求項１】外部装置からのアナログ信号を入力し時
分割多重化するアナログマルチプレクサと、他の外部装
置からの連続したクロック信号とバースト的に入力パラ
レルのデータ信号と上記パラレルのデータ信号に同期し
て入力されるバーストクロック信号から構成されるディ
ジタル信号を受信するレシーバ回路と、上記バーストク
ロック信号を受信しフレームフォーマットの基準位置を
決定するためのスタート信号を出力するバースト検出回
路と、上記クロック信号と上記スタート信号を入力しフ
レームフォーマットを生成するフレーム編集回路と、上
記スタート信号とフレームフォーマットの先頭信号を入
力し基準位置のずれを検出してフレーム単位でダミーフ
レームの挿入を判定しフレーム編集回路にダミーフレー
ムの出力を指示するダミーフレーム制御回路と、上記バ
ースト検出回路により上記パラレルのデータを書き込む
ためのメモリ回路へアドレス及びライトイネーブル信号
の生成を制御するライトアドレス制御回路と、バースト
的に入力される上記パラレルのデータ信号を一時的に蓄
積し規定のフレームフォーマットに沿ってパラレルデー
タを読み出すメモリ回路と、上記メモリ回路のライト／
リードアドレスを制御する第２のセレクタ回路と、上記
アナログマルチプレクサの出力信号をアナログからディ
ジタル信号に変換するＡ／Ｄ変換回路と、上記メモリ回
路の出力信号と上記Ａ／Ｄ変換回路の出力信号をフレー
ム編集回路の制御により選択する第１のセレクタ回路
と、上記フレーム編集回路の制御によりダミーフレーム
を出力すると判定した場合ダミーフレームであるか否か
を識別させるための識別符号を発生させる識別符号発生
回路と、ダミーフレーム時に上記Ａ／Ｄ変換回路出力信
号と上記メモリ回路の出力信号を切り替えて出力するた
めの既知のダミーフレームデータを発生するダミーデー
タ発生回路と、上記第１のセレクタ回路の出力信号を上
記識別符号発生回路の出力信号とダミーデータ発生回路
の出力信号に切り替える制御を行う第４のセレクタ回路
と、テレメータ装置出力の先頭データを示すための同期
パターンを生成する同期パターン発生回路と、上記同期
パターン発生回路の出力信号である同期パターンデータ
と上記第４のセレクタ回路の出力信号を選択して規定の
フレームフォーマットを生成する第３のセレクタ回路
と、上記第３のセレクタ回路の出力信号をパラレルデー
タからシリアルデータに変換するＰ／Ｓ変換回路とを具
備したテレメータ装置。
【請求項２】外部装置からのアナログ信号を入力し時
分割多重化するアナログマルチプレクサと、他の外部装
置からの連続したクロック信号とバースト的に入力パラ
レルのデータ信号と上記パラレルのデータ信号に同期し
て入力されるバーストクロック信号から構成されるディ
ジタル信号を受信するレシーバ回路と、上記バーストク
ロック信号を受信しフレームフォーマットの基準位置を
決定するためのスタート信号を出力するバースト検出回
路と、上記クロック信号と上記スタート信号を入力しフ
レームフォーマットを生成するフレーム編集回路と、上
記スタート信号とフレームフォーマットの先頭信号を入
力し基準位置のずれを検出してフレーム単位でダミーデ
ータの挿入を判定しフレーム編集回路にダミーデータの
出力を指示するダミーデータ制御回路と、上記バースト
検出回路により上記パラレルのデータを書き込むための
メモリ回路へアドレス及びライトイネーブル信号の生成
を制御するライトアドレス制御回路と、バースト的に入
力される上記パラレルのデータ信号を一時的に蓄積し規
定のフレームフォーマットに沿ってパラレルデータを読
み出すメモリ回路と、上記メモリ回路のライト／リード
アドレスを制御する第２のセレクタ回路と、上記アナロ
グマルチプレクサの出力信号をアナログからディジタル
信号に変換するＡ／Ｄ変換回路と、上記フレーム編集回
路の制御によりダミーデータを出力すると判定した場合
ダミーデータを含むフレームであるか否かを識別させる
ための識別符号を発生させる識別符号発生回路と、ダミ
ーフレーム時に上記メモリ回路の出力信号を切り替えて
出力するための既知のダミーデータを発生するダミーデ
ータ発生回路と、上記メモリ回路の出力信号を上記識別
符号発生回路の出力信号とダミーデータ発生回路の出力
信号に切り替える制御を行う第４のセレクタ回路と、上
記Ａ／Ｄ変換回路の出力信号と上記第４のセレクタ回路
の出力信号をフレーム編集回路の制御により選択する第
１のセレクタ回路と、テレメータ装置出力の先頭データ
を示すための同期パターンを生成する同期パターン発生
回路と、上記同期パターン発生回路の出力信号である同
期パターンデータと上記第１のセレクタ回路の出力信号
を選択して規定のフレームフォーマットを生成する第３
のセレクタ回路と、上記第３のセレクタ回路の出力信号
をパラレルデータからシリアルデータに変換するＰ／Ｓ
変換回路とを具備したテレメータ装置。
【請求項３】外部装置からのアナログ信号を入力し時
分割多重化するアナログマルチプレクサと、他の外部装
置からの連続したクロック信号とバースト的に入力パラ
レルのデータ信号と上記パラレルのデータ信号に同期し
て入力されるバーストクロック信号から構成されるディ
ジタル信号を受信するレシーバ回路と、上記バーストク
ロック信号を受信しフレームフォーマットの基準位置を
決定するためのスタート信号を出力するバースト検出回
路と、上記クロック信号と上記スタート信号を入力しフ
レームフォーマットを生成するフレーム編集回路と、上
記スタート信号とフレームフォーマットの先頭信号を入
力し基準位置のずれを検出してフレーム単位でダミーフ
レームの挿入を判定しフレーム編集回路にダミーフレー
ムの出力を指示するダミーフレーム制御回路と、上記バ
ースト検出回路により上記パラレルのデータを書き込む
ためのメモリ回路へアドレス及びライトイネーブル信号
の生成を制御するライトアドレス制御回路と、バースト
的に入力される上記パラレルのデータ信号を一時的に蓄
積し規定のフレームフォーマットに沿ってパラレルデー
タを読み出すメモリ回路と、上記メモリ回路のライト／
リードアドレスを制御する第２のセレクタ回路と、上記
アナログマルチプレクサの出力信号をアナログからディ
ジタル信号に変換するＡ／Ｄ変換回路と、上記メモリ回
路の出力信号と上記Ａ／Ｄ変換回路の出力信号をフレー
ム編集回路の制御により選択する第１のセレクタ回路
と、上記フレーム編集回路の制御によりダミーフレーム
を出力すると判定した場合ダミーフレームであるか否か
を識別させるための識別符号を発生させる識別符号発生
回路と、ダミーフレーム時に上記Ａ／Ｄ変換回路出力信
号と上記メモリ回路の出力信号を切り替えて出力するた
めの既知のダミーフレームデータを発生するダミーデー
タ発生回路と、上記第１のセレクタ回路の出力信号を上
記識別符号発生回路の出力信号とダミーデータ発生回路
の出力信号に切り替える制御を行う第４のセレクタ回路
と、テレメータ装置出力の先頭データを示すための同期
パターンを生成する同期パターン発生回路と、上記同期
パターン発生回路の出力信号である同期パターンデータ
と上記第４のセレクタ回路の出力信号を選択して規定の
フレームフォーマットを生成する第３のセレクタ回路
と、上記第３のセレクタ回路の出力信号をパラレルデー
タからシリアルデータに変換するＰ／Ｓ変換回路と、上
記クロック信号が途絶えたことを検出するクロック検出
回路と、上記クロック信号が途絶えた場合上記ダミーフ
レームを生成するための発振器とを具備したテレメータ
装置。
【請求項４】外部装置からのアナログ信号を入力し時
分割多重化するアナログマルチプレクサと、他の外部装
置からの連続したクロック信号とバースト的に入力パラ
レルのデータ信号と上記パラレルのデータ信号に同期し
て入力されるバーストクロック信号から構成されるディ
ジタル信号を受信するレシーバ回路と、上記バーストク
ロック信号を受信しフレームフォーマットの基準位置を
決定するためのスタート信号を出力するバースト検出回
路と、上記クロック信号と上記スタート信号を入力しフ
レームフォーマットを生成するフレーム編集回路と、上
記スタート信号とフレームフォーマットの先頭信号を入
力し基準位置のずれを検出してフレーム単位でダミーデ
ータの挿入を判定しフレーム編集回路にダミーデータの
出力を指示するダミーデータ制御回路と、上記バースト
検出回路により上記パラレルのデータを書き込むための
メモリ回路へアドレス及びライトイネーブル信号の生成
を制御するライトアドレス制御回路と、バースト的に入
力される上記パラレルのデータ信号を一時的に蓄積し規
定のフレームフォーマットに沿ってパラレルデータを読
み出すメモリ回路と、上記メモリ回路のライト／リード
アドレスを制御する第２のセレクタ回路と、上記アナロ
グマルチプレクサの出力信号をアナログからディジタル
信号に変換するＡ／Ｄ変換回路と、上記フレーム編集回
路の制御によりダミーデータを出力すると判定した場合
ダミーデータを含むフレームであるか否かを識別させる
ための識別符号を発生させる識別符号発生回路と、ダミ
ーフレーム時に上記メモリ回路の出力信号を切り替えて
出力するための既知のダミーデータを発生するダミーデ
ータ発生回路と、上記メモリ回路の出力信号を上記識別
符号発生回路の出力信号とダミーデータ発生回路の出力
信号に切り替える制御を行う第４のセレクタ回路と、上
記Ａ／Ｄ変換回路の出力信号と上記第４のセレクタ回路
の出力信号をフレーム編集回路の制御により選択する第
１のセレクタ回路と、テレメータ装置出力の先頭データ
を示すための同期パターンを生成する同期パターン発生
回路と、上記同期パターン発生回路の出力信号である同
期パターンデータと上記第１のセレクタ回路の出力信号
を選択して規定のフレームフォーマットを生成する第３
のセレクタ回路と、上記第３のセレクタ回路の出力信号
をパラレルデータからシリアルデータに変換するＰ／Ｓ
変換回路と、上記クロック信号が途絶えたことを検出す
るクロック検出回路と、上記クロック信号が途絶えた場
合上記ダミーデータ挿入フレームを生成するための発振
器とを具備したテレメータ装置。
【請求項５】外部装置からのアナログ信号を入力し時
分割多重化するアナログマルチプレクサと、他の外部装
置からの連続したクロック信号とバースト的に入力パラ
レルのデータ信号と上記パラレルのデータ信号に同期し
て入力されるバーストクロック信号から構成されるディ
ジタル信号を受信するレシーバ回路と、上記バーストク
ロック信号を受信しフレームフォーマットの基準位置を
決定するためのスタート信号を出力するバースト検出回
路と、上記クロック信号と上記スタート信号を入力しフ
レームフォーマットを生成するフレーム編集回路と、上
記スタート信号とフレームフォーマットの先頭信号を入
力し基準位置のずれを検出してフレーム単位でダミーフ
レームの挿入を判定しフレーム編集回路にダミーフレー
ムの出力を指示するダミーフレーム制御回路と、上記バ
ースト検出回路により上記パラレルのデータを書き込む
ためのメモリ回路へアドレス及びライトイネーブル信号
の生成を制御するライトアドレス制御回路と、バースト
的に入力される上記パラレルのデータ信号を一時的に蓄
積し規定のフレームフォーマットに沿ってパラレルデー
タを読み出すメモリ回路と、上記メモリ回路のライト／
リードアドレスを制御する第２のセレクタ回路と、上記
アナログマルチプレクサの出力信号をアナログからディ
ジタル信号に変換するＡ／Ｄ変換回路と、上記Ａ／Ｄ変
換回路の出力信号を制御する第１のトライステートバッ
ファと、上記メモリ回路の出力信号を制御する第２のト
ライステートバッファと、上記第１のトライステートバ
ッファと、上記第２のトライステートバッファの出力信
号を多重化して入力する第３のトライステートバッファ
と、上記フレーム編集回路の制御によりダミーフレーム
を出力すると判定した場合ダミーフレームであるか否か
を識別させるための識別符号を発生させる識別符号発生
回路と、上記識別符号発生回路の出力信号を制御する第
６のトライステートバッファと、ダミーフレーム時に上
記Ａ／Ｄ変換回路出力信号と上記メモリ回路の出力信号
を切り替えて出力するための既知のダミーフレームデー
タを発生するダミーデータ発生回路と、上記ダミーデー
タ発生回路の出力信号を制御する第７のトライステート
バッファと、上記第３のトライステートバッファと第６
のトライステートバッファと第７のトライステートバッ
ファの出力信号を選択制御するデコーダ回路と、上記デ
コーダ回路の制御により多重化された信号を入力する第
４のトライステートバッファと、テレメータ装置出力の
先頭データを示すための同期パターンを生成する同期パ
ターン発生回路と、上記同期パターン発生回路の出力信
号である同期パターンデータの出力信号を制御する第５
のトライステートバッファと、規定のフレームフォーマ
ットを生成するため上記第４のトライステートバッファ
と上記第５のトライステートバッファの出力信号を多重
化して入力しパラレルデータからシリアルデータに変換
するＰ／Ｓ変換回路とを具備したテレメータ装置。
【請求項６】外部装置からのアナログ信号を入力し時
分割多重化するアナログマルチプレクサと、他の外部装
置からの連続したクロック信号とバースト的に入力パラ
レルのデータ信号と上記パラレルのデータ信号に同期し
て入力されるバーストクロック信号から構成されるディ
ジタル信号を受信するレシーバ回路と、上記バーストク
ロック信号を受信しフレームフォーマットの基準位置を
決定するためのスタート信号を出力するバースト検出回
路と、上記クロック信号と上記スタート信号を入力しフ
レームフォーマットを生成するフレーム編集回路と、上
記スタート信号とフレームフォーマットの先頭信号を入
力し基準位置のずれを検出してフレーム単位でダミーデ
ータの挿入を判定しフレーム編集回路にダミーデータの
出力を指示するダミーデータ制御回路と、上記バースト
検出回路により上記パラレルのデータを書き込むための
メモリ回路へアドレス及びライトイネーブル信号の生成
を制御するライトアドレス制御回路と、バースト的に入
力される上記パラレルのデータ信号を一時的に蓄積し規
定のフレームフォーマットに沿ってパラレルデータを読
み出すメモリ回路と、上記メモリ回路のライト／リード
アドレスを制御する第２のセレクタ回路と、上記メモリ
回路の出力信号を制御する第３のトライステートバッフ
ァと、上記フレーム編集回路の制御によりダミーデータ
を出力すると判定した場合ダミーデータであるか否かを
識別させるための識別符号を発生させる識別符号発生回
路と、上記識別符号発生回路の出力信号を制御する第６
のトライステートバッファと、ダミーデータ時に上記メ
モリ回路の出力信号を切り替えて出力するための既知の
ダミーデータを発生するダミーデータ発生回路と、上記
ダミーデータ発生回路の出力信号を制御する第７のトラ
イステートバッファと、上記第３のトライステートバッ
ファと第６のトライステートバッファと第７のトライス
テートバッファの出力信号を選択制御するデコーダ回路
と、上記デコーダ回路の制御により多重化された信号を
入力する第２のトライステートバッファと、上記アナロ
グマルチプレクサの出力信号をアナログからディジタル
信号に変換するＡ／Ｄ変換回路と、上記Ａ／Ｄ変換回路
の出力信号を制御する第１のトライステートバッファ
と、上記第１のトライステートバッファと上記第２のト
ライステートバッファにより多重化した信号を入力する
第４のトライステートバッファと、テレメータ装置出力
の先頭データを示すための同期パターンを生成する同期
パターン発生回路と、上記同期パターン発生回路の出力
信号である同期パターンデータの出力信号を制御する第
５のトライステートバッファと、規定のフレームフォー
マットを生成するため上記第４のトライステートバッフ
ァと上記第５のトライステートバッファの出力信号を多
重化して入力しパラレルデータからシリアルデータに変
換するＰ／Ｓ変換回路とを具備したテレメータ装置。
【請求項７】外部装置からのアナログ信号を入力し時
分割多重化するアナログマルチプレクサと、他の外部装
置からの連続したクロック信号とバースト的に入力パラ
レルのデータ信号と上記パラレルのデータ信号に同期し
て入力されるバーストクロック信号から構成されるディ
ジタル信号を受信するレシーバ回路と、上記バーストク
ロック信号を受信しフレームフォーマットの基準位置を
決定するためのスタート信号を出力するバースト検出回
路と、上記クロック信号と上記スタート信号を入力しフ
レームフォーマットを生成するフレーム編集回路と、上
記スタート信号とフレームフォーマットの先頭信号を入
力し基準位置のずれを検出してフレーム単位でダミーフ
レームの挿入を判定しフレーム編集回路にダミーフレー
ムの出力を指示するダミーフレーム制御回路と、上記バ
ースト検出回路により上記パラレルのデータを書き込む
ためのメモリ回路へアドレス及びライトイネーブル信号
の生成を制御するライトアドレス制御回路と、バースト
的に入力される上記パラレルのデータ信号を一時的に蓄
積し規定のフレームフォーマットに沿ってパラレルデー
タを読み出すメモリ回路と、上記メモリ回路のライト／
リードアドレスを制御する第２のセレクタ回路と、上記
アナログマルチプレクサの出力信号をアナログからディ
ジタル信号に変換するＡ／Ｄ変換回路と、上記Ａ／Ｄ変
換回路の出力信号を制御する第１のトライステートバッ
ファと、上記メモリ回路の出力信号を制御する第２のト
ライステートバッファと、上記第１のトライステートバ
ッファと、上記第２のトライステートバッファの出力信
号を多重化して入力する第３のトライステートバッファ
と、上記フレーム編集回路の制御によりダミーフレーム
を出力すると判定した場合ダミーフレームであるか否か
を識別させるための識別符号を発生させる識別符号発生
回路と、上記識別符号発生回路の出力信号を制御する第
６のトライステートバッファと、ダミーフレーム時に上
記Ａ／Ｄ変換回路出力信号と上記メモリ回路の出力信号
を切り替えて出力するための既知のダミーフレームデー
タを発生するダミーデータ発生回路と、上記ダミーデー
タ発生回路の出力信号を制御する第７のトライステート
バッファと、上記第３のトライステートバッファと第６
のトライステートバッファと第７のトライステートバッ
ファの出力信号を選択制御するデコーダ回路と、上記デ
コーダ回路の制御により多重化された信号を入力する第
４のトライステートバッファと、テレメータ装置出力の
先頭データを示すための同期パターンを生成する同期パ
ターン発生回路と、上記同期パターン発生回路の出力信
号である同期パターンデータの出力信号を制御する第５
のトライステートバッファと、規定のフレームフォーマ
ットを生成するため上記第４のトライステートバッファ
と上記第５のトライステートバッファの出力信号を多重
化して入力しパラレルデータからシリアルデータに変換
するＰ／Ｓ変換回路と、上記クロック信号が途絶えたこ
とを検出するクロック検出回路と、上記クロック信号が
途絶えた場合上記ダミーフレームを生成するための発振
器とを具備したテレメータ装置。
【請求項８】外部装置からのアナログ信号を入力し時
分割多重化するアナログマルチプレクサと、他の外部装
置からの連続したクロック信号とバースト的に入力パラ
レルのデータ信号と上記パラレルのデータ信号に同期し
て入力されるバーストクロック信号から構成されるディ
ジタル信号を受信するレシーバ回路と、上記バーストク
ロック信号を受信しフレームフォーマットの基準位置を
決定するためのスタート信号を出力するバースト検出回
路と、上記クロック信号と上記スタート信号を入力しフ
レームフォーマットを生成するフレーム編集回路と、上
記スタート信号とフレームフォーマットの先頭信号を入
力し基準位置のずれを検出してフレーム単位でダミーデ
ータの挿入を判定しフレーム編集回路にダミーデータの
出力を指示するダミーデータ制御回路と、上記バースト
検出回路により上記パラレルのデータを書き込むための
メモリ回路へアドレス及びライトイネーブル信号の生成
を制御するライトアドレス制御回路と、バースト的に入
力される上記パラレルのデータ信号を一時的に蓄積し規
定のフレームフォーマットに沿ってパラレルデータを読
み出すメモリ回路と、上記メモリ回路のライト／リード
アドレスを制御する第２のセレクタ回路と、上記メモリ
回路の出力信号を制御する第３のトライステートバッフ
ァと、上記フレーム編集回路の制御によりダミーデータ
を出力すると判定した場合ダミーデータであるか否かを
識別させるための識別符号を発生させる識別符号発生回
路と、上記識別符号発生回路の出力信号を制御する第６
のトライステートバッファと、ダミーデータ時に上記メ
モリ回路の出力信号を切り替えて出力するための既知の
ダミーデータを発生するダミーデータ発生回路と、上記
ダミーデータ発生回路の出力信号を制御する第７のトラ
イステートバッファと、上記第３のトライステートバッ
ファと第６のトライステートバッファと第７のトライス
テートバッファの出力信号を選択制御するデコーダ回路
と、上記デコーダ回路の制御により多重化された信号を
入力する第２のトライステートバッファと、上記アナロ
グマルチプレクサの出力信号をアナログからディジタル
信号に変換するＡ／Ｄ変換回路と、上記Ａ／Ｄ変換回路
の出力信号を制御する第１のトライステートバッファ
と、上記第１のトライステートバッファと上記第２のト
ライステートバッファにより多重化した信号を入力する
第４のトライステートバッファと、テレメータ装置出力
の先頭データを示すための同期パターンを生成する同期
パターン発生回路と、上記同期パターン発生回路の出力
信号である同期パターンデータの出力信号を制御する第
５のトライステートバッファと、規定のフレームフォー
マットを生成するため上記第４のトライステートバッフ
ァと上記第５のトライステートバッファの出力信号を多
重化して入力しパラレルデータからシリアルデータに変
換するＰ／Ｓ変換回路と、上記クロック信号が途絶えた
ことを検出するクロック検出回路と、上記クロック信号
が途絶えた場合上記ダミーデータ挿入フレームを生成す
るための発振器とを具備したテレメータ装置。