JPH09205155A - 半導体記憶装置の製造方法 - Google Patents
半導体記憶装置の製造方法Info
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- JPH09205155A JPH09205155A JP1128896A JP1128896A JPH09205155A JP H09205155 A JPH09205155 A JP H09205155A JP 1128896 A JP1128896 A JP 1128896A JP 1128896 A JP1128896 A JP 1128896A JP H09205155 A JPH09205155 A JP H09205155A
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Abstract
(57)【要約】
【課題】 ポリシリコン膜と窒化膜との間に自然酸化膜
の発生を防止でき、層間絶縁膜としてのＯ／Ｎ膜の信頼
性の向上を図れる半導体記憶装置の製造方法を実現す
る。 【解決手段】 ＣＶＤによって、シラン（ＳｉＨ4 ）と
フォスフィン（ＰＨ3 ）ガスを用いてフローティングゲ
ート３を構成するポリシリコン膜を形成したあと、同一
の装置の中でシランとアンモニア（ＮＨ3 ）ガスに変
え、窒化膜（Ｓｉ3Ｎ4 ）５を成膜するので、同一の装
置の中で連続工程でポリシリコン膜と窒化膜５を形成す
ることによって、フローティングゲート３を構成するポ
リシリコン膜と窒化膜５との間に自然酸化膜の発生を防
止でき、層間絶縁膜としてのＯ／Ｎ膜１０の信頼性の向
上を図れる。
の発生を防止でき、層間絶縁膜としてのＯ／Ｎ膜の信頼
性の向上を図れる半導体記憶装置の製造方法を実現す
る。 【解決手段】 ＣＶＤによって、シラン（ＳｉＨ4 ）と
フォスフィン（ＰＨ3 ）ガスを用いてフローティングゲ
ート３を構成するポリシリコン膜を形成したあと、同一
の装置の中でシランとアンモニア（ＮＨ3 ）ガスに変
え、窒化膜（Ｓｉ3Ｎ4 ）５を成膜するので、同一の装
置の中で連続工程でポリシリコン膜と窒化膜５を形成す
ることによって、フローティングゲート３を構成するポ
リシリコン膜と窒化膜５との間に自然酸化膜の発生を防
止でき、層間絶縁膜としてのＯ／Ｎ膜１０の信頼性の向
上を図れる。
Description
【０００１】
【発明の属する技術分野】本発明は、たとえば電荷蓄積
層（フローティングゲート）を有する半導体記憶装置の
製造方法に係り、特に、フローティングゲートとコント
ロールゲートとの間に形成される層間絶縁膜の製造方法
に関するものである。
層（フローティングゲート）を有する半導体記憶装置の
製造方法に係り、特に、フローティングゲートとコント
ロールゲートとの間に形成される層間絶縁膜の製造方法
に関するものである。
【０００２】
【従来の技術】図６は従来のフローティングゲートを有
する半導体記憶装置の簡略断面図である。図６におい
て、１は素子分離領域（ＬＯＣＯＳ）、２はゲート酸化
膜、３はポリシリコンによって構成されたフローティン
グゲート、４ａは下層酸化膜、５ａは窒化膜、６ａは上
層酸化膜、７はコントロールゲート１２を構成するポリ
シリコン膜、８はコントロールゲート１２を構成するタ
ングステンシリサイド膜、９は基板をそれぞれ示してい
る。なお、図示のように、下層酸化膜４ａ、窒化膜５ａ
および上層酸化膜６ａによって、層間絶縁膜１０ａが構
成され、ポリシリコン膜７およびタングステンシリサイ
ド（ＷＳｉ）８によって、コントロールゲート１２が構
成される。
する半導体記憶装置の簡略断面図である。図６におい
て、１は素子分離領域（ＬＯＣＯＳ）、２はゲート酸化
膜、３はポリシリコンによって構成されたフローティン
グゲート、４ａは下層酸化膜、５ａは窒化膜、６ａは上
層酸化膜、７はコントロールゲート１２を構成するポリ
シリコン膜、８はコントロールゲート１２を構成するタ
ングステンシリサイド膜、９は基板をそれぞれ示してい
る。なお、図示のように、下層酸化膜４ａ、窒化膜５ａ
および上層酸化膜６ａによって、層間絶縁膜１０ａが構
成され、ポリシリコン膜７およびタングステンシリサイ
ド（ＷＳｉ）８によって、コントロールゲート１２が構
成される。
【０００３】図６に示すように、従来の半導体記憶装置
においては、フローティングゲート３とコントロールゲ
ート１２との間に、下層酸化膜４ａ、窒化膜５ａおよび
上層酸化膜６ａによって構成された層間絶縁膜１０ａ、
いわゆるＯＮＯ膜が設けられ、フローティングゲート１
０とコントロールゲート１２間の絶縁膜として機能す
る。
においては、フローティングゲート３とコントロールゲ
ート１２との間に、下層酸化膜４ａ、窒化膜５ａおよび
上層酸化膜６ａによって構成された層間絶縁膜１０ａ、
いわゆるＯＮＯ膜が設けられ、フローティングゲート１
０とコントロールゲート１２間の絶縁膜として機能す
る。
【０００４】最近、半導体記憶装置の高集積度が求めら
れ、メモリセルの微細化に伴い、層間絶縁膜、すなわち
ＯＮＯ膜の薄膜化が要求される。そこで、ＯＮＯ膜の下
層酸化膜４ａをなくし、窒化膜５ａおよび窒化膜４ａの
上層にある酸化膜６ａにより構成されたＯ／Ｎ膜構造の
層間絶縁膜が提案されている。
れ、メモリセルの微細化に伴い、層間絶縁膜、すなわち
ＯＮＯ膜の薄膜化が要求される。そこで、ＯＮＯ膜の下
層酸化膜４ａをなくし、窒化膜５ａおよび窒化膜４ａの
上層にある酸化膜６ａにより構成されたＯ／Ｎ膜構造の
層間絶縁膜が提案されている。
【０００５】
【発明が解決しようとする課題】ところで、上述したＯ
／Ｎ膜構造の層間絶縁膜を形成するため、フローティン
グゲートを構成するポリシリコン膜の表面にＣＶＤによ
って窒化膜（ＳｉＮ）を形成しようとした場合、ポリシ
リコン膜の表面に自然酸化膜が形成されしまう。自然酸
化膜の表面に窒化膜を、たとえば、ＣＶＤにより成膜す
る場合、窒化膜がうまく形成されず、酸化シリコン膜と
窒化膜の遷移層ができ、Ｏ／Ｎ膜の膜質劣化を引き起こ
すという問題がある。
／Ｎ膜構造の層間絶縁膜を形成するため、フローティン
グゲートを構成するポリシリコン膜の表面にＣＶＤによ
って窒化膜（ＳｉＮ）を形成しようとした場合、ポリシ
リコン膜の表面に自然酸化膜が形成されしまう。自然酸
化膜の表面に窒化膜を、たとえば、ＣＶＤにより成膜す
る場合、窒化膜がうまく形成されず、酸化シリコン膜と
窒化膜の遷移層ができ、Ｏ／Ｎ膜の膜質劣化を引き起こ
すという問題がある。
【０００６】本発明は、かかる事情に鑑みてなされたも
のであり、その目的は、層間絶縁膜としてのＯ／Ｎ膜を
特性よく形成でき、メモリセルのサイズを縮小でき、自
然酸化膜の発生を防止でき、層間絶縁膜の信頼性の向上
を図れる半導体記憶装置の製造方法を提供することにあ
る。
のであり、その目的は、層間絶縁膜としてのＯ／Ｎ膜を
特性よく形成でき、メモリセルのサイズを縮小でき、自
然酸化膜の発生を防止でき、層間絶縁膜の信頼性の向上
を図れる半導体記憶装置の製造方法を提供することにあ
る。
【０００７】
【課題を解決するための手段】上記目的を達成するた
め、本発明は、電荷蓄積層と制御ゲートとを有し、上記
電荷蓄積層と制御ゲートとの間に層間絶縁膜が形成され
る半導体記憶装置の製造方法であって、上記電荷蓄積層
を構成するポリシリコン膜と上記層間絶縁膜を構成する
窒化膜とを同一の装置の中で連続工程によって形成し、
上記窒化膜上に酸化膜を形成して層間絶縁膜を形成す
る。
め、本発明は、電荷蓄積層と制御ゲートとを有し、上記
電荷蓄積層と制御ゲートとの間に層間絶縁膜が形成され
る半導体記憶装置の製造方法であって、上記電荷蓄積層
を構成するポリシリコン膜と上記層間絶縁膜を構成する
窒化膜とを同一の装置の中で連続工程によって形成し、
上記窒化膜上に酸化膜を形成して層間絶縁膜を形成す
る。
【０００８】また、本発明の製造方法の上記連続工程
は、ＣＶＤ装置の中でポリシリコン膜形成用ガスを用い
て上記電荷蓄積層を構成するポリシリコン膜を形成した
後、使用ガスをポリシリコン膜形成用ガスから窒化膜形
成用ガスに切り換えて上記層間絶縁膜を構成する窒化膜
を形成する。
は、ＣＶＤ装置の中でポリシリコン膜形成用ガスを用い
て上記電荷蓄積層を構成するポリシリコン膜を形成した
後、使用ガスをポリシリコン膜形成用ガスから窒化膜形
成用ガスに切り換えて上記層間絶縁膜を構成する窒化膜
を形成する。
【０００９】また、本発明の製造方法では、上記ポリシ
リコン膜の側壁に酸化膜を形成した後、上記窒化膜の表
面に酸化膜を形成する。好適には、上記酸化膜形成は熱
酸化処理により上記ポリシリコン膜の側壁の酸化膜の形
成を行った後に、ＣＶＤ処理により上記窒化膜の表面の
酸化膜の形成を行う。
リコン膜の側壁に酸化膜を形成した後、上記窒化膜の表
面に酸化膜を形成する。好適には、上記酸化膜形成は熱
酸化処理により上記ポリシリコン膜の側壁の酸化膜の形
成を行った後に、ＣＶＤ処理により上記窒化膜の表面の
酸化膜の形成を行う。
【００１０】また、本発明の製造方法では、上記ポリシ
リコン膜の側壁と上記窒化膜の表面にある酸化膜を同一
の処理によって形成する。
リコン膜の側壁と上記窒化膜の表面にある酸化膜を同一
の処理によって形成する。
【００１１】本発明によれば、フローティングゲートを
構成するポリシリコン膜と層間絶縁膜を構成する窒化膜
が同一の装置の中に連続処理によって形成される。たと
えば、ＣＶＤ装置の中でシラン（ＳｉＨ4 ）とフォスフ
ィン（ＰＨ3 ）との混合ガスを用いて基板の表面に上記
電荷蓄積層を構成するポリシリコン膜が形成されたあ
と、雰囲気ガスがシラン（ＳｉＨ4 ）とアンモニア（Ｎ
Ｈ4 ）との混合ガスに変えられ、上記層間絶縁膜を構成
する窒化膜（Ｓｉ3 Ｎ4 ）が形成される。この結果、ポ
リシリコン膜と窒化膜との間に自然酸化膜の発生を防止
でき、窒化膜によって構成された層間絶縁膜の信頼性の
向上を図れる。
構成するポリシリコン膜と層間絶縁膜を構成する窒化膜
が同一の装置の中に連続処理によって形成される。たと
えば、ＣＶＤ装置の中でシラン（ＳｉＨ4 ）とフォスフ
ィン（ＰＨ3 ）との混合ガスを用いて基板の表面に上記
電荷蓄積層を構成するポリシリコン膜が形成されたあ
と、雰囲気ガスがシラン（ＳｉＨ4 ）とアンモニア（Ｎ
Ｈ4 ）との混合ガスに変えられ、上記層間絶縁膜を構成
する窒化膜（Ｓｉ3 Ｎ4 ）が形成される。この結果、ポ
リシリコン膜と窒化膜との間に自然酸化膜の発生を防止
でき、窒化膜によって構成された層間絶縁膜の信頼性の
向上を図れる。
【００１２】また、本発明によれば、層間絶縁膜を構成
する窒化膜とフローティングゲートを構成するポリシリ
コン膜が同一のマスクによってエッチングされ、エッチ
ング処理したあとのポリシリコン膜に対して、酸化処理
により側壁が形成され、さらに、たとえば、ＣＶＤなど
によって、窒化膜の表面に酸化膜が形成され、層間絶縁
膜が形成される。
する窒化膜とフローティングゲートを構成するポリシリ
コン膜が同一のマスクによってエッチングされ、エッチ
ング処理したあとのポリシリコン膜に対して、酸化処理
により側壁が形成され、さらに、たとえば、ＣＶＤなど
によって、窒化膜の表面に酸化膜が形成され、層間絶縁
膜が形成される。
【００１３】さらに、本発明によれば、フローティング
ゲートを構成するポリシリコン膜の側壁と層間絶縁膜を
構成する窒化膜の表面にある酸化膜が同一の処理によっ
て形成される。
ゲートを構成するポリシリコン膜の側壁と層間絶縁膜を
構成する窒化膜の表面にある酸化膜が同一の処理によっ
て形成される。
【００１４】
【発明の実施の形態】第１実施形態 図１〜図５は、本発明に係る半導体記憶装置の製造方法
の第１の実施形態を示す簡略断面図である。図１〜図５
において、１は素子分離領域（ＬＯＣＯＳ）、２はゲー
ト酸化膜、３はポリシリコンによって構成されたフロー
ティングゲート、５ａは窒化膜、６ａは酸化膜、７はコ
ントロールゲート１２を構成するポリシリコン膜、８は
コントロールゲート１２を構成するタングステンシリサ
イド膜、９は基板、１１はフォトレジストマスクをそれ
ぞれ示している。なお、図示のように、窒化膜５および
酸化膜６によって、層間絶縁膜としてのＯ／Ｎ膜１０が
構成され、ポリシリコン膜７およびタングステンシリサ
イド（ＷＳｉ）８によって、コントロールゲート１２が
構成される。
の第１の実施形態を示す簡略断面図である。図１〜図５
において、１は素子分離領域（ＬＯＣＯＳ）、２はゲー
ト酸化膜、３はポリシリコンによって構成されたフロー
ティングゲート、５ａは窒化膜、６ａは酸化膜、７はコ
ントロールゲート１２を構成するポリシリコン膜、８は
コントロールゲート１２を構成するタングステンシリサ
イド膜、９は基板、１１はフォトレジストマスクをそれ
ぞれ示している。なお、図示のように、窒化膜５および
酸化膜６によって、層間絶縁膜としてのＯ／Ｎ膜１０が
構成され、ポリシリコン膜７およびタングステンシリサ
イド（ＷＳｉ）８によって、コントロールゲート１２が
構成される。
【００１５】本実施形態においては、フローティングゲ
ート３とコントロールゲート１２との間にある層間絶縁
膜であるＯ／Ｎ膜を形成するとき、フローティングゲー
ト３と絶縁膜の一部分であるＳｉ3 Ｎ4 が同一の装置の
中でＣＶＤ法によって連続工程で形成されることによ
り、ポリシリコン膜と窒化膜（ＳｉＮ）との間に自然酸
化膜の発生が防止される。以下、図１〜図５を参照しつ
つ、本実施形態における半導体記憶装置の製造方法につ
いて説明する。
ート３とコントロールゲート１２との間にある層間絶縁
膜であるＯ／Ｎ膜を形成するとき、フローティングゲー
ト３と絶縁膜の一部分であるＳｉ3 Ｎ4 が同一の装置の
中でＣＶＤ法によって連続工程で形成されることによ
り、ポリシリコン膜と窒化膜（ＳｉＮ）との間に自然酸
化膜の発生が防止される。以下、図１〜図５を参照しつ
つ、本実施形態における半導体記憶装置の製造方法につ
いて説明する。
【００１６】図１に示すように、半導体基板上に素子分
離領域１が形成されたあと、ゲート酸化膜２を構成する
二酸化シリコン（ＳｉＯ2 ）膜が成膜される。
離領域１が形成されたあと、ゲート酸化膜２を構成する
二酸化シリコン（ＳｉＯ2 ）膜が成膜される。
【００１７】そして、図２に示すように、ＣＶＤ装置に
より、リン（Ｐ）のドープされたポリシリコン膜３ａが
１００ｎｍ程度堆積され、このときガスとしてはシラン
（ＳｉＨ4 ）とフォスフィン（ＰＨ3 ）が用いられ、温
度は摂氏６００度〜７００度に設定される。
より、リン（Ｐ）のドープされたポリシリコン膜３ａが
１００ｎｍ程度堆積され、このときガスとしてはシラン
（ＳｉＨ4 ）とフォスフィン（ＰＨ3 ）が用いられ、温
度は摂氏６００度〜７００度に設定される。
【００１８】リンのドープされたポリシリコン膜３ａの
堆積が終わったあと、ガスがシランとアンモニア（ＮＨ
3 ）に変えられ、ポリシリコン膜３ａの表面に窒化膜
（Ｓｉ 3 Ｎ4 ）膜５ａが１０ｎｍ程度以下に堆積され
る。なお、このときの温度が摂氏６００度〜７００度に
設定される。図２はポリシリコン膜３ａおよび窒化膜５
ａが形成されたあとの状態を示している。
堆積が終わったあと、ガスがシランとアンモニア（ＮＨ
3 ）に変えられ、ポリシリコン膜３ａの表面に窒化膜
（Ｓｉ 3 Ｎ4 ）膜５ａが１０ｎｍ程度以下に堆積され
る。なお、このときの温度が摂氏６００度〜７００度に
設定される。図２はポリシリコン膜３ａおよび窒化膜５
ａが形成されたあとの状態を示している。
【００１９】次いで、図３に示すように、フローティン
グゲート３の加工のため、窒化膜５ａとポリシリコン膜
３ａが同一のフォトレジストマスク１１によってエッチ
ングされる。このエッチングの結果、フローティングゲ
ート３が形成され、さらにフローティングゲート３の表
面に窒化膜５が形成される。
グゲート３の加工のため、窒化膜５ａとポリシリコン膜
３ａが同一のフォトレジストマスク１１によってエッチ
ングされる。このエッチングの結果、フローティングゲ
ート３が形成され、さらにフローティングゲート３の表
面に窒化膜５が形成される。
【００２０】窒化膜５ａに対して酸化処理が行なわれ、
エッチング時のダメージを回復させるとともに、フロー
ティングゲート３の側壁の酸化処理が行なわれる。な
お、このときの酸化処理はフローティングゲート３の側
壁に酸化膜が１０ｎｍ程度以上に形成される。処理温度
は、たとえば、摂氏８００度以上、ガス条件はドライ酸
素（Ｄｒｙ Ｏ2 ）などが用いられる。図４に示すよう
に、酸化処理の結果、フローティングゲート３の側壁に
酸化膜が形成される。
エッチング時のダメージを回復させるとともに、フロー
ティングゲート３の側壁の酸化処理が行なわれる。な
お、このときの酸化処理はフローティングゲート３の側
壁に酸化膜が１０ｎｍ程度以上に形成される。処理温度
は、たとえば、摂氏８００度以上、ガス条件はドライ酸
素（Ｄｒｙ Ｏ2 ）などが用いられる。図４に示すよう
に、酸化処理の結果、フローティングゲート３の側壁に
酸化膜が形成される。
【００２１】さらに窒化膜５の表面に酸化膜（Ｓｉ
Ｏ2 ）６を形成するためにＣＶＤ（たとえば、ＨＴＯ）
を用いて酸化膜が堆積される。これによって、層間絶縁
膜としてのＯ／Ｎ膜１０が形成される。図４は層間絶縁
膜としてのＯ／Ｎ膜１０が形成されたあとの状態を示し
ている。
Ｏ2 ）６を形成するためにＣＶＤ（たとえば、ＨＴＯ）
を用いて酸化膜が堆積される。これによって、層間絶縁
膜としてのＯ／Ｎ膜１０が形成される。図４は層間絶縁
膜としてのＯ／Ｎ膜１０が形成されたあとの状態を示し
ている。
【００２２】次いで、コントロールゲート１２を形成す
るためポリシリコン膜７が堆積され、いわゆるインプラ
（イオン注入）またはリンプレデが行なわれ、リンのド
ープされたポリシリコン膜７が成膜される。さらに必要
ならば、タングステンシリサイド（ＷＳｉ）８などのシ
リサイドが堆積される。
るためポリシリコン膜７が堆積され、いわゆるインプラ
（イオン注入）またはリンプレデが行なわれ、リンのド
ープされたポリシリコン膜７が成膜される。さらに必要
ならば、タングステンシリサイド（ＷＳｉ）８などのシ
リサイドが堆積される。
【００２３】そしてキャパシタが加工され、その後、従
来と同様な処理によって半導体記憶素子が構成される。
来と同様な処理によって半導体記憶素子が構成される。
【００２４】上述したように、本実施形態のプロセスに
よって形成されたメモリセルが図５に示すように下部電
極、すなわちフローティングゲート３の側壁部分が従来
のメモリセルの構造とは異なるが、層間絶縁膜が形成さ
れるので問題がない。
よって形成されたメモリセルが図５に示すように下部電
極、すなわちフローティングゲート３の側壁部分が従来
のメモリセルの構造とは異なるが、層間絶縁膜が形成さ
れるので問題がない。
【００２５】以上説明したように、本実施形態によれ
ば、ＣＶＤによって、シラン（ＳｉＨ 4 ）とフォスフィ
ン（ＰＨ3 ）ガスを用いてフローティングゲート３を構
成するポリシリコン膜３ａを形成したあと、同一の装置
の中でシランとアンモニア（ＮＨ3 ）ガスに変え、窒化
膜（Ｓｉ3 Ｎ4 ）５ａを成膜するので、層間絶縁膜とし
てのＯ／Ｎ膜１０を成膜するとき、同一の装置の中で連
続工程でポリシリコン膜３ａと窒化膜５ａを形成するこ
とによって、ポリシリコン膜３ａと窒化膜５ａとの間に
自然酸化膜の発生が防止でき、層間絶縁膜としてのＯ／
Ｎ膜１０の信頼性の向上を図れる。
ば、ＣＶＤによって、シラン（ＳｉＨ 4 ）とフォスフィ
ン（ＰＨ3 ）ガスを用いてフローティングゲート３を構
成するポリシリコン膜３ａを形成したあと、同一の装置
の中でシランとアンモニア（ＮＨ3 ）ガスに変え、窒化
膜（Ｓｉ3 Ｎ4 ）５ａを成膜するので、層間絶縁膜とし
てのＯ／Ｎ膜１０を成膜するとき、同一の装置の中で連
続工程でポリシリコン膜３ａと窒化膜５ａを形成するこ
とによって、ポリシリコン膜３ａと窒化膜５ａとの間に
自然酸化膜の発生が防止でき、層間絶縁膜としてのＯ／
Ｎ膜１０の信頼性の向上を図れる。
【００２６】第２実施形態 以下、図１〜図５を参照しつつ、本発明に係る半導体記
憶装置の製造方法の第２の実施形態について説明する。
なお、本第２の実施形態においては、フローティングゲ
ート３の側壁に酸化膜が形成されるとともに、窒化膜５
ａの表面に酸化シリコン膜６が成膜される点では、前述
の第１の実施形態とは異なり、それ以外の製造工程は第
１の実施形態とほぼ同様である。
憶装置の製造方法の第２の実施形態について説明する。
なお、本第２の実施形態においては、フローティングゲ
ート３の側壁に酸化膜が形成されるとともに、窒化膜５
ａの表面に酸化シリコン膜６が成膜される点では、前述
の第１の実施形態とは異なり、それ以外の製造工程は第
１の実施形態とほぼ同様である。
【００２７】まず、図１に示すように、半導体基板上に
素子分離領域１が形成されたあと、ゲート酸化膜２を構
成する二酸化シリコン（ＳｉＯ2 ）膜が成膜される。
素子分離領域１が形成されたあと、ゲート酸化膜２を構
成する二酸化シリコン（ＳｉＯ2 ）膜が成膜される。
【００２８】そして、図２に示すように、ＣＶＤ装置に
より、リン（Ｐ）のドープされたポリシリコン膜３ａが
１００ｎｍ程度堆積され、このときガスとしてはシラン
（ＳｉＨ4 ）とフォスフィン（ＰＨ3 ）が用いられ、温
度は摂氏６００度〜７００度に設定される。
より、リン（Ｐ）のドープされたポリシリコン膜３ａが
１００ｎｍ程度堆積され、このときガスとしてはシラン
（ＳｉＨ4 ）とフォスフィン（ＰＨ3 ）が用いられ、温
度は摂氏６００度〜７００度に設定される。
【００２９】リンのドープされたポリシリコン膜３ａの
堆積が終わったあと、ガスがシランとアンモニア（ＮＨ
3 ）に変えられ、ポリシリコン膜３ａの表面に窒化膜
（Ｓｉ 3 Ｎ4 ）膜５ａが１０ｎｍ程度以下に堆積され
る。なお、このときの温度が摂氏６００度〜７００度に
設定される。図２はポリシリコン膜３ａおよび窒化膜５
ａが形成されたあとの状態を示している。
堆積が終わったあと、ガスがシランとアンモニア（ＮＨ
3 ）に変えられ、ポリシリコン膜３ａの表面に窒化膜
（Ｓｉ 3 Ｎ4 ）膜５ａが１０ｎｍ程度以下に堆積され
る。なお、このときの温度が摂氏６００度〜７００度に
設定される。図２はポリシリコン膜３ａおよび窒化膜５
ａが形成されたあとの状態を示している。
【００３０】次いで、図３に示すように、フローティン
グゲート３の加工のため、窒化膜５ａとポリシリコン膜
３ａが同一のフォトレジストマスク１１によってエッチ
ングされる。このエッチングの結果、フローティングゲ
ート３が形成され、さらにフローティングゲート３の表
面に窒化膜５が形成される。
グゲート３の加工のため、窒化膜５ａとポリシリコン膜
３ａが同一のフォトレジストマスク１１によってエッチ
ングされる。このエッチングの結果、フローティングゲ
ート３が形成され、さらにフローティングゲート３の表
面に窒化膜５が形成される。
【００３１】窒化膜５に対して酸化処理が行なわれ、エ
ッチング時のダメージを回復させるとともに、フローテ
ィングゲート３の側壁の酸化処理が行なわれる。なお、
このときの酸化処理はフローティングゲート３の側壁に
酸化膜が１０ｎｍ程度以上に形成される。処理温度は、
たとえば、摂氏８００度以上、ガス条件はドライ酸素
（Ｄｒｙ Ｏ2 ）などが用いられる。また、この酸化処
理によって、窒化膜５ａの表面にＯ／Ｎ膜１０を構成す
る上部酸化膜（ＳｉＯ2 ）６が同時に形成され、窒化膜
５ａおよび上部酸化膜６ａにより、Ｏ／Ｎ膜１０が構成
される。図４はフローティングゲート３の側壁に酸化膜
が形成され、さらに層間絶縁膜としてのＯ／Ｎ膜１０が
形成されたあとの状態を示している。
ッチング時のダメージを回復させるとともに、フローテ
ィングゲート３の側壁の酸化処理が行なわれる。なお、
このときの酸化処理はフローティングゲート３の側壁に
酸化膜が１０ｎｍ程度以上に形成される。処理温度は、
たとえば、摂氏８００度以上、ガス条件はドライ酸素
（Ｄｒｙ Ｏ2 ）などが用いられる。また、この酸化処
理によって、窒化膜５ａの表面にＯ／Ｎ膜１０を構成す
る上部酸化膜（ＳｉＯ2 ）６が同時に形成され、窒化膜
５ａおよび上部酸化膜６ａにより、Ｏ／Ｎ膜１０が構成
される。図４はフローティングゲート３の側壁に酸化膜
が形成され、さらに層間絶縁膜としてのＯ／Ｎ膜１０が
形成されたあとの状態を示している。
【００３２】次いで、コントロールゲート１２を形成す
るためポリシリコン膜７が堆積され、インプラまたはリ
ンプレデが行なわれ、リンのドープされたポリシリコン
膜７が成膜される。さらに必要ならば、タングステンシ
リサイド（ＷＳｉ）８などのシリサイドが堆積される。
るためポリシリコン膜７が堆積され、インプラまたはリ
ンプレデが行なわれ、リンのドープされたポリシリコン
膜７が成膜される。さらに必要ならば、タングステンシ
リサイド（ＷＳｉ）８などのシリサイドが堆積される。
【００３３】そしてキャパシタが加工され、その後、従
来と同様な処理によって半導体記憶素子が構成される。
来と同様な処理によって半導体記憶素子が構成される。
【００３４】以上説明したように、本第２の実施形態に
よれば、同一装置の中で連続工程によってポリシリコン
膜３ａと窒化膜５ａを形成し、その後、酸化処理によっ
てフローティングゲート３の側壁を形成すると同時に、
同じ酸化処理により窒化膜５の表面にＯ／Ｎ膜１０を構
成する上部酸化膜６を同時に形成し、Ｏ／Ｎ膜１０を形
成するので、ポリシリコン膜３ａと窒化膜５ａとの間に
自然酸化膜の発生が防止でき、層間絶縁膜としてのＯ／
Ｎ膜１０の信頼性の向上を図れ、さらに半導体記憶装置
の製造プロセスを短縮できる。
よれば、同一装置の中で連続工程によってポリシリコン
膜３ａと窒化膜５ａを形成し、その後、酸化処理によっ
てフローティングゲート３の側壁を形成すると同時に、
同じ酸化処理により窒化膜５の表面にＯ／Ｎ膜１０を構
成する上部酸化膜６を同時に形成し、Ｏ／Ｎ膜１０を形
成するので、ポリシリコン膜３ａと窒化膜５ａとの間に
自然酸化膜の発生が防止でき、層間絶縁膜としてのＯ／
Ｎ膜１０の信頼性の向上を図れ、さらに半導体記憶装置
の製造プロセスを短縮できる。
【００３５】
【発明の効果】以上説明したように、本発明の半導体記
憶装置の製造方法によれば、フローティングゲートを構
成するポリシリコン膜と層間絶縁膜を構成する窒化膜が
同一の装置の中で連続工程によって形成され、ポリシリ
コン膜と窒化膜との間に自然酸化膜の発生が防止でき、
層間絶縁膜としてのＯ／Ｎ膜の信頼性の向上を図れる利
点がある。
憶装置の製造方法によれば、フローティングゲートを構
成するポリシリコン膜と層間絶縁膜を構成する窒化膜が
同一の装置の中で連続工程によって形成され、ポリシリ
コン膜と窒化膜との間に自然酸化膜の発生が防止でき、
層間絶縁膜としてのＯ／Ｎ膜の信頼性の向上を図れる利
点がある。
【図１】本発明に係る半導体記憶装置の製造工程を示す
図であり、素子分離領域およびゲート絶縁膜の形成工程
を説明するための図である。
図であり、素子分離領域およびゲート絶縁膜の形成工程
を説明するための図である。
【図２】本発明に係る半導体記憶装置の製造工程を示す
図であり、フローティングゲートおよび窒化膜の形成工
程を説明するための図である。
図であり、フローティングゲートおよび窒化膜の形成工
程を説明するための図である。
【図３】本発明に係る半導体記憶装置の製造工程を示す
図であり、フローティングゲートおよび窒化膜のエッチ
ング工程を説明するための図である。
図であり、フローティングゲートおよび窒化膜のエッチ
ング工程を説明するための図である。
【図４】本発明に係る半導体記憶装置の製造工程を示す
図であり、窒化膜上の酸化膜形成工程を説明するための
図である。
図であり、窒化膜上の酸化膜形成工程を説明するための
図である。
【図５】本発明に係る半導体記憶装置の製造工程を示す
図であり、コントロールゲートの形成工程を説明するた
めの図である。
図であり、コントロールゲートの形成工程を説明するた
めの図である。
【図６】従来の半導体記憶装置の構造を示す簡略断面図
である。
である。
１…素子分離領域（ＬＯＣＯＳ） ２…ゲート酸化膜 ３ａ…ポリシリコン膜 ３…フローティングゲート ４…下層酸化膜 ５ａ…窒化膜（Ｓｉ3 Ｎ4 ） ５…Ｏ／Ｎ膜の下層窒化膜 ６…Ｏ／Ｎ膜の上部酸化膜 ７…ポリシリコン膜 ８…タングステンシリサイド膜 ９…基板 １０…層間絶縁膜 １１…フォトレジストマスク １２…コントロールゲート
Claims (5)
- 【請求項１】 電荷蓄積層と制御ゲートとを有し、上記
電荷蓄積層と制御ゲートとの間に層間絶縁膜が形成され
る半導体記憶装置の製造方法であって、 上記電荷蓄積層を構成するポリシリコン膜と上記層間絶
縁膜を構成する窒化膜とを同一の装置の中で連続工程に
よって形成し、 上記窒化膜上に酸化膜を形成して層間絶縁膜を形成する
半導体記憶装置の製造方法。 - 【請求項２】 上記連続工程は、ＣＶＤ装置の中でポリ
シリコン膜形成用ガスを用いて上記電荷蓄積層を構成す
るポリシリコン膜を形成した後、 使用ガスをポリシリコン膜形成用ガスから窒化膜形成用
ガスに切り換えて上記層間絶縁膜を構成する窒化膜を形
成する請求項１記載の半導体記憶装置の製造方法。 - 【請求項３】 上記ポリシリコン膜の側壁に酸化膜を形
成した後、上記窒化膜の表面に酸化膜を形成する請求項
１に記載の半導体記憶装置の製造方法。 - 【請求項４】 上記ポリシリコン膜の側壁と上記窒化膜
の表面にある酸化膜を同一の処理によって形成する請求
項１に記載の半導体記憶装置の製造方法。 - 【請求項５】 上記酸化膜形成は熱酸化処理により上記
ポリシリコン膜の側壁の酸化膜の形成を行った後に、Ｃ
ＶＤ処理により上記窒化膜の表面の酸化膜の形成を行う
請求項３に記載の半導体記憶装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1128896A JPH09205155A (ja) | 1996-01-25 | 1996-01-25 | 半導体記憶装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1128896A JPH09205155A (ja) | 1996-01-25 | 1996-01-25 | 半導体記憶装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09205155A true JPH09205155A (ja) | 1997-08-05 |
Family
ID=11773818
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1128896A Pending JPH09205155A (ja) | 1996-01-25 | 1996-01-25 | 半導体記憶装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09205155A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2001069673A1 (en) * | 2000-03-13 | 2001-09-20 | Tadahiro Ohmi | Flash memory device and method for manufacturing the same, and method for forming dielectric film |
| US6344394B1 (en) | 1999-06-03 | 2002-02-05 | Mitsubishi Denki Kabushiki Kaisha | Method of manufacturing a semiconductor memory device having a capacitor with improved dielectric layer |
| WO2003021666A1 (en) * | 2001-08-28 | 2003-03-13 | Renesas Technology Corp. | Nonvolatile storage device and semiconductor integrated circuit |
-
1996
- 1996-01-25 JP JP1128896A patent/JPH09205155A/ja active Pending
Cited By (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6605503B2 (en) | 1999-06-03 | 2003-08-12 | Mitsubishi Denki Kabushiki Kaisha | Method of manufacturing a semiconductor memory device having a capacitor with improved dielectric layer |
| US6344394B1 (en) | 1999-06-03 | 2002-02-05 | Mitsubishi Denki Kabushiki Kaisha | Method of manufacturing a semiconductor memory device having a capacitor with improved dielectric layer |
| US6846753B2 (en) | 2000-03-13 | 2005-01-25 | Tadahiro Ohmi | Flash memory device and a fabrication process thereof, method of forming a dielectric film |
| US6551948B2 (en) | 2000-03-13 | 2003-04-22 | Tadahiro Ohmi | Flash memory device and a fabrication process thereof, method of forming a dielectric film |
| US6838394B2 (en) | 2000-03-13 | 2005-01-04 | Tadahiro Ohmi | Flash memory device and a fabrication process thereof, method of forming a dielectric film |
| WO2001069673A1 (en) * | 2000-03-13 | 2001-09-20 | Tadahiro Ohmi | Flash memory device and method for manufacturing the same, and method for forming dielectric film |
| US6998355B2 (en) | 2000-03-13 | 2006-02-14 | Tadahiro Ohmi | Flash memory device and a fabrication process thereof, method of forming a dielectric film |
| US6998354B2 (en) | 2000-03-13 | 2006-02-14 | Tadahiro Ohmi | Flash memory device and fabrication process thereof, method of forming a dielectric film |
| US7001855B2 (en) | 2000-03-13 | 2006-02-21 | Tadahiro Ohmi | Flash memory device and fabrication process thereof, method of forming a dielectric film |
| US7026681B2 (en) | 2000-03-13 | 2006-04-11 | Tadahiro Ohmi | Flash memory device and fabrication process thereof, method of forming a dielectric film |
| US7109083B2 (en) | 2000-03-13 | 2006-09-19 | Tadahiro Ohmi | Flash memory device and a fabrication process thereof, method of forming a dielectric film |
| KR100833406B1 (ko) * | 2000-03-13 | 2008-05-28 | 다다히로 오미 | 플래시 메모리 소자 및 그 제조 방법, 유전체막의 형성 방법 |
| JP4987206B2 (ja) * | 2000-03-13 | 2012-07-25 | 公益財団法人国際科学振興財団 | フラッシュメモリ素子の製造方法 |
| WO2003021666A1 (en) * | 2001-08-28 | 2003-03-13 | Renesas Technology Corp. | Nonvolatile storage device and semiconductor integrated circuit |
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