JP2003100860A - 半導体装置 - Google Patents

半導体装置

Info

Publication number
JP2003100860A
JP2003100860A JP2001296391A JP2001296391A JP2003100860A JP 2003100860 A JP2003100860 A JP 2003100860A JP 2001296391 A JP2001296391 A JP 2001296391A JP 2001296391 A JP2001296391 A JP 2001296391A JP 2003100860 A JP2003100860 A JP 2003100860A
Authority
JP
Japan
Prior art keywords
trench
semiconductor device
semiconductor substrate
substrate
boundary portion
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2001296391A
Other languages
English (en)
Inventor
Masahisa Sonoda
田 真 久 園
Hiroaki Tsunoda
田 弘 昭 角
Shigeto Sakagami
上 栄 人 坂
Hideumi Kanetaka
高 秀 海 金
Kenji Matsuzaki
崎 憲 二 松
Takanori Matsumoto
本 孝 典 松
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP2001296391A priority Critical patent/JP2003100860A/ja
Priority to KR1020020058386A priority patent/KR20030027743A/ko
Priority to US10/254,680 priority patent/US20030057484A1/en
Priority to CN02143342A priority patent/CN1411048A/zh
Publication of JP2003100860A publication Critical patent/JP2003100860A/ja
Priority to US10/948,661 priority patent/US7368342B2/en
Priority to KR10-2004-0093912A priority patent/KR100470573B1/ko
Priority to KR10-2004-0093911A priority patent/KR100538726B1/ko
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
    • H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
    • H10D84/0151—Manufacturing their isolation regions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
    • H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
    • H10D84/0165—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs the components including complementary IGFETs, e.g. CMOS devices
    • H10D84/0188—Manufacturing their isolation regions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/02—Manufacture or treatment characterised by using material-based technologies
    • H10D84/03—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology
    • H10D84/038—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology using silicon technology, e.g. SiGe
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
    • H10W10/01—Manufacture or treatment
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
    • H10W10/01—Manufacture or treatment
    • H10W10/011—Manufacture or treatment of isolation regions comprising dielectric materials
    • H10W10/014—Manufacture or treatment of isolation regions comprising dielectric materials using trench refilling with dielectric materials, e.g. shallow trench isolations
    • H10W10/0145—Manufacture or treatment of isolation regions comprising dielectric materials using trench refilling with dielectric materials, e.g. shallow trench isolations of trenches having shapes other than rectangular or V-shape
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
    • H10W10/10—Isolation regions comprising dielectric materials
    • H10W10/17—Isolation regions comprising dielectric materials formed using trench refilling with dielectric materials, e.g. shallow trench isolations

Landscapes

  • Element Separation (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

(57)【要約】 【課題】 ＳＴＩを有する半導体装置に使用されるトレ
ンチの内壁の平面と平面との境界における辺、角または
隅などの境界部の周辺に応力が集中せず、境界部に結晶
欠陥が発生し難い半導体装置を提供する。 【解決手段】 本発明による半導体装置１００は、素子
が形成される基板表面１２を有する半導体基板１０と、
基板表面のうち素子が形成される素子領域と他の領域と
を電気的に分離するトレンチ６０とを備え、トレンチの
側面６２と底面６４との間にある境界部８０が、80nm以
上の曲率半径を有する曲面形状に成形されている。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体装置に係
り、特に、STIによって素子分離されている半導体装置
に関する。
【０００２】
【従来の技術】従来から、半導体装置を微小化するため
に、選択酸化法によって素子分離をする方法に代えて、
STI（Shallow Trench Isolation）によって素子分離を
する方法が用いられている。STIは、トレンチを設ける
ことによって半導体装置のうち素子を形成する素子領域
を他の素子領域や素子を形成しない領域から電気的に絶
縁する。即ち、STIにおいては、 選択酸化法に代えてト
レンチが素子分離領域に形成される。
【０００３】図４は、従来のSTIを有する半導体装置４
００の製造途中における拡大断面図である。半導体基板
１０の基板表面上にゲート絶縁膜２０が形成されてい
る。ゲート絶縁膜２０上には非晶質シリコン膜により形
成されているゲート電極３０が形成されている。ゲート
電極３０上にはシリコン窒化膜４０が堆積されている。
シリコン窒化膜４０上にはシリコン酸化膜５０が堆積さ
れている。
【０００４】フォト・リソグラフィを利用して、シリコ
ン窒化膜４０およびシリコン酸化膜５０が所定のパター
ンにエッチングされる。次に、シリコン酸化膜５０をマ
スクとして、ゲート電極３０、ゲート絶縁膜２０および
半導体基板１０がエッチングされる。このエッチングに
よって、半導体基板１０に到達するトレンチ６０が形成
される。
【０００５】続いて、トレンチ６０の側面部分および底
面部分がRTO(Rapid Thermal Oxidation)によって酸素Ｏ
２雰囲気中、1000℃で酸化される。図４には、RTOを処
理した後のトレンチ６０およびその周辺の拡大断面図が
示されている。
【０００６】トレンチ６０の側面および底面にはRTOに
よってシリコン酸化膜７０が形成されている。シリコン
酸化膜７０によって、半導体基板１０等が保護される。
【０００７】
【発明が解決しようとする課題】酸素Ｏ２雰囲気中でト
レンチ６０を酸化する場合には、シリコン結晶中へ拡散
する酸化種の拡散係数が比較的小さい。特に、平面と平
面との境界における辺、角または隅などの境界部の周辺
には、酸化が進むにともない応力がかかる。比較的大き
な応力がかかっている境界部の周辺への酸化種の拡散係
数は、応力が比較的小さい平面部への酸化種の拡散係数
に比べより小さい。
【０００８】したがって、半導体装置４００におけるト
レンチ６０の底部に形成された境界部８０は酸化され難
い。よって、境界部８０に近いほど、形成される酸化膜
の膜厚は、平坦な面に似形成される酸化膜の膜厚に比較
して薄くなる。それによって、境界部８０は比較的小さ
い曲率半径を有する曲面になるか、または尖った形状に
なりやすい。図２（Ａ）に示すように、境界部８０の曲
率半径が小さくまたは尖った形状ほど、境界部８０には
より大きな応力が集中する。境界部８０への応力は、酸
化によって集中する応力のほかに、半導体基板１０の上
に堆積される非晶質シリコン、シリコン窒化膜またはシ
リコン酸化膜などからの応力も含む。
【０００９】図2（Ａ）に示すように、トレンチ６０の
境界部８０に応力が集中することによって、境界部８０
に結晶欠陥９０が発生しやすくなる。結晶欠陥９０は、
電荷のリークなどを引き起こし、半導体装置の正常な動
作を妨げ、半導体装置の故障の原因になる。
【００１０】そこで、本発明の目的は、ＳＴＩに使用さ
れるトレンチの内壁の平面と平面との境界における辺、
角または隅などの境界部の周辺に応力が集中せず、境界
部に結晶欠陥が発生し難い半導体装置を提供することで
ある。
【００１１】
【課題を解決するための手段】本発明に従った実施の形
態による半導体装置は、素子が形成される基板表面を有
する半導体基板と、基板表面と対向する対向面を有し、
ゲート絶縁膜によって半導体基板と電気的に絶縁されて
いるゲート電極と、ゲート電極を貫通して半導体基板に
まで到達するように形成され、基板表面のうち素子が形
成される素子領域と他の領域とを電気的に分離するトレ
ンチとを備え、トレンチの側面と底面との間にある境界
部が、80nm以上の曲率半径を有する曲面形状をなしてい
る。
【００１２】本発明に従った実施の形態による半導体装
置は、素子が形成される基板表面を有する半導体基板
と、基板表面と対向する対向面を有し、ゲート絶縁膜に
よって半導体基板と電気的に絶縁されているゲート電極
と、ゲート電極を貫通して半導体基板にまで到達するよ
うに形成され、基板表面のうち素子が形成される素子領
域と他の領域とを電気的に分離するトレンチとを備え、
トレンチの側面および底面に形成されたそれぞれの酸化
膜の膜厚がほぼ等しい。
【００１３】好ましくは、トレンチの側面および底面は
ほぼ平面である。
【００１４】本発明に従った実施の形態による半導体装
置の製造方法は、半導体基板上にゲート絶縁膜を形成す
るステップと、ゲート絶縁膜上に半導体基板と電気的に
絶縁するようにゲート電極を形成するステップと、基板
表面のうち素子が形成される素子領域と他の領域とを電
気的に分離するトレンチを形成するために、ゲート電
極、ゲート酸化膜および半導体基板をエッチングするス
テップと、トレンチの内部をCl2またはHBr系のガスを用
いてさらにエッチングするステップと、を含む。
【００１５】
【発明の実施の形態】以下、図面を参照し、本発明によ
る実施の形態を説明する。尚、本実施の形態は本発明を
限定するものではない。
【００１６】図１（Ａ）、図１（Ｂ）および図１（Ｃ）
は、本発明に従った実施の形態によるSTIを有する半導
体装置１００のトレンチおよびその周辺の拡大断面図で
ある。半導体装置１００は図１（Ａ）、図１（Ｂ）およ
び図１（Ｃ）の順に製造される。
【００１７】まず、図１（Ａ）を参照して、基板表面１
２を有する半導体基板１０の基板表面１２上にゲート絶
縁膜２０が形成されている。ゲート絶縁膜２０上には非
晶質シリコン膜により形成されているゲート電極３０が
形成されている。ゲート電極３０上にはシリコン窒化膜
４０が堆積されている。シリコン窒化膜４０上にはシリ
コン酸化膜５０が堆積されている。
【００１８】フォト・リソグラフィを利用することによ
ってシリコン酸化膜５０、シリコン窒化膜４０およびゲ
ート電極３０が所定のパターンにエッチングされる。
【００１９】次に、図1（Ｂ）を参照して、シリコン酸
化膜５０をマスクとしてゲート絶縁膜２０および半導体
基板１０がエッチングされる。このエッチングによっ
て、ゲート絶縁膜２０を貫通して半導体基板１０に到達
するトレンチ６０が形成される。トレンチ６０が形成さ
れるときに半導体基板１０をエッチングする際、一般的
に用いられているRIE法によるエッチングの工程に、さ
らに比較的高圧のもとでCl2およびHBrを含むエッチング
ガスでRIE法によるエッチングをする工程が追加され
る。
【００２０】続いて、トレンチ６０の側面部分および底
面部分が、RTOによって酸素Ｏ２の雰囲気中において100
0℃で酸化される。図１（Ｂ）には、酸素Ｏ２の雰囲気
中で酸化処理された後のトレンチ６０およびその周辺の
拡大断面図が示されている。但し、この酸化は、酸素Ｏ
２に代えて水素Ｈ２および酸素Ｏ２またはオゾンO３の
雰囲気中で処理されてもよい。水素Ｈ２および酸素Ｏ２
の雰囲気中またはオゾンO３の雰囲気中での酸化処理
は、酸素Ｏ２のみの雰囲気中での酸化処理に比較して境
界部８０の曲率半径をさらに大きくすることができる。
【００２１】半導体基板１０の基板表面にトレンチ６０
が形成される。トレンチ６０は、素子が形成される領域
と他の領域とを電気的に分離する。トレンチ６０の側面
６２と底面６４との間にある底部の境界部８０は、比較
的大きな曲率半径を有する曲面形状に成形されている。
本実施の形態によれば、境界部８０は約80nm以上の曲率
半径を有する。また、側面６２および底面６４はほぼ平
面である。即ち、側面６２および底面６４の曲率半径は
ほぼ無限大である。
【００２２】尚、本実施の形態においては、RIE法によ
るエッチングの工程にCl2およびHBrを含むエッチングガ
スでRIE法によるエッチングをする工程が追加されてい
る。しかし、Cl2およびHBrを含むエッチングガスによる
エッチングを付加することなく、一般的なRIE法による
エッチングの後であっても、水素Ｈ２および酸素Ｏ２の
雰囲気中またはオゾンO３の雰囲気中での酸化処理は、
酸素Ｏ２のみの雰囲気中での酸化処理に比較して境界部
８０の曲率半径を大きくすることができる。
【００２３】その他、境界部８０が比較的大きな曲率半
径を有する曲面形状に成形され得る方法であれば、上記
のエッチング工程または酸化工程に限らず本実施の形態
に使用することができる。
【００２４】さらに、図１（Ｃ）を参照して、シリコン
酸化材料９０がトレンチ６０内にHDP(High Density Pla
sma)法により堆積される。シリコン酸化材料９０がCMP
法により平坦化された後、半導体基板１０は約900℃の
窒素雰囲気中で加熱される。半導体基板１０はNH４F溶
液に晒された後、シリコン窒化膜４０が約150℃の燐酸
処理により除去される。その後、シリコン酸化材料９０
およびゲート電極３０の上に燐を含むドープド・ポリシ
リコン９２が減圧CVD法により形成される。次に、減圧C
VD法により、ONO膜（シリコン酸化膜、シリコン窒化
膜、シリコン酸化膜の三層膜）１０１、燐が添加された
非晶質シリコン膜１０３、WＳi膜１０５およびシリコン
酸化膜１０７を堆積する。
【００２５】シリコン酸化膜１０７はフォトリソグラフ
ィ法により所望のパターンにパターンニングされ、RIE
法によりエッチングされる。このシリコン酸化膜１０７
をマスクにONO膜１０１、燐が添加された非晶質シリコ
ン膜１０３およびWＳi膜１０５がRIE法によりエッチン
グされる。
【００２６】さらに、その後、所定の工程を経て、トレ
ンチ６０によって素子分離された半導体装置１００が形
成される。
【００２７】図２（A）および図２（B）は、それぞれ図
４の境界部８０および図１（B）の境界部８０の拡大断
面図である。理解を容易にするために、図２（A）およ
び図２（B）には、シリコン酸化膜７０を除去した状態
の断面図が示されている。
【００２８】図２（Ａ）に示すように、従来の半導体装
置４００においては、境界部８０の曲率半径が小さく、
尖ったまたは鋭角な形状ほど、境界部８０にはより大き
な応力が集中する。トレンチ６０の境界部８０に応力が
集中することによって、境界部８０に結晶欠陥９０が発
生しやすくなる。結晶欠陥９０は、半導体装置４００の
正常な動作を妨げ、半導体装置４００の故障の原因にな
る。例えば、境界部８０に発生した結晶欠陥９０がウェ
ルを貫通することによって、電荷がウェルからリークす
る。それによって、半導体装置４００はスタンドバイ不
良を起こす。
【００２９】一方で、図２（B）に示すように、本発明
による半導体装置１００においては、境界部８０の曲率
半径が大きく、境界部８０には応力が集中し難い。トレ
ンチ６０の境界部８０に応力が集中し難いので、境界部
８０に結晶欠陥９０が発生し難い。よって、半導体装置
１００は正常な動作を維持することができ、半導体装置
１００は故障し難い。本実施の形態の境界部８０の曲率
半径は約80nm以上である。
【００３０】尚、図２（A）および図２（B）には、境界
部８０の曲率半径を理解し易く示すために破線円が描か
れている。
【００３１】図３は、半導体装置の境界部８０の曲率半
径と結晶欠陥によるスタンバイ時のリーク不良率との関
係を表すグラフを示した図である。従来による半導体装
置４００の境界部８０の曲率半径は約50nm以下である。
図３に示されるように、境界部８０の曲率半径が50nm以
下の場合には、リーク不良率が約3％以上になる。
【００３２】一方で、本発明による半導体装置１００の
境界部８０の曲率半径は約80nm以上である。図３に示さ
れるように、境界部８０の曲率半径が80nm以上の場合に
は、リーク不良率がほぼ0％になる。
【００３３】即ち、図３のグラフからトレンチ６０の底
部における境界部８０の曲率半径が大きいほどリーク不
良率が低下することがわかる。
【００３４】従って、本発明による半導体装置１００に
おいては、境界部８０の曲率半径が従来の半導体装置４
００に比べ大きく、境界部８０には応力が集中し難いの
で、境界部８０に結晶欠陥９０が発生し難い。よって、
半導体装置１００の正常な動作を妨げることがない。例
えば、境界部８０には結晶欠陥９０等は発生せず、電荷
がウェルからリークするようなことが無い。よって、半
導体装置１００はスタンドバイ不良を起こすようなこと
が無い。
【００３５】
【発明の効果】本発明に従った半導体装置においては、
STIに使用されるトレンチの内壁の平面と平面との境界
における辺、角または隅などの境界部の周辺に応力が集
中せず、境界部に結晶欠陥等が生じず、不良が発生しな
い。
【図面の簡単な説明】
【図１】本発明に従った実施の形態によるSTIを有する
半導体装置１００のトレンチおよびその周辺の拡大断面
図。
【図２】図４の境界部８０および図１（B）の境界部８
０の拡大断面図。
【図３】半導体装置の境界部８０の曲率半径と結晶欠陥
によるスタンバイ時のリーク不良率との関係を表すグラ
フを示した図。
【図４】従来のSTIを有する半導体装置４００の製造途
中における拡大断面図。
【符号の説明】
１００、４００ 半導体装置 １０ 半導体基板 ２０ ゲート絶縁膜 ３０ ゲート電極 ４０ シリコン窒化膜 ５０ シリコン酸化膜 ６０ トレンチ ６２ 側面 ６４ 底面 ７０ シリコン酸化膜 ８０ 境界部 ９０ シリコン酸化材料
フロントページの続き (72)発明者 坂 上 栄 人 三重県四日市市山之一色町800番地 株式 会社東芝四日市工場内 (72)発明者 金 高 秀 海 三重県四日市市山之一色町800番地 株式 会社東芝四日市工場内 (72)発明者 松 崎 憲 二 三重県四日市市山之一色町800番地 株式 会社東芝四日市工場内 (72)発明者 松 本 孝 典 三重県四日市市山之一色町800番地 株式 会社東芝四日市工場内 Ｆターム(参考） 5F032 AA33 AA37 AA44 AA45 AA67 AA77 BA01 CA17 DA04 DA23 DA33 DA53 DA74

Claims (4)

    【特許請求の範囲】
  1. 【請求項１】素子が形成される基板表面を有する半導体
    基板と、 前記基板表面と対向する対向面を有し、ゲート絶縁膜に
    よって前記半導体基板と電気的に絶縁されているゲート
    電極と、 前記ゲート電極を貫通して前記半導体基板にまで到達す
    るように形成され、前記基板表面のうち素子が形成され
    る素子領域と他の領域とを電気的に分離するトレンチと
    を備え、 前記トレンチの側面と前記トレンチの底面との間にある
    境界部が、80nm以上の曲率半径を有する曲面形状をなし
    ていることを特徴とする半導体装置。
  2. 【請求項２】素子が形成される基板表面を有する半導体
    基板と、 前記基板表面と対向する対向面を有し、ゲート絶縁膜に
    よって前記半導体基板と電気的に絶縁されているゲート
    電極と、 前記ゲート電極を貫通して前記半導体基板にまで到達す
    るように形成され、前記基板表面のうち素子が形成され
    る素子領域と他の領域とを電気的に分離するトレンチと
    を備え、 前記トレンチの側面および底面に形成されたそれぞれの
    酸化膜の膜厚がほぼ等しいことを特徴とする半導体装
    置。
  3. 【請求項３】前記トレンチの側面および底面はほぼ平面
    であることを特徴とする請求項1または請求項２に記載
    の半導体装置。
  4. 【請求項４】半導体基板上にゲート絶縁膜を形成するス
    テップと、 前記ゲート絶縁膜上に前記半導体基板と電気的に絶縁す
    るようにゲート電極を形成するステップと、 前記基板表面のうち素子が形成される素子領域と他の領
    域とを電気的に分離するトレンチを形成するために、前
    記ゲート電極、前記ゲート酸化膜および前記半導体基板
    をエッチングするステップと、 前記トレンチの内部をCl2またはHBr系のガスを用いてさ
    らにエッチングするステップと、を含むことを特徴とす
    る半導体装置の製造方法。
JP2001296391A 2001-09-27 2001-09-27 半導体装置 Pending JP2003100860A (ja)

Priority Applications (7)

Application Number Priority Date Filing Date Title
JP2001296391A JP2003100860A (ja) 2001-09-27 2001-09-27 半導体装置
KR1020020058386A KR20030027743A (ko) 2001-09-27 2002-09-26 반도체 장치
US10/254,680 US20030057484A1 (en) 2001-09-27 2002-09-26 Semiconductor device and method of manufacturing the same
CN02143342A CN1411048A (zh) 2001-09-27 2002-09-26 半导体装置
US10/948,661 US7368342B2 (en) 2001-09-27 2004-09-24 Semiconductor device and method of manufacturing the same
KR10-2004-0093912A KR100470573B1 (ko) 2001-09-27 2004-11-17 반도체 장치의 제조 방법
KR10-2004-0093911A KR100538726B1 (ko) 2001-09-27 2004-11-17 반도체 장치

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2001296391A JP2003100860A (ja) 2001-09-27 2001-09-27 半導体装置

Publications (1)

Publication Number Publication Date
JP2003100860A true JP2003100860A (ja) 2003-04-04

Family

ID=19117642

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2001296391A Pending JP2003100860A (ja) 2001-09-27 2001-09-27 半導体装置

Country Status (4)

Country Link
US (2) US20030057484A1 (ja)
JP (1) JP2003100860A (ja)
KR (3) KR20030027743A (ja)
CN (1) CN1411048A (ja)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100897958B1 (ko) 2007-10-15 2009-05-18 주식회사 동부하이텍 반도체 장치의 소자 분리막 및 이의 형성방법
CN114864477A (zh) * 2021-01-20 2022-08-05 长鑫存储技术有限公司 半导体结构及其制造方法
JP7592464B2 (ja) 2020-11-06 2024-12-02 キオクシア株式会社 半導体記憶装置

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003017595A (ja) 2001-06-29 2003-01-17 Toshiba Corp 半導体装置
US20070059874A1 (en) * 2005-07-06 2007-03-15 Sematech, Inc. Dual Metal Gate and Method of Manufacture
JP4322856B2 (ja) * 2005-09-29 2009-09-02 株式会社東芝 化学反応装置及び燃料電池システム
JP5966301B2 (ja) * 2011-09-29 2016-08-10 富士通株式会社 化合物半導体装置及びその製造方法

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0620108B2 (ja) * 1987-03-23 1994-03-16 三菱電機株式会社 半導体装置の製造方法
JPH09162168A (ja) 1995-12-05 1997-06-20 Nissan Motor Co Ltd 半導体装置の製造方法
JP3313024B2 (ja) * 1996-05-27 2002-08-12 三菱電機株式会社 トレンチ分離構造の最適化方法
US5882982A (en) * 1997-01-16 1999-03-16 Vlsi Technology, Inc. Trench isolation method
US6100132A (en) * 1997-06-30 2000-08-08 Kabushiki Kaisha Toshiba Method of deforming a trench by a thermal treatment
US6165854A (en) * 1998-05-04 2000-12-26 Texas Instruments - Acer Incorporated Method to form shallow trench isolation with an oxynitride buffer layer
JP3472482B2 (ja) * 1998-06-30 2003-12-02 富士通株式会社 半導体装置の製造方法と製造装置
JP3420103B2 (ja) 1999-04-13 2003-06-23 Ｎｅｃエレクトロニクス株式会社 素子分離用シリコンシャロートレンチエッチング方法
JP3566880B2 (ja) 1999-04-28 2004-09-15 シャープ株式会社 素子分離領域の形成方法
US6140206A (en) * 1999-06-14 2000-10-31 Chartered Semiconductor Manufacturing Ltd. Method to form shallow trench isolation structures
JP4244456B2 (ja) * 1999-08-04 2009-03-25 株式会社デンソー 半導体装置の製造方法、絶縁ゲート型バイポーラトランジスタの製造方法及び絶縁ゲート型バイポーラトランジスタ
US6207534B1 (en) * 1999-09-03 2001-03-27 Chartered Semiconductor Manufacturing Ltd. Method to form narrow and wide shallow trench isolations with different trench depths to eliminate isolation oxide dishing
US6277710B1 (en) * 1999-11-15 2001-08-21 Chartered Semiconductor Manufacturing Ltd. Method of forming shallow trench isolation
JP2003007864A (ja) * 2001-06-22 2003-01-10 Nec Corp 不揮発性半導体記憶装置の製造方法
US6720235B2 (en) * 2002-09-10 2004-04-13 Silicon Integrated System Corp. Method of forming shallow trench isolation in a semiconductor substrate

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100897958B1 (ko) 2007-10-15 2009-05-18 주식회사 동부하이텍 반도체 장치의 소자 분리막 및 이의 형성방법
JP7592464B2 (ja) 2020-11-06 2024-12-02 キオクシア株式会社 半導体記憶装置
CN114864477A (zh) * 2021-01-20 2022-08-05 长鑫存储技术有限公司 半导体结构及其制造方法
CN114864477B (zh) * 2021-01-20 2024-09-20 长鑫存储技术有限公司 半导体结构及其制造方法

Also Published As

Publication number Publication date
US20030057484A1 (en) 2003-03-27
US20050040439A1 (en) 2005-02-24
KR20040111237A (ko) 2004-12-31
US7368342B2 (en) 2008-05-06
KR100538726B1 (ko) 2005-12-26
CN1411048A (zh) 2003-04-16
KR100470573B1 (ko) 2005-02-21
KR20040111236A (ko) 2004-12-31
KR20030027743A (ko) 2003-04-07

Similar Documents

Publication Publication Date Title
JPH0580148B2 (ja)
JPH07273063A (ja) 半導体装置およびその製造方法
JPH10199969A (ja) トレンチ隔離構造を持つ半導体装置の製造方法
US20020127818A1 (en) Recess-free trench isolation structure and method of forming the same
JP4633554B2 (ja) フラッシュメモリ素子の製造方法
JP3933371B2 (ja) 高選択性ｃｍｐを用いた集積回路装置のトレンチ素子分離方法
JP5121102B2 (ja) 半導体装置の製造方法
JPH10144785A (ja) 半導体装置及びその素子分離方法
JP2003100860A (ja) 半導体装置
US6291288B1 (en) Method of fabricating a thin and structurally-undefective dielectric structure for a storage capacitor in dynamic random-access memory
US6124184A (en) Method for forming isolation region of semiconductor device
US6548373B2 (en) Method for forming shallow trench isolation structure
JPH09120989A (ja) スペーサを利用した半導体装置のトレンチの形成方法
US6391739B1 (en) Process of eliminating a shallow trench isolation divot
KR100964110B1 (ko) 삼중게이트절연막을 갖는 반도체집적회로장치 및 그 제조방법
JP3844896B2 (ja) 半導体素子の隔離構造及びその形成方法
JPH07122737A (ja) 半導体装置及びその製造方法
JPH0818054A (ja) 半導体装置及びその製造方法
JPH10214795A (ja) 半導体装置及びその製造方法
JPH10308448A (ja) 半導体デバイスの隔離膜及びその形成方法
JPH09205155A (ja) 半導体記憶装置の製造方法
JP2002100670A (ja) 半導体装置及びその製造方法
JP3270912B2 (ja) 半導体装置の製造方法
TW200532791A (en) Method of manufacturing semiconductor device
KR19990013335A (ko) 반도체 소자와 반도체 소자 제조 방법

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20050309

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20060925

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20081031

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20090303