JP2002016152A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H10D64/00—Electrodes of devices having potential barriers
- H10D64/01—Manufacture or treatment
- H10D64/031—Manufacture or treatment of data-storage electrodes
- H10D64/035—Manufacture or treatment of data-storage electrodes comprising conductor-insulator-conductor-insulator-semiconductor structures
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P14/00—Formation of materials, e.g. in the shape of layers or pillars
- H10P14/60—Formation of materials, e.g. in the shape of layers or pillars of insulating materials
- H10P14/63—Formation of materials, e.g. in the shape of layers or pillars of insulating materials characterised by the formation processes
- H10P14/6326—Deposition processes
- H10P14/6328—Deposition from the gas or vapour phase
- H10P14/6334—Deposition from the gas or vapour phase using decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
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Abstract
(57)【要約】
【課題】ＣＶＤ法により形成されるゲート酸化膜の膜質
を向上し、このゲート酸化膜のリーク電流を低減して信
頼性を向上できる半導体装置の製造方法を提供する。 【解決手段】半導体基板１１上にトンネル酸化膜１２を
形成し、トンネル酸化膜１２上にフローティングゲート
となる多結晶シリコン膜１３を形成する。多結晶シリコ
ン膜１３上にＣＶＤ法によりシリコン酸化膜１４を形成
した後、酸化性雰囲気にて熱処理を行う。シリコン酸化
膜１４上にシリコン窒化膜１５を形成し、シリコン窒化
膜１５上にＣＶＤ法によりシリコン酸化膜１６を形成す
る。シリコン酸化膜１６を形成した後、酸化性雰囲気に
て熱処理を行い、さらにシリコン酸化膜１６上に多結晶
シリコン膜１７を形成する。
を向上し、このゲート酸化膜のリーク電流を低減して信
頼性を向上できる半導体装置の製造方法を提供する。 【解決手段】半導体基板１１上にトンネル酸化膜１２を
形成し、トンネル酸化膜１２上にフローティングゲート
となる多結晶シリコン膜１３を形成する。多結晶シリコ
ン膜１３上にＣＶＤ法によりシリコン酸化膜１４を形成
した後、酸化性雰囲気にて熱処理を行う。シリコン酸化
膜１４上にシリコン窒化膜１５を形成し、シリコン窒化
膜１５上にＣＶＤ法によりシリコン酸化膜１６を形成す
る。シリコン酸化膜１６を形成した後、酸化性雰囲気に
て熱処理を行い、さらにシリコン酸化膜１６上に多結晶
シリコン膜１７を形成する。
Description
【０００１】
【発明の属する技術分野】この発明は、積層ゲート構造
を有する半導体装置の製造方法に関し、特に不揮発性記
憶装置の一種であるＥＥＰＲＯＭに用いられるインター
ポリ絶縁膜（ＯＮＯ膜）に関するものである。
を有する半導体装置の製造方法に関し、特に不揮発性記
憶装置の一種であるＥＥＰＲＯＭに用いられるインター
ポリ絶縁膜（ＯＮＯ膜）に関するものである。
【０００２】
【従来の技術】従来の技術について、多結晶シリコンか
らなるフローティングゲートを有するＥＥＰＲＯＭを例
に取り説明する。なお、以後断りがない限り、膜厚とは
電気容量測定から求められる熱酸化膜の換算膜厚を指す
ものとする。
らなるフローティングゲートを有するＥＥＰＲＯＭを例
に取り説明する。なお、以後断りがない限り、膜厚とは
電気容量測定から求められる熱酸化膜の換算膜厚を指す
ものとする。
【０００３】図６（ａ）〜図６（ｃ）は、従来のＥＥＰ
ＲＯＭのセルトランジスタの製造工程を示す断面図であ
る。
ＲＯＭのセルトランジスタの製造工程を示す断面図であ
る。
【０００４】図６（ａ）に示すように、半導体基板１０
１上に、トンネル酸化膜１０２を形成し、このトンネル
酸化膜１０２上にフローティングゲートとなるリン
（Ｐ）を添加した多結晶シリコン膜１０３を堆積する。
さらに、図６（ｂ）に示すように、多結晶シリコン膜１
０３上に、ＣＶＤ法によりシリコン酸化膜（以下ボトム
ＣＶＤ酸化膜と記す）１０４を堆積する。このボトムＣ
ＶＤ酸化膜１０４上に、シリコン窒化膜１０５を堆積
し、さらにシリコン窒化膜１０５上に、ＣＶＤ法により
シリコン酸化膜（以下トップＣＶＤ酸化膜と記す）１０
６を堆積する。
１上に、トンネル酸化膜１０２を形成し、このトンネル
酸化膜１０２上にフローティングゲートとなるリン
（Ｐ）を添加した多結晶シリコン膜１０３を堆積する。
さらに、図６（ｂ）に示すように、多結晶シリコン膜１
０３上に、ＣＶＤ法によりシリコン酸化膜（以下ボトム
ＣＶＤ酸化膜と記す）１０４を堆積する。このボトムＣ
ＶＤ酸化膜１０４上に、シリコン窒化膜１０５を堆積
し、さらにシリコン窒化膜１０５上に、ＣＶＤ法により
シリコン酸化膜（以下トップＣＶＤ酸化膜と記す）１０
６を堆積する。
【０００５】その後、酸化性雰囲気での熱処理により、
トップＣＶＤ酸化膜１０６を緻密化する。これら、ボト
ムＣＶＤ酸化膜１０４、シリコン窒化膜１０５、トップ
ＣＶＤ酸化膜１０６は３層からなるＯＮＯ膜、すなわち
３層構造を有するインターポリ絶縁膜となる。
トップＣＶＤ酸化膜１０６を緻密化する。これら、ボト
ムＣＶＤ酸化膜１０４、シリコン窒化膜１０５、トップ
ＣＶＤ酸化膜１０６は３層からなるＯＮＯ膜、すなわち
３層構造を有するインターポリ絶縁膜となる。
【０００６】次に、図６（ｃ）に示すように、前記トッ
プＣＶＤ酸化膜１０６上に、コントロールゲートとなる
多結晶シリコン膜１０７を堆積する。その後、フォトリ
ソグラフィ法とドライエッチング法により、ゲート電極
を加工する。
プＣＶＤ酸化膜１０６上に、コントロールゲートとなる
多結晶シリコン膜１０７を堆積する。その後、フォトリ
ソグラフィ法とドライエッチング法により、ゲート電極
を加工する。
【０００７】
【発明が解決しようとする課題】しかしながら、前述し
た製造方法には次に述べるような問題点がある。
た製造方法には次に述べるような問題点がある。
【０００８】インターポリ絶縁膜を形成した後、酸化性
雰囲気での熱処理により、トップＣＶＤ酸化膜１０６を
緻密化しているが、トップＣＶＤ酸化膜１０６の下層に
あるシリコン窒化膜１０５が酸化剤を遮断するため、シ
リコン窒化膜１０５の下層にあるボトムＣＶＤ酸化膜１
０４は緻密化されない。
雰囲気での熱処理により、トップＣＶＤ酸化膜１０６を
緻密化しているが、トップＣＶＤ酸化膜１０６の下層に
あるシリコン窒化膜１０５が酸化剤を遮断するため、シ
リコン窒化膜１０５の下層にあるボトムＣＶＤ酸化膜１
０４は緻密化されない。
【０００９】この場合、緻密化されたトップＣＶＤ酸化
膜１０６と比較してボトムＣＶＤ酸化膜１０４は膜質が
劣るため、リーク電流が多い。ゲート絶縁膜であるボト
ムＣＶＤ酸化膜１０４のリーク電流が多いと、フローテ
ィングゲートに蓄積された電荷がリークしてしまい、メ
モリセルトランジスタの信頼性、すなわちこれらメモリ
セルトランジスタを有するＥＥＰＲＯＭの信頼性の低下
をもたらすという問題を生じる。
膜１０６と比較してボトムＣＶＤ酸化膜１０４は膜質が
劣るため、リーク電流が多い。ゲート絶縁膜であるボト
ムＣＶＤ酸化膜１０４のリーク電流が多いと、フローテ
ィングゲートに蓄積された電荷がリークしてしまい、メ
モリセルトランジスタの信頼性、すなわちこれらメモリ
セルトランジスタを有するＥＥＰＲＯＭの信頼性の低下
をもたらすという問題を生じる。
【００１０】一方、前記ボトムＣＶＤ酸化膜１０４の代
わりに熱酸化膜を用いる場合、フローティングゲートを
なす多結晶シリコン膜を酸化して熱酸化膜を形成するこ
とになる。この場合、多結晶シリコン膜の不均質性に影
響されて、不均質な熱酸化膜が形成されてしまい、ボト
ム酸化膜をＣＶＤ法で形成した場合と比較してリーク電
流が多くなる。よって、この場合も前術した問題と同様
に、ＥＥＰＲＯＭの信頼性を低下させるという問題を生
じる。
わりに熱酸化膜を用いる場合、フローティングゲートを
なす多結晶シリコン膜を酸化して熱酸化膜を形成するこ
とになる。この場合、多結晶シリコン膜の不均質性に影
響されて、不均質な熱酸化膜が形成されてしまい、ボト
ム酸化膜をＣＶＤ法で形成した場合と比較してリーク電
流が多くなる。よって、この場合も前術した問題と同様
に、ＥＥＰＲＯＭの信頼性を低下させるという問題を生
じる。
【００１１】そこでこの発明は、前記課題に鑑みてなさ
れたものであり、ＣＶＤ法により形成されるゲート酸化
膜の膜質を向上し、このゲート酸化膜のリーク電流を低
減して信頼性を向上できる半導体装置の製造方法を提供
することを目的とする。
れたものであり、ＣＶＤ法により形成されるゲート酸化
膜の膜質を向上し、このゲート酸化膜のリーク電流を低
減して信頼性を向上できる半導体装置の製造方法を提供
することを目的とする。
【００１２】
【課題を解決するための手段】前記目的を達成するため
に、この発明に係る半導体装置の製造方法は、半導体基
板上に、シリコン膜を形成する工程と、前記シリコン膜
の表面上に、ＣＶＤ法によりシリコン酸化膜を形成する
工程と、前記シリコン酸化膜を形成した後、酸化性雰囲
気にて熱処理を行う工程とを具備することを特徴とす
る。
に、この発明に係る半導体装置の製造方法は、半導体基
板上に、シリコン膜を形成する工程と、前記シリコン膜
の表面上に、ＣＶＤ法によりシリコン酸化膜を形成する
工程と、前記シリコン酸化膜を形成した後、酸化性雰囲
気にて熱処理を行う工程とを具備することを特徴とす
る。
【００１３】また、さらにこの発明に係る半導体装置の
製造方法は、前記構成に加えて、前記酸化性雰囲気にて
熱処理を行った後、前記シリコン酸化膜上に、シリコン
窒化膜を形成する工程と、前記シリコン窒化膜上に、Ｃ
ＶＤ法によりシリコン酸化膜を形成する工程とをさらに
具備することを特徴とする。
製造方法は、前記構成に加えて、前記酸化性雰囲気にて
熱処理を行った後、前記シリコン酸化膜上に、シリコン
窒化膜を形成する工程と、前記シリコン窒化膜上に、Ｃ
ＶＤ法によりシリコン酸化膜を形成する工程とをさらに
具備することを特徴とする。
【００１４】また、この発明に係る半導体装置の製造方
法は、半導体基板上に、第１のシリコン酸化膜を形成す
る工程と、前記第１のシリコン酸化膜上に、第１の多結
晶シリコン膜を形成する工程と、前記第１の多結晶シリ
コン膜上に、ＣＶＤ法により第２のシリコン酸化膜を形
成する工程と、前記第２のシリコン酸化膜を形成した
後、酸化性雰囲気にて第１の熱処理を行う工程と、前記
第２のシリコン酸化膜上に、シリコン窒化膜を形成する
工程と、前記シリコン窒化膜上に、ＣＶＤ法により第３
のシリコン酸化膜を形成する工程と、前記第３のシリコ
ン酸化膜を形成した後、酸化性雰囲気にて第２の熱処理
を行う工程と、前記第３のシリコン酸化膜上に、第２の
多結晶シリコン膜を形成する工程とを具備することを特
徴とする。
法は、半導体基板上に、第１のシリコン酸化膜を形成す
る工程と、前記第１のシリコン酸化膜上に、第１の多結
晶シリコン膜を形成する工程と、前記第１の多結晶シリ
コン膜上に、ＣＶＤ法により第２のシリコン酸化膜を形
成する工程と、前記第２のシリコン酸化膜を形成した
後、酸化性雰囲気にて第１の熱処理を行う工程と、前記
第２のシリコン酸化膜上に、シリコン窒化膜を形成する
工程と、前記シリコン窒化膜上に、ＣＶＤ法により第３
のシリコン酸化膜を形成する工程と、前記第３のシリコ
ン酸化膜を形成した後、酸化性雰囲気にて第２の熱処理
を行う工程と、前記第３のシリコン酸化膜上に、第２の
多結晶シリコン膜を形成する工程とを具備することを特
徴とする。
【００１５】
【発明の実施の形態】以下、図面を参照して、この発明
の実施の形態について説明する。
の実施の形態について説明する。
【００１６】多結晶シリコン膜のフローティングゲート
を有するＥＥＰＲＯＭにおいて、ＯＮＯ膜からなるイン
ターポリ絶縁膜のフローティングゲート表面上のボトム
ＣＶＤ酸化膜を、酸化性ガスであるＮ２Ｏ雰囲気にて熱
処理した場合を例に取り説明する。
を有するＥＥＰＲＯＭにおいて、ＯＮＯ膜からなるイン
ターポリ絶縁膜のフローティングゲート表面上のボトム
ＣＶＤ酸化膜を、酸化性ガスであるＮ２Ｏ雰囲気にて熱
処理した場合を例に取り説明する。
【００１７】図１（ａ）〜図１（ｃ）、図２（ａ）、図
２（ｂ）は、この発明の実施の形態のＥＥＰＲＯＭにお
けるメモリセルトランジスタの製造工程を示す断面図で
ある。
２（ｂ）は、この発明の実施の形態のＥＥＰＲＯＭにお
けるメモリセルトランジスタの製造工程を示す断面図で
ある。
【００１８】図１（ａ）に示すように、半導体基板１１
上に、熱酸化法によりシリコン酸化膜からなるトンネル
酸化膜１２を形成し、このトンネル酸化膜１２上にフロ
ーティングゲートとなるリン（Ｐ）を添加した多結晶シ
リコン膜１３を形成する。
上に、熱酸化法によりシリコン酸化膜からなるトンネル
酸化膜１２を形成し、このトンネル酸化膜１２上にフロ
ーティングゲートとなるリン（Ｐ）を添加した多結晶シ
リコン膜１３を形成する。
【００１９】さらに、図１（ｂ）に示すように、フロー
ティングゲートとなる前記多結晶シリコン膜１３上に、
ＣＶＤ法によりシリコン酸化膜（以下ボトムＣＶＤ酸化
膜と記す）１４を形成する。
ティングゲートとなる前記多結晶シリコン膜１３上に、
ＣＶＤ法によりシリコン酸化膜（以下ボトムＣＶＤ酸化
膜と記す）１４を形成する。
【００２０】続いて、図１（ｂ）に示す構造に対して、
酸化性雰囲気、例えばＮ２Ｏ雰囲気にて熱処理を行う。
これにより、ボトムＣＶＤ酸化膜１４が緻密化される。
また、この緻密化と同時に多結晶シリコン膜１３が酸化
され、図１（ｃ）に示すように、多結晶シリコン膜１３
とボトムＣＶＤ酸化膜１４との間に、熱酸化膜１４Ａが
形成される。なお、前記ボトムＣＶＤ酸化膜１４を形成
する工程と、酸化性雰囲気にて熱処理を行う工程とは、
同一装置（チャンバ）内で連続して行われることが望ま
しい。
酸化性雰囲気、例えばＮ２Ｏ雰囲気にて熱処理を行う。
これにより、ボトムＣＶＤ酸化膜１４が緻密化される。
また、この緻密化と同時に多結晶シリコン膜１３が酸化
され、図１（ｃ）に示すように、多結晶シリコン膜１３
とボトムＣＶＤ酸化膜１４との間に、熱酸化膜１４Ａが
形成される。なお、前記ボトムＣＶＤ酸化膜１４を形成
する工程と、酸化性雰囲気にて熱処理を行う工程とは、
同一装置（チャンバ）内で連続して行われることが望ま
しい。
【００２１】前述のように、ボトムＣＶＤ酸化膜１４を
形成し熱処理した後、図２（ａ）に示すように、ボトム
ＣＶＤ酸化膜１４上に、ＣＶＤ法によりシリコン窒化膜
（以下ＣＶＤシリコン窒化膜と記す）１５を形成する。
さらに、このＣＶＤシリコン窒化膜１５上に、ＣＶＤ法
によりシリコン酸化膜（以下トップＣＶＤ酸化膜と記
す）１６を形成する。
形成し熱処理した後、図２（ａ）に示すように、ボトム
ＣＶＤ酸化膜１４上に、ＣＶＤ法によりシリコン窒化膜
（以下ＣＶＤシリコン窒化膜と記す）１５を形成する。
さらに、このＣＶＤシリコン窒化膜１５上に、ＣＶＤ法
によりシリコン酸化膜（以下トップＣＶＤ酸化膜と記
す）１６を形成する。
【００２２】続いて、図２（ａ）に示す構造に対して、
酸化性雰囲気、例えばＮ２Ｏ雰囲気にて熱処理を行う。
これにより、前記トップＣＶＤ酸化膜１６が緻密化され
る。これら、ボトムＣＶＤ酸化膜１４、ＣＶＤシリコン
窒化膜１５、トップＣＶＤ酸化膜１６は３層からなるＯ
ＮＯ膜、すなわち３層構造を有するインターポリ絶縁膜
となる。
酸化性雰囲気、例えばＮ２Ｏ雰囲気にて熱処理を行う。
これにより、前記トップＣＶＤ酸化膜１６が緻密化され
る。これら、ボトムＣＶＤ酸化膜１４、ＣＶＤシリコン
窒化膜１５、トップＣＶＤ酸化膜１６は３層からなるＯ
ＮＯ膜、すなわち３層構造を有するインターポリ絶縁膜
となる。
【００２３】次に、図２（ｂ）に示すように、前記トッ
プＣＶＤ酸化膜１６上に、コントロールゲートとなる多
結晶シリコン膜１７を形成する。その後、フォトリソグ
ラフィ法とドライエッチング法により、ゲート電極を加
工する。
プＣＶＤ酸化膜１６上に、コントロールゲートとなる多
結晶シリコン膜１７を形成する。その後、フォトリソグ
ラフィ法とドライエッチング法により、ゲート電極を加
工する。
【００２４】前述した製造方法では、フローティングゲ
ートとなる多結晶シリコン膜１３上のボトムＣＶＤ酸化
膜１４を、酸化性ガスであるＮ２Ｏ雰囲気にて９００℃
で熱処理している。この熱処理時のＮ２Ｏ雰囲気の気圧
は１０Torr以下である。この熱処理により形成される熱
酸化膜１４ＡとボトムＣＶＤ酸化膜１４の合計膜厚が６
ｎｍの場合のボトムＣＶＤ酸化膜１４の密度と、酸化性
雰囲気での熱処理による熱酸化膜１４Ａの膜厚（熱酸化
膜増加量）との関係を図３に示す。
ートとなる多結晶シリコン膜１３上のボトムＣＶＤ酸化
膜１４を、酸化性ガスであるＮ２Ｏ雰囲気にて９００℃
で熱処理している。この熱処理時のＮ２Ｏ雰囲気の気圧
は１０Torr以下である。この熱処理により形成される熱
酸化膜１４ＡとボトムＣＶＤ酸化膜１４の合計膜厚が６
ｎｍの場合のボトムＣＶＤ酸化膜１４の密度と、酸化性
雰囲気での熱処理による熱酸化膜１４Ａの膜厚（熱酸化
膜増加量）との関係を図３に示す。
【００２５】図３からわかるように、熱酸化膜１４Ａの
膜厚が０ｎｍ、すなわち熱処理を行わない場合のボトム
ＣＶＤ酸化膜１４の密度は２．１７０ｇ／ｃｍ３であ
る。しかし、熱酸化膜１４Ａの膜厚が１〜２ｎｍとなる
ような酸化性雰囲気での熱処理を行うと、２．１８５〜
２．１９０ｇ／ｃｍ３まで緻密化される。熱酸化膜のみ
からなる熱酸化膜１４Ａの膜厚が６ｎｍの場合は、２．
２００ｇ／ｃｍ３まで緻密化された膜である。よって、
前記ボトムＣＶＤ酸化膜１４は、熱処理によって熱酸化
膜と同等に緻密化されていることがわかる。
膜厚が０ｎｍ、すなわち熱処理を行わない場合のボトム
ＣＶＤ酸化膜１４の密度は２．１７０ｇ／ｃｍ３であ
る。しかし、熱酸化膜１４Ａの膜厚が１〜２ｎｍとなる
ような酸化性雰囲気での熱処理を行うと、２．１８５〜
２．１９０ｇ／ｃｍ３まで緻密化される。熱酸化膜のみ
からなる熱酸化膜１４Ａの膜厚が６ｎｍの場合は、２．
２００ｇ／ｃｍ３まで緻密化された膜である。よって、
前記ボトムＣＶＤ酸化膜１４は、熱処理によって熱酸化
膜と同等に緻密化されていることがわかる。
【００２６】また、同様に、熱処理により形成される熱
酸化膜１４ＡとボトムＣＶＤ酸化膜１４の合計膜厚が６
ｎｍの場合で、これら熱酸化膜１４Ａ及びボトムＣＶＤ
酸化膜１４のみからなるインターポリ絶縁膜に電界６Ｍ
Ｖ／ｃｍを印加した場合における、熱酸化膜１４Ａの膜
厚（熱酸化膜増加量）とリーク電流密度との関係を図４
に示す。なお、この熱処理時のＮ２Ｏ雰囲気の気圧は１
０Torr以下である。
酸化膜１４ＡとボトムＣＶＤ酸化膜１４の合計膜厚が６
ｎｍの場合で、これら熱酸化膜１４Ａ及びボトムＣＶＤ
酸化膜１４のみからなるインターポリ絶縁膜に電界６Ｍ
Ｖ／ｃｍを印加した場合における、熱酸化膜１４Ａの膜
厚（熱酸化膜増加量）とリーク電流密度との関係を図４
に示す。なお、この熱処理時のＮ２Ｏ雰囲気の気圧は１
０Torr以下である。
【００２７】図４からわかるように、熱酸化膜１４Ａの
膜厚が０ｎｍ、すなわち熱処理を行わない場合は、リー
ク電流密度は１．０×１０−８Ａ／ｃｍ２であるのに対
して、熱酸化膜１４Ａの膜厚を０．５ｎｍとすると、リ
ーク電流密度は１．０×１０ −９Ａ／ｃｍ２となり、熱
処理しない場合と比較してリーク電流密度が約一桁減少
する。さらに、熱酸化膜１４Ａの膜厚が１〜２ｎｍとな
るような熱処理を行うと、リーク電流密度はさらに６．
０×１０−１０Ａ／ｃｍ２まで減少する。これは、ボト
ムＣＶＤ酸化膜１４の緻密化の効果と考えられる。
膜厚が０ｎｍ、すなわち熱処理を行わない場合は、リー
ク電流密度は１．０×１０−８Ａ／ｃｍ２であるのに対
して、熱酸化膜１４Ａの膜厚を０．５ｎｍとすると、リ
ーク電流密度は１．０×１０ −９Ａ／ｃｍ２となり、熱
処理しない場合と比較してリーク電流密度が約一桁減少
する。さらに、熱酸化膜１４Ａの膜厚が１〜２ｎｍとな
るような熱処理を行うと、リーク電流密度はさらに６．
０×１０−１０Ａ／ｃｍ２まで減少する。これは、ボト
ムＣＶＤ酸化膜１４の緻密化の効果と考えられる。
【００２８】一方、熱酸化膜１４Ａの膜厚をさらに厚く
するような熱処理を行うと、リーク電流密度は徐々に増
加し、熱酸化膜１４Ａの膜厚が２．５ｎｍ以上ではリー
ク電流密度の一桁以上の低減効果はなくなる。さらに、
熱酸化膜１４Ａの膜厚が４ｎｍ以上では、リーク電流密
度が熱処理前と同程度の約１．０×１０−８Ａ／ｃｍ ２
となり、リーク電流密度の低減効果がなくなってしま
う。
するような熱処理を行うと、リーク電流密度は徐々に増
加し、熱酸化膜１４Ａの膜厚が２．５ｎｍ以上ではリー
ク電流密度の一桁以上の低減効果はなくなる。さらに、
熱酸化膜１４Ａの膜厚が４ｎｍ以上では、リーク電流密
度が熱処理前と同程度の約１．０×１０−８Ａ／ｃｍ ２
となり、リーク電流密度の低減効果がなくなってしま
う。
【００２９】熱処理で形成される前記熱酸化膜１４Ａ
は、ボトムＣＶＤ酸化膜１４の下にある多結晶シリコン
膜（フローティングゲート）１３に酸化種が拡散するこ
とによって生成される。このため、多結晶シリコン膜１
３の不均質性に影響されて、熱酸化膜１４Ａは不均質な
酸化膜となる。よって、ＣＶＤ酸化膜よりも熱酸化膜が
支配的となるような強い酸化性熱処理を行った場合に、
リーク電流密度の低減効果がなくなってしまうのは、不
均質な熱酸化膜が増加することによってリーク電流が悪
化するためと考えられる。
は、ボトムＣＶＤ酸化膜１４の下にある多結晶シリコン
膜（フローティングゲート）１３に酸化種が拡散するこ
とによって生成される。このため、多結晶シリコン膜１
３の不均質性に影響されて、熱酸化膜１４Ａは不均質な
酸化膜となる。よって、ＣＶＤ酸化膜よりも熱酸化膜が
支配的となるような強い酸化性熱処理を行った場合に、
リーク電流密度の低減効果がなくなってしまうのは、不
均質な熱酸化膜が増加することによってリーク電流が悪
化するためと考えられる。
【００３０】また、フローティングゲートとなる多結晶
シリコン膜１３上のボトムＣＶＤ酸化膜１４を、酸化性
ガスであるＮ２Ｏ雰囲気にて８００℃、または８５０
℃、９００℃で熱処理した場合おいて、これら熱酸化膜
１４Ａ及びボトムＣＶＤ酸化膜１４のみからなるインタ
ーポリ絶縁膜に電界６ＭＶ／ｃｍを印加した場合におけ
る、熱処理後のボトムＣＶＤ酸化膜１４及び熱酸化膜１
４Ａの合計膜厚（TOTAL酸化膜厚）と、リーク電流密度
との関係を図５に示す。
シリコン膜１３上のボトムＣＶＤ酸化膜１４を、酸化性
ガスであるＮ２Ｏ雰囲気にて８００℃、または８５０
℃、９００℃で熱処理した場合おいて、これら熱酸化膜
１４Ａ及びボトムＣＶＤ酸化膜１４のみからなるインタ
ーポリ絶縁膜に電界６ＭＶ／ｃｍを印加した場合におけ
る、熱処理後のボトムＣＶＤ酸化膜１４及び熱酸化膜１
４Ａの合計膜厚（TOTAL酸化膜厚）と、リーク電流密度
との関係を図５に示す。
【００３１】ボトムＣＶＤ酸化膜１４を熱処理しないと
き、酸化膜の合計膜厚が７ｎｍ以上の場合、リーク電流
密度は２．０×１０−９Ａ／ｃｍ２と一定であるが、酸
化膜の合計膜厚が７ｎｍ以下になると、リーク電流密度
は増加し、６ｎｍ以下ではリーク電流密度が一桁以上悪
化する。
き、酸化膜の合計膜厚が７ｎｍ以上の場合、リーク電流
密度は２．０×１０−９Ａ／ｃｍ２と一定であるが、酸
化膜の合計膜厚が７ｎｍ以下になると、リーク電流密度
は増加し、６ｎｍ以下ではリーク電流密度が一桁以上悪
化する。
【００３２】一方、９００℃で熱処理を行った場合は、
熱処理を行わない場合と比較して、酸化膜の合計膜厚が
７ｎｍ以上ではリーク電流低減は約半分程度であるのに
対して、酸化膜の合計膜厚が７ｎｍ以下では一桁以上リ
ーク電流密度を低減できる。
熱処理を行わない場合と比較して、酸化膜の合計膜厚が
７ｎｍ以上ではリーク電流低減は約半分程度であるのに
対して、酸化膜の合計膜厚が７ｎｍ以下では一桁以上リ
ーク電流密度を低減できる。
【００３３】一方、８００℃または８５０℃で熱処理を
行った場合は、熱処理を行わない場合と比較して同程度
のリーク電流密度であり、酸化膜の膜厚が７ｎｍ以下で
も熱処理を行う前と比較して、リーク電流低減効果はほ
とんどない。これは、熱処理によって緻密化を行うに
は、処理温度が９００℃以上必要であることを示してい
る。
行った場合は、熱処理を行わない場合と比較して同程度
のリーク電流密度であり、酸化膜の膜厚が７ｎｍ以下で
も熱処理を行う前と比較して、リーク電流低減効果はほ
とんどない。これは、熱処理によって緻密化を行うに
は、処理温度が９００℃以上必要であることを示してい
る。
【００３４】以上の結果から、熱処理によってボトムＣ
ＶＤ酸化膜１４のリーク電流を一桁以上低減するために
は、熱酸化膜の膜厚が０．５ｎｍ以上２．５ｎｍ以下と
なり、熱処理後のボトムＣＶＤ酸化膜１４及び熱酸化膜
１４Ａの合計膜厚が７ｎｍ以下で、熱処理温度が９００
℃以上の条件にて酸化性熱処理を行えばよいことがわか
る。
ＶＤ酸化膜１４のリーク電流を一桁以上低減するために
は、熱酸化膜の膜厚が０．５ｎｍ以上２．５ｎｍ以下と
なり、熱処理後のボトムＣＶＤ酸化膜１４及び熱酸化膜
１４Ａの合計膜厚が７ｎｍ以下で、熱処理温度が９００
℃以上の条件にて酸化性熱処理を行えばよいことがわか
る。
【００３５】従来技術におけるトップＣＶＤ酸化膜１６
を形成後に酸化性雰囲気熱処理を行ってもボトムＣＶＤ
酸化膜１４が緻密化されない問題や、ボトムＣＶＤ酸化
膜１４の代わりにフローティングゲートの多結晶シリコ
ン膜を酸化性雰囲気で熱処理して熱酸化膜を形成した場
合にリーク電流が増加してしまうという問題点は、前記
技術を用いることにより解決でき、信頼性の高いＥＥＰ
ＲＯＭを提供できる。
を形成後に酸化性雰囲気熱処理を行ってもボトムＣＶＤ
酸化膜１４が緻密化されない問題や、ボトムＣＶＤ酸化
膜１４の代わりにフローティングゲートの多結晶シリコ
ン膜を酸化性雰囲気で熱処理して熱酸化膜を形成した場
合にリーク電流が増加してしまうという問題点は、前記
技術を用いることにより解決でき、信頼性の高いＥＥＰ
ＲＯＭを提供できる。
【００３６】この実施の形態によれば、半導体基板上
に、ＣＶＤ法によりシリコン酸化膜が形成されている場
合に、熱酸化膜の膜厚を０．５ｎｍ以上２．５ｎｍ以下
で、熱処理後の前記シリコン酸化膜及び熱酸化膜の合計
膜厚が７ｎｍ以下となるように、Ｎ２ＯガスまたはＮＯ
ガスの酸化性雰囲気で９００℃以上の条件にて熱処理を
行うことによって、リーク電流増加の原因となる半導体
基板の酸化を低く抑えながら、前記シリコン酸化膜の膜
質を改善でき、この結果、前記シリコン酸化膜を通って
流れるリーク電流を低減できる。
に、ＣＶＤ法によりシリコン酸化膜が形成されている場
合に、熱酸化膜の膜厚を０．５ｎｍ以上２．５ｎｍ以下
で、熱処理後の前記シリコン酸化膜及び熱酸化膜の合計
膜厚が７ｎｍ以下となるように、Ｎ２ＯガスまたはＮＯ
ガスの酸化性雰囲気で９００℃以上の条件にて熱処理を
行うことによって、リーク電流増加の原因となる半導体
基板の酸化を低く抑えながら、前記シリコン酸化膜の膜
質を改善でき、この結果、前記シリコン酸化膜を通って
流れるリーク電流を低減できる。
【００３７】また、前述した実施の形態では、酸化性雰
囲気での熱処理工程において、酸化性ガスとしてＮ２Ｏ
を用いたが、これに換えてＮＯを用いてもよい。このＮ
Ｏ雰囲気での熱処理においても、前記実施の形態と同様
の効果を得ることができる。
囲気での熱処理工程において、酸化性ガスとしてＮ２Ｏ
を用いたが、これに換えてＮＯを用いてもよい。このＮ
Ｏ雰囲気での熱処理においても、前記実施の形態と同様
の効果を得ることができる。
【００３８】また、前述した実施の形態では、ボトムＣ
ＶＤ酸化膜１４の下層が多結晶シリコン膜の場合につい
て説明したが、ボトムＣＶＤ酸化膜１４の下層が非晶質
シリコン膜の場合でも、前記実施の形態と同様の効果を
得ることができる。
ＶＤ酸化膜１４の下層が多結晶シリコン膜の場合につい
て説明したが、ボトムＣＶＤ酸化膜１４の下層が非晶質
シリコン膜の場合でも、前記実施の形態と同様の効果を
得ることができる。
【００３９】さらに、前述した実施の形態では、ボトム
ＣＶＤ酸化膜１４の下層の多結晶シリコン膜はリン
（Ｐ）が添加された多結晶シリコンである場合について
説明したが、リンに換えてＡｓ（ヒ素）やボロン（Ｂ）
など、その他の不純物が添加された多結晶シリコン膜で
あっても、前記実施の形態と同様の効果を得ることがで
きる。
ＣＶＤ酸化膜１４の下層の多結晶シリコン膜はリン
（Ｐ）が添加された多結晶シリコンである場合について
説明したが、リンに換えてＡｓ（ヒ素）やボロン（Ｂ）
など、その他の不純物が添加された多結晶シリコン膜で
あっても、前記実施の形態と同様の効果を得ることがで
きる。
【００４０】
【発明の効果】以上述べたようにこの発明によれば、Ｃ
ＶＤ法により形成されるゲート酸化膜の膜質を向上し、
このゲート酸化膜のリーク電流を低減して信頼性を向上
できる半導体装置の製造方法を提供することができる。
ＶＤ法により形成されるゲート酸化膜の膜質を向上し、
このゲート酸化膜のリーク電流を低減して信頼性を向上
できる半導体装置の製造方法を提供することができる。
【図１】この発明の実施の形態の半導体装置の製造方法
を示す第１工程の断面図である。
を示す第１工程の断面図である。
【図２】この発明の実施の形態の半導体装置の製造方法
を示す第２工程の断面図である。
を示す第２工程の断面図である。
【図３】前記半導体装置におけるボトムＣＶＤ酸化膜の
密度と、熱酸化膜の膜厚（熱酸化膜増加量）との関係を
示す図である。
密度と、熱酸化膜の膜厚（熱酸化膜増加量）との関係を
示す図である。
【図４】前記半導体装置における熱酸化膜の膜厚（熱酸
化膜増加量）とリーク電流密度との関係を示す図であ
る。
化膜増加量）とリーク電流密度との関係を示す図であ
る。
【図５】前記半導体装置におけるボトムＣＶＤ酸化膜及
び熱酸化膜の合計膜厚と、リーク電流密度との関係を示
す図である。
び熱酸化膜の合計膜厚と、リーク電流密度との関係を示
す図である。
【図６】従来のＥＥＰＲＯＭのセルトランジスタの製造
工程を示す断面図である。
工程を示す断面図である。
１１…半導体基板 １２…トンネル酸化膜 １３…多結晶シリコン膜 １４…シリコン酸化膜（ボトムＣＶＤ酸化膜） １４Ａ…熱酸化膜 １５…シリコン窒化膜（ＣＶＤシリコン窒化膜） １６…シリコン酸化膜（トップＣＶＤ酸化膜） １７…多結晶シリコン膜
───────────────────────────────────────────────────── フロントページの続き (72)発明者 角田 弘昭 三重県四日市市山之一色町800番地 株式 会社東芝四日市工場内 (72)発明者 萩原 裕之 三重県四日市市山之一色町800番地 株式 会社東芝四日市工場内 (72)発明者 小林 英行 三重県四日市市山之一色町800番地 株式 会社東芝四日市工場内 Ｆターム(参考） 5F001 AA01 AA43 AA63 AB02 AF07 AG02 AG03 AG21 AG30 5F083 EP02 EP22 EP55 ER21 JA04 PR12 PR21 PR33 5F101 BA01 BA36 BB02 BF03 BH02 BH03 BH05 BH16
Claims (20)
- 【請求項１】 半導体基板上に、シリコン膜を形成する
工程と、 前記シリコン膜の表面上に、ＣＶＤ法によりシリコン酸
化膜を形成する工程と、 前記シリコン酸化膜を形成した後、酸化性雰囲気にて熱
処理を行う工程と、 を具備することを特徴とする半導体装置の製造方法。 - 【請求項２】 前記酸化性雰囲気にて熱処理を行った
後、 前記シリコン酸化膜上に、シリコン窒化膜を形成する工
程と、 前記シリコン窒化膜上に、ＣＶＤ法によりシリコン酸化
膜を形成する工程と、 をさらに具備することを特徴とする請求項１に記載の半
導体装置の製造方法。 - 【請求項３】 前記熱処理では、前記シリコン酸化膜が
緻密化されると共に、前記シリコン膜が酸化され、前記
シリコン膜と前記シリコン酸化膜との間に熱酸化膜が形
成されることを特徴とする請求項１または２に記載の半
導体装置の製造方法。 - 【請求項４】 前記シリコン膜はゲート電極であり、前
記シリコン酸化膜と前記熱酸化膜はゲート絶縁膜を構成
することを特徴とする請求項３に記載の半導体装置の製
造方法。 - 【請求項５】 前記ゲート電極は、フローティングゲー
トであることを特徴とする請求項４に記載の半導体装置
の製造方法。 - 【請求項６】 前記シリコン膜は、多結晶シリコン膜ま
たは非晶質シリコン膜のいずれかであることを特徴とす
る請求項１乃至５のいずれか１つに記載の半導体装置の
製造方法。 - 【請求項７】 前記多結晶シリコン膜には、Ｐ（リ
ン）、Ｂ（ボロン）、Ａｓ（ヒ素）のうちのいずれかが
添加されていることを特徴とする請求項６に記載の半導
体装置の製造方法。 - 【請求項８】 前記非晶質シリコン膜には、Ｐ（リ
ン）、Ｂ（ボロン）、Ａｓ（ヒ素）のうちのいずれかが
添加されていることを特徴とする請求項６に記載の半導
体装置の製造方法。 - 【請求項９】 前記熱処理の温度は、９００℃以上であ
ることを特徴とする請求項３に記載の半導体装置の製造
方法。 - 【請求項１０】 前記シリコン酸化膜を形成する工程
と、酸化性雰囲気にて熱処理を行う工程とは、同一装置
内で連続して行われることを特徴とする請求項１に記載
の半導体装置の製造方法。 - 【請求項１１】 半導体基板上に、第１のシリコン酸化
膜を形成する工程と、 前記第１のシリコン酸化膜上に、第１の多結晶シリコン
膜を形成する工程と、 前記第１の多結晶シリコン膜上に、ＣＶＤ法により第２
のシリコン酸化膜を形成する工程と、 前記第２のシリコン酸化膜を形成した後、酸化性雰囲気
にて第１の熱処理を行う工程と、 前記第２のシリコン酸化膜上に、シリコン窒化膜を形成
する工程と、 前記シリコン窒化膜上に、ＣＶＤ法により第３のシリコ
ン酸化膜を形成する工程と、 前記第３のシリコン酸化膜を形成した後、酸化性雰囲気
にて第２の熱処理を行う工程と、 前記第３のシリコン酸化膜上に、第２の多結晶シリコン
膜を形成する工程と、を具備することを特徴とする半導
体装置の製造方法。 - 【請求項１２】 前記第１の熱処理では、前記第２のシ
リコン酸化膜が緻密化されると共に、前記第１の多結晶
シリコン膜が酸化され、前記第１の多結晶シリコン膜と
前記第２のシリコン酸化膜との間に熱酸化膜が形成され
ることを特徴とする請求項１１に記載の半導体装置の製
造方法。 - 【請求項１３】 前記第１の多結晶シリコン膜はフロー
ティングゲートであり、前記第２のシリコン酸化膜と前
記熱酸化膜はゲート絶縁膜を構成することを特徴とする
請求項１２に記載の半導体装置の製造方法。 - 【請求項１４】 前記第１の多結晶シリコン膜には、Ｐ
（リン）、Ｂ（ボロン）、Ａｓ（ヒ素）のうちのいずれ
かが添加されていることを特徴とする請求項１３に記載
の半導体装置の製造方法。 - 【請求項１５】 前記酸化性雰囲気は、Ｎ２Ｏ雰囲気で
あることを特徴とする請求項１、２または１１に記載の
半導体装置の製造方法。 - 【請求項１６】 前記酸化性雰囲気は、ＮＯ雰囲気であ
ることを特徴とする請求項１、２または１１に記載の半
導体装置の製造方法。 - 【請求項１７】 前記ゲート絶縁膜の膜厚は、７ｎｍ以
下であることを特徴とする請求項４または１３に記載の
半導体装置の製造方法。 - 【請求項１８】 前記熱酸化膜の膜厚は、０．５ｎｍ〜
２．５ｎｍであることを特徴とする請求項１７に記載の
半導体装置の製造方法。 - 【請求項１９】 前記第１の熱処理の温度は、９００℃
以上であることを特徴とする請求項１２に記載の半導体
装置の製造方法。 - 【請求項２０】 前記第１のシリコン酸化膜は、トンネ
ル酸化膜であることを特徴とする請求項１３に記載の半
導体装置の製造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000196869A JP2002016152A (ja) | 2000-06-29 | 2000-06-29 | 半導体装置の製造方法 |
| KR1020010037440A KR20020002266A (ko) | 2000-06-29 | 2001-06-28 | 반도체 장치 및 반도체 장치의 제조 방법 |
| US09/892,625 US20020017677A1 (en) | 2000-06-29 | 2001-06-28 | Semiconductor device having laminated gate structure and method for manufacturing the semiconductor device |
| CN01121865A CN1330393A (zh) | 2000-06-29 | 2001-06-29 | 半导体器件和半导体器件的制造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000196869A JP2002016152A (ja) | 2000-06-29 | 2000-06-29 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002016152A true JP2002016152A (ja) | 2002-01-18 |
Family
ID=18695298
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000196869A Pending JP2002016152A (ja) | 2000-06-29 | 2000-06-29 | 半導体装置の製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US20020017677A1 (ja) |
| JP (1) | JP2002016152A (ja) |
| KR (1) | KR20020002266A (ja) |
| CN (1) | CN1330393A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009505403A (ja) * | 2005-08-09 | 2009-02-05 | フェアチャイルド・セミコンダクター・コーポレーション | シールドゲート電界効果トランジスタにおけるインターポリ絶縁膜の構造および製造方法。 |
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|---|---|---|---|---|
| US6803330B2 (en) * | 2001-10-12 | 2004-10-12 | Cypress Semiconductor Corporation | Method for growing ultra thin nitrided oxide |
| US6534326B1 (en) * | 2002-03-13 | 2003-03-18 | Sharp Laboratories Of America, Inc. | Method of minimizing leakage current and improving breakdown voltage of polycrystalline memory thin films |
| CN102376555B (zh) * | 2010-08-26 | 2013-09-11 | 上海华虹Nec电子有限公司 | On膜氧化作为隧穿电介质提升sonos可靠性的方法 |
| CN103594354B (zh) * | 2013-11-08 | 2016-07-06 | 溧阳市江大技术转移中心有限公司 | 一种电介质层的制造方法 |
| CN103606513B (zh) * | 2013-11-08 | 2016-02-17 | 溧阳市江大技术转移中心有限公司 | 一种半导体电容器的制造方法 |
| CN106992141B (zh) * | 2016-01-20 | 2020-11-06 | 沈阳硅基科技有限公司 | 一种制备具有超厚埋层氧化层soi硅片的方法 |
| CN111312696B (zh) * | 2018-12-12 | 2022-06-17 | 上海川土微电子有限公司 | 一种用于提高数字隔离器芯片耐压值的隔离电容 |
-
2000
- 2000-06-29 JP JP2000196869A patent/JP2002016152A/ja active Pending
-
2001
- 2001-06-28 US US09/892,625 patent/US20020017677A1/en not_active Abandoned
- 2001-06-28 KR KR1020010037440A patent/KR20020002266A/ko not_active Ceased
- 2001-06-29 CN CN01121865A patent/CN1330393A/zh active Pending
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|---|---|---|---|---|
| JP2009505403A (ja) * | 2005-08-09 | 2009-02-05 | フェアチャイルド・セミコンダクター・コーポレーション | シールドゲート電界効果トランジスタにおけるインターポリ絶縁膜の構造および製造方法。 |
| KR101221242B1 (ko) | 2005-08-09 | 2013-01-11 | 페어차일드 세미컨덕터 코포레이션 | 실드 게이트 전계 효과 트랜지스터 내에 인터폴리 유전체를형성하는 구조 및 방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| US20020017677A1 (en) | 2002-02-14 |
| KR20020002266A (ko) | 2002-01-09 |
| CN1330393A (zh) | 2002-01-09 |
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