JPH09205202A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH09205202A JPH09205202A JP8012155A JP1215596A JPH09205202A JP H09205202 A JPH09205202 A JP H09205202A JP 8012155 A JP8012155 A JP 8012155A JP 1215596 A JP1215596 A JP 1215596A JP H09205202 A JPH09205202 A JP H09205202A
- Authority
- JP
- Japan
- Prior art keywords
- type
- region
- well region
- channel
- conductivity type
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/63—Vertical IGFETs
- H10D30/635—Vertical IGFETs having no inversion channels, e.g. vertical accumulation channel FETs [ACCUFET] or normally-on vertical IGFETs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/01—Manufacture or treatment
- H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
- H10D30/025—Manufacture or treatment of FETs having insulated gates [IGFET] of vertical IGFETs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/124—Shapes, relative sizes or dispositions of the regions of semiconductor bodies or of junctions between the regions
- H10D62/126—Top-view geometrical layouts of the regions or the junctions
- H10D62/127—Top-view geometrical layouts of the regions or the junctions of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【課題】しきい値電圧の温度依存性が小さい半導体装置
を提供する。 【解決手段】 ドレイン領域を兼ねるＮ形半導体基板１
の主表面に、Ｐ形ウェル領域２とＮ形ソース領域３とが
二重拡散技術により形成され、Ｎ形半導体基板１とＮ形
ソース領域３とで挟まれたＰ形ウェル領域２の表面領域
にはキャリア濃度が低いＮ形反転層であるＮ形チャネル
４が形成される半導体装置でにおいて、Ｐ形ウェル領域
２の水平断面形状が正８角形であり、その各角部（コー
ナ部）の角度が略１３５度で形成されている。
を提供する。 【解決手段】 ドレイン領域を兼ねるＮ形半導体基板１
の主表面に、Ｐ形ウェル領域２とＮ形ソース領域３とが
二重拡散技術により形成され、Ｎ形半導体基板１とＮ形
ソース領域３とで挟まれたＰ形ウェル領域２の表面領域
にはキャリア濃度が低いＮ形反転層であるＮ形チャネル
４が形成される半導体装置でにおいて、Ｐ形ウェル領域
２の水平断面形状が正８角形であり、その各角部（コー
ナ部）の角度が略１３５度で形成されている。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置に関
し、特に、半導体基板をドレイン領域としたディプレッ
ションモード二重拡散型ＭＯＳＦＥＴに関するものであ
る。
し、特に、半導体基板をドレイン領域としたディプレッ
ションモード二重拡散型ＭＯＳＦＥＴに関するものであ
る。
【０００２】
【従来の技術】従来のディプレッションモード二重拡散
型ＭＯＳＦＥＴ（以下、ディプレッションモードＤＭＯ
Ｓと称す）は、図３（ａ）に示すように、ドレイン領域
を兼ねるＮ形半導体基板１の主表面に、Ｐ形ウェル領域
２とＮ形ソース領域３とが二重拡散技術により形成され
ている。また、Ｎ形半導体基板１とＮ形ソース領域３と
で挟まれたＰ形ウェル領域２の表面領域にはキャリア濃
度が低いＮ形反転層であるＮ形チャネル４が形成されて
いる。Ｎ形チャネル４の上方には絶縁膜５を介してゲー
ト電極６が設けられている。なお、Ｎ形ソース領域３上
にはソース電極８が、Ｎ形半導体基板１（つまり、ドレ
イン領域）の裏面にはドレイン電極９が、それぞれ設け
られている。
型ＭＯＳＦＥＴ（以下、ディプレッションモードＤＭＯ
Ｓと称す）は、図３（ａ）に示すように、ドレイン領域
を兼ねるＮ形半導体基板１の主表面に、Ｐ形ウェル領域
２とＮ形ソース領域３とが二重拡散技術により形成され
ている。また、Ｎ形半導体基板１とＮ形ソース領域３と
で挟まれたＰ形ウェル領域２の表面領域にはキャリア濃
度が低いＮ形反転層であるＮ形チャネル４が形成されて
いる。Ｎ形チャネル４の上方には絶縁膜５を介してゲー
ト電極６が設けられている。なお、Ｎ形ソース領域３上
にはソース電極８が、Ｎ形半導体基板１（つまり、ドレ
イン領域）の裏面にはドレイン電極９が、それぞれ設け
られている。
【０００３】ところで、上記ディプレッションモードＤ
ＭＯＳにおけるＰ形ウェル領域２の水平断面形状は、図
３（ｂ）に示すように四角形である。
ＭＯＳにおけるＰ形ウェル領域２の水平断面形状は、図
３（ｂ）に示すように四角形である。
【０００４】
【発明が解決しようとする課題】ところで、ディプレッ
ションモードＤＭＯＳは、ゲート電圧が零ボルトでもチ
ャネル領域を有する（所謂ノーマリ・オン形のデバイ
ス）ので、オフ状態にするためには、ゲート電圧（信
号）の印加によりＮ形チャネル４のキャリアをなくす必
要がある。このオン・オフの状態が変化する電圧が所謂
しきい値電圧である。しかしながら、上記ディプレッシ
ョンモードＤＭＯＳでは、チップ温度が上昇すると、し
きい値電圧の絶対値が大きくなってしまうという問題が
あり、その結果、オフ状態にする（Ｎ形チャネル４のキ
ャリアをなくす）ためには、より大きなゲート電圧が必
要となってしまうという問題があった。
ションモードＤＭＯＳは、ゲート電圧が零ボルトでもチ
ャネル領域を有する（所謂ノーマリ・オン形のデバイ
ス）ので、オフ状態にするためには、ゲート電圧（信
号）の印加によりＮ形チャネル４のキャリアをなくす必
要がある。このオン・オフの状態が変化する電圧が所謂
しきい値電圧である。しかしながら、上記ディプレッシ
ョンモードＤＭＯＳでは、チップ温度が上昇すると、し
きい値電圧の絶対値が大きくなってしまうという問題が
あり、その結果、オフ状態にする（Ｎ形チャネル４のキ
ャリアをなくす）ためには、より大きなゲート電圧が必
要となってしまうという問題があった。
【０００５】本発明は上記事由に鑑みて為されたもので
あり、その目的は、しきい値電圧の温度依存性が小さい
半導体装置を提供することにある。
あり、その目的は、しきい値電圧の温度依存性が小さい
半導体装置を提供することにある。
【０００６】
【課題を解決するための手段】請求項１の発明は、上記
目的を達成するために、第１導電形の半導体基板の主表
面に、第１導電形のソース領域が形成され、前記ソース
領域を囲んで第２導電形のウェル領域が形成され、前記
半導体基板の主表面と前記ソース領域との間に介在する
前記ウェル領域の表面領域に第１導電形のチャネルが形
成され、前記チャネル上に絶縁膜を介してゲート電極が
形成されて成り、前記ウェル領域の水平断面形状は、略
多角形であり且つ前記略多角形のコーナ部を形成する角
度が１３５度以上であることを特徴とするものであり、
前記ウェル領域のコーナ部の角度が１３５度以上である
ことにより、前記ウェル領域の表面領域での不純物濃度
を均一化できるため、前記チャネルにおける不純物の濃
度が均一となり、その結果、しきい値電圧の温度依存性
が小さくなる。
目的を達成するために、第１導電形の半導体基板の主表
面に、第１導電形のソース領域が形成され、前記ソース
領域を囲んで第２導電形のウェル領域が形成され、前記
半導体基板の主表面と前記ソース領域との間に介在する
前記ウェル領域の表面領域に第１導電形のチャネルが形
成され、前記チャネル上に絶縁膜を介してゲート電極が
形成されて成り、前記ウェル領域の水平断面形状は、略
多角形であり且つ前記略多角形のコーナ部を形成する角
度が１３５度以上であることを特徴とするものであり、
前記ウェル領域のコーナ部の角度が１３５度以上である
ことにより、前記ウェル領域の表面領域での不純物濃度
を均一化できるため、前記チャネルにおける不純物の濃
度が均一となり、その結果、しきい値電圧の温度依存性
が小さくなる。
【０００７】請求項２の発明は、請求項１の発明におい
て、ウェル領域の水平断面形状が、正多角形であるの
で、正多角形でない場合に比べて前記ウェル領域の表面
領域での不純物濃度を均一化できるため、前記チャネル
における不純物濃度が、より均一になり、その結果、し
きい値電圧の温度依存性が小さくなる。請求項３の発明
は、請求項１又は請求項２の発明において、コーナ部の
外接円の曲率半径が１０μｍ以上なので、前記ウェル領
域の表面領域での不純物濃度を更に均一化できるため、
前記チャネルにおける不純物濃度が更に均一になり、そ
の結果、しきい値電圧の温度依存性が小さくなる。
て、ウェル領域の水平断面形状が、正多角形であるの
で、正多角形でない場合に比べて前記ウェル領域の表面
領域での不純物濃度を均一化できるため、前記チャネル
における不純物濃度が、より均一になり、その結果、し
きい値電圧の温度依存性が小さくなる。請求項３の発明
は、請求項１又は請求項２の発明において、コーナ部の
外接円の曲率半径が１０μｍ以上なので、前記ウェル領
域の表面領域での不純物濃度を更に均一化できるため、
前記チャネルにおける不純物濃度が更に均一になり、そ
の結果、しきい値電圧の温度依存性が小さくなる。
【０００８】請求項４の発明は、第１導電形の半導体基
板の主表面に、第１導電形のソース領域が形成され、前
記ソース領域を囲んで第２導電形のウェル領域が形成さ
れ、前記半導体基板の主表面と前記ソース領域との間に
介在する前記ウェル領域の表面領域に第１導電形のチャ
ネルが形成され、前記チャネル上に絶縁膜を介してゲー
ト電極が形成されて成り、前記チャネル形成用拡散領域
の水平断面形状が略円形であることを特徴とするもので
あり、前記ウェル領域の形状を円形にすることにより、
前記ウェル領域の表面領域での不純物濃度を更に均一化
できるため、前記チャネルにおける不純物濃度が均一に
なり、その結果、しきい値電圧の温度依存性が小さくな
る。さらに、コーナ部が無いので前記ウェル領域への電
界集中が無くなり、耐圧が向上する。
板の主表面に、第１導電形のソース領域が形成され、前
記ソース領域を囲んで第２導電形のウェル領域が形成さ
れ、前記半導体基板の主表面と前記ソース領域との間に
介在する前記ウェル領域の表面領域に第１導電形のチャ
ネルが形成され、前記チャネル上に絶縁膜を介してゲー
ト電極が形成されて成り、前記チャネル形成用拡散領域
の水平断面形状が略円形であることを特徴とするもので
あり、前記ウェル領域の形状を円形にすることにより、
前記ウェル領域の表面領域での不純物濃度を更に均一化
できるため、前記チャネルにおける不純物濃度が均一に
なり、その結果、しきい値電圧の温度依存性が小さくな
る。さらに、コーナ部が無いので前記ウェル領域への電
界集中が無くなり、耐圧が向上する。
【０００９】
【発明の実施の形態】図１（ａ）に本発明の実施の形態
のディプレッションモードＤＭＯＳの断面図を示す。本
ディプレッションモードＤＭＯＳの基本構成は従来例と
略同じであり、ドレイン領域を兼ねるＮ形半導体基板１
の主表面に、Ｐ形ウェル領域２とＮ形ソース領域３とが
二重拡散技術により形成されている。また、Ｎ形半導体
基板１とＮ形ソース領域３とで挟まれたＰ形ウェル領域
２の表面領域にはキャリア濃度が低いＮ形反転層である
Ｎ形チャネル４が形成されている。Ｎ形チャネル４の上
方には絶縁膜５を介してゲート電極６が設けられてい
る。なお、Ｎ形ソース領域３上にはソース電極８が、Ｎ
形半導体基板１（つまり、ドレイン領域）の裏面にはド
レイン電極９が、それぞれ設けられている。
のディプレッションモードＤＭＯＳの断面図を示す。本
ディプレッションモードＤＭＯＳの基本構成は従来例と
略同じであり、ドレイン領域を兼ねるＮ形半導体基板１
の主表面に、Ｐ形ウェル領域２とＮ形ソース領域３とが
二重拡散技術により形成されている。また、Ｎ形半導体
基板１とＮ形ソース領域３とで挟まれたＰ形ウェル領域
２の表面領域にはキャリア濃度が低いＮ形反転層である
Ｎ形チャネル４が形成されている。Ｎ形チャネル４の上
方には絶縁膜５を介してゲート電極６が設けられてい
る。なお、Ｎ形ソース領域３上にはソース電極８が、Ｎ
形半導体基板１（つまり、ドレイン領域）の裏面にはド
レイン電極９が、それぞれ設けられている。
【００１０】本ディプレッションモードＤＭＯＳの特徴
とするところは、図１（ｂ）に示すようにＰ形ウェル領
域２の水平断面形状が正８角形であり、その各角部（コ
ーナ部）の角度が略１３５度で形成されていることにあ
る。本ディプレッションモードＤＭＯＳでは、Ｎ形チャ
ネル４は、チャネル形成用Ｐ形ウェル領域２の水平断面
形状を正八角形にすることにより、従来の四角形の場合
よりもＰ形ウェル領域２の表面領域での不純物濃度を均
一にできる。本ディプレッションモードＤＭＯＳでは、
Ｐ形ウェル領域２の水平断面形状が正八角形であり、そ
の各角部（コーナ部）の角度が１３５度で形成されてい
るので、Ｐ形ウェル領域２形成時における正八角形のコ
ーナ部でのＰ形不純物の濃度がコーナ部以外の領域での
Ｐ形不純物の濃度と略均一になる。このため、しきい値
制御用のＮ形不純物をイオン注入によって添加した時
に、Ｎ形チャネル４におけるＮ形不純物濃度を均一にで
きるのである（つまり、図１（ｂ）におけるコーナ部４
ａのＮ形不純物濃度が、コーナ部４ａ以外の領域に比べ
て高くならないのである）。その結果、しきい値電圧の
温度依存性が小さくなるのである。ところで、従来例の
ようにＰ形ウェル領域２の水平断面形状が四角形の場合
は、Ｐ形ウェル領域２形成時に四角形のコーナ部でのＰ
形不純物の濃度が低くなってしまい、その後のＮチャネ
ル４形成時にコーナ部（図４における４ａ’の部分）の
Ｎ形不純物の濃度が高くなって、その結果、しきい値電
圧の温度依存性が大きくなってしまうのである。従っ
て、従来のような水平断面形状が四角形のＰ形ウェル領
域をもつ場合に比べて、本ディプレッションモードＤＭ
ＯＳの方がしきい値電圧の温度依存性を小さくできるの
である。その結果、チップ温度や周囲温度が上昇しても
しきい値電圧の絶対値の変動が抑制され、大きなゲート
電圧が必要でなくなるのである。
とするところは、図１（ｂ）に示すようにＰ形ウェル領
域２の水平断面形状が正８角形であり、その各角部（コ
ーナ部）の角度が略１３５度で形成されていることにあ
る。本ディプレッションモードＤＭＯＳでは、Ｎ形チャ
ネル４は、チャネル形成用Ｐ形ウェル領域２の水平断面
形状を正八角形にすることにより、従来の四角形の場合
よりもＰ形ウェル領域２の表面領域での不純物濃度を均
一にできる。本ディプレッションモードＤＭＯＳでは、
Ｐ形ウェル領域２の水平断面形状が正八角形であり、そ
の各角部（コーナ部）の角度が１３５度で形成されてい
るので、Ｐ形ウェル領域２形成時における正八角形のコ
ーナ部でのＰ形不純物の濃度がコーナ部以外の領域での
Ｐ形不純物の濃度と略均一になる。このため、しきい値
制御用のＮ形不純物をイオン注入によって添加した時
に、Ｎ形チャネル４におけるＮ形不純物濃度を均一にで
きるのである（つまり、図１（ｂ）におけるコーナ部４
ａのＮ形不純物濃度が、コーナ部４ａ以外の領域に比べ
て高くならないのである）。その結果、しきい値電圧の
温度依存性が小さくなるのである。ところで、従来例の
ようにＰ形ウェル領域２の水平断面形状が四角形の場合
は、Ｐ形ウェル領域２形成時に四角形のコーナ部でのＰ
形不純物の濃度が低くなってしまい、その後のＮチャネ
ル４形成時にコーナ部（図４における４ａ’の部分）の
Ｎ形不純物の濃度が高くなって、その結果、しきい値電
圧の温度依存性が大きくなってしまうのである。従っ
て、従来のような水平断面形状が四角形のＰ形ウェル領
域をもつ場合に比べて、本ディプレッションモードＤＭ
ＯＳの方がしきい値電圧の温度依存性を小さくできるの
である。その結果、チップ温度や周囲温度が上昇しても
しきい値電圧の絶対値の変動が抑制され、大きなゲート
電圧が必要でなくなるのである。
【００１１】以下に、本ディプレッションモードＤＭＯ
Ｓの製造方法を図２及び図３に基づいて説明する。ま
ず、Ｎ半導体基板１の主表面上に酸化膜１０を形成す
る。続いて、例えば、通常のフォトリソグラフィ技術と
ドライエッチング技術等によって、酸化膜１０に水平断
面が図３に示すような正八角形の開孔２０（側断面図は
図４（ａ）参照）を複数設ける。その後、酸化膜１０を
マスクとしてＰ形不純物の拡散を行い、高温熱処理を行
うことによって図４（ａ）に示すようなＰ形ウェル領域
２が形成される。ここで、酸化膜１０ａの下方にもＰ形
ウェル領域２が形成されているが、これは、前記高温熱
処理によって前記Ｐ形不純物が横方向（つまり、酸化膜
１０ａの下方）にも拡散されるためである。したがっ
て、Ｐ形ウェル領域２の水平断面は、正八角形もしくは
正八角形に近い形状（例えば、正八角形の角部が丸まっ
たような形状）となる。
Ｓの製造方法を図２及び図３に基づいて説明する。ま
ず、Ｎ半導体基板１の主表面上に酸化膜１０を形成す
る。続いて、例えば、通常のフォトリソグラフィ技術と
ドライエッチング技術等によって、酸化膜１０に水平断
面が図３に示すような正八角形の開孔２０（側断面図は
図４（ａ）参照）を複数設ける。その後、酸化膜１０を
マスクとしてＰ形不純物の拡散を行い、高温熱処理を行
うことによって図４（ａ）に示すようなＰ形ウェル領域
２が形成される。ここで、酸化膜１０ａの下方にもＰ形
ウェル領域２が形成されているが、これは、前記高温熱
処理によって前記Ｐ形不純物が横方向（つまり、酸化膜
１０ａの下方）にも拡散されるためである。したがっ
て、Ｐ形ウェル領域２の水平断面は、正八角形もしくは
正八角形に近い形状（例えば、正八角形の角部が丸まっ
たような形状）となる。
【００１２】次に、酸化膜１０をマスクとして、露出し
たＰ形ウェル領域２の表面領域にソース領域形成用のＮ
形不純物を拡散することによってＮ形ソース領域３が形
成され図４（ｂ）に示す構造が得られる。すなわち、上
記Ｐ形ウェル領域２及びＮ形ソース領域３は所謂二重拡
散技術によって形成している。続いて、酸化膜１０をウ
ェットエッチング技術等によって選択的に除去する。次
に、イオン注入装置等によって、しきい値電圧を制御す
るためのＮ形不純物を、例えば、図４（ｃ）に一点鎖線
で示す深さまで注入する。このＮ形不純物の注入量によ
ってしきい値が決まる。ここで、Ｎ形不純物が注入され
ることによって、Ｎ形ソース領域３とＮ半導体基板１の
表面領域との間に介在するＰ形ウェル領域２の表面領域
は、キャリア濃度が低くなり導電形がＮ形に反転するこ
とでＮ形チャネル４が形成され、図４（ｃ）に示す構造
が得られる。
たＰ形ウェル領域２の表面領域にソース領域形成用のＮ
形不純物を拡散することによってＮ形ソース領域３が形
成され図４（ｂ）に示す構造が得られる。すなわち、上
記Ｐ形ウェル領域２及びＮ形ソース領域３は所謂二重拡
散技術によって形成している。続いて、酸化膜１０をウ
ェットエッチング技術等によって選択的に除去する。次
に、イオン注入装置等によって、しきい値電圧を制御す
るためのＮ形不純物を、例えば、図４（ｃ）に一点鎖線
で示す深さまで注入する。このＮ形不純物の注入量によ
ってしきい値が決まる。ここで、Ｎ形不純物が注入され
ることによって、Ｎ形ソース領域３とＮ半導体基板１の
表面領域との間に介在するＰ形ウェル領域２の表面領域
は、キャリア濃度が低くなり導電形がＮ形に反転するこ
とでＮ形チャネル４が形成され、図４（ｃ）に示す構造
が得られる。
【００１３】次に、ゲート酸化膜である絶縁膜５、ゲー
ト電極６、層間絶縁膜７、ソース電極８、ドレイン電極
９それぞれを周知の技術によって形成することにより図
４（ｄ）に示す構造が得られる。以上説明したように本
ディプレッションモードＤＭＯＳでは、Ｐ形ウェル領域
２の水平断面形状を正八角形に形成するために、正八角
形のマスクを用いていることに特徴がある。
ト電極６、層間絶縁膜７、ソース電極８、ドレイン電極
９それぞれを周知の技術によって形成することにより図
４（ｄ）に示す構造が得られる。以上説明したように本
ディプレッションモードＤＭＯＳでは、Ｐ形ウェル領域
２の水平断面形状を正八角形に形成するために、正八角
形のマスクを用いていることに特徴がある。
【００１４】なお、本実施の形態では、所謂縦型構造の
ディプレッションモードＤＭＯＳについて説明したが、
縦型構造に限定するものではなく、横型構造であっても
よい。また、上記各領域の導電形のＰ形とＮ形とが逆転
した構成のものでもよいことは勿論である。Ｐ形ウェル
領域２の水平断面形状は正八角形に限定するものではな
く、コーナ部の角度が１３５度以上であれば、略多角形
でもよい（ただし、正多角形の方が加工は容易にな
る）。また、正八角形以上の角を有する正多角形にする
ことにより、よりＰ形ウェル領域２の表面領域でのＰ形
不純物濃度を均一化でき、その結果、よりＮ形チャネル
４のＮ形不純物濃度を均一化でき、しきい値電圧の温度
依存性を小さくできる。図１（ｂ））に示すコーナ部の
外接円Ａの曲率半径が１０μｍ以上であれば、更に、Ｎ
形チャネルのＮ形不純物濃度はさらに均一になり、しき
い値電圧の温度依存性は更に小さくなる。
ディプレッションモードＤＭＯＳについて説明したが、
縦型構造に限定するものではなく、横型構造であっても
よい。また、上記各領域の導電形のＰ形とＮ形とが逆転
した構成のものでもよいことは勿論である。Ｐ形ウェル
領域２の水平断面形状は正八角形に限定するものではな
く、コーナ部の角度が１３５度以上であれば、略多角形
でもよい（ただし、正多角形の方が加工は容易にな
る）。また、正八角形以上の角を有する正多角形にする
ことにより、よりＰ形ウェル領域２の表面領域でのＰ形
不純物濃度を均一化でき、その結果、よりＮ形チャネル
４のＮ形不純物濃度を均一化でき、しきい値電圧の温度
依存性を小さくできる。図１（ｂ））に示すコーナ部の
外接円Ａの曲率半径が１０μｍ以上であれば、更に、Ｎ
形チャネルのＮ形不純物濃度はさらに均一になり、しき
い値電圧の温度依存性は更に小さくなる。
【００１５】また、Ｐ形ウェル領域２の水平断面形状を
略円形にすることにより、Ｐ形ウェル領域２の表面領域
でのＰ形不純物濃度を均一化できるため、Ｎ形チャネル
４におけるＮ形不純物濃度が均一になり、その結果、し
きい値電圧の温度依存性が小さくなる。さらに、円形の
場合は、コーナ部が無いのでＰ形ウェル領域２への電界
集中が無くなり、耐圧が向上する
略円形にすることにより、Ｐ形ウェル領域２の表面領域
でのＰ形不純物濃度を均一化できるため、Ｎ形チャネル
４におけるＮ形不純物濃度が均一になり、その結果、し
きい値電圧の温度依存性が小さくなる。さらに、円形の
場合は、コーナ部が無いのでＰ形ウェル領域２への電界
集中が無くなり、耐圧が向上する
【００１６】
【発明の効果】請求項１の発明は、上記目的を達成する
ために、ウェル領域の水平断面形状が、略多角形であり
且つ前記略多角形のコーナ部を形成する角度が１３５度
以上であるから、前記ウェル領域の表面領域での不純物
濃度を均一化できるため、前記チャネルにおける不純物
の濃度が均一となり、しきい値電圧の温度依存性が小さ
くなるという効果がある。その結果、チップ温度や周囲
温度が上昇してもしきい値電圧の絶対値の変動が抑制さ
れ、大きなゲート電圧が必要でなくなるという効果があ
る。
ために、ウェル領域の水平断面形状が、略多角形であり
且つ前記略多角形のコーナ部を形成する角度が１３５度
以上であるから、前記ウェル領域の表面領域での不純物
濃度を均一化できるため、前記チャネルにおける不純物
の濃度が均一となり、しきい値電圧の温度依存性が小さ
くなるという効果がある。その結果、チップ温度や周囲
温度が上昇してもしきい値電圧の絶対値の変動が抑制さ
れ、大きなゲート電圧が必要でなくなるという効果があ
る。
【００１７】請求項２の発明は、請求項１の発明におい
て、ウェル領域の水平断面形状が、正多角形であるの
で、正多角形でない場合に比べて前記ウェル領域の表面
領域での不純物濃度を均一化できるため、前記チャネル
における不純物濃度が、より均一になり、その結果、し
きい値電圧の温度依存性が小さくなるという効果があ
る。
て、ウェル領域の水平断面形状が、正多角形であるの
で、正多角形でない場合に比べて前記ウェル領域の表面
領域での不純物濃度を均一化できるため、前記チャネル
における不純物濃度が、より均一になり、その結果、し
きい値電圧の温度依存性が小さくなるという効果があ
る。
【００１８】請求項３の発明は、請求項１又は請求項２
の発明において、コーナ部の外接円の曲率半径が１０μ
ｍ以上なので、前記ウェル領域の表面領域での不純物濃
度を更に均一化できるため、前記チャネルにおける不純
物濃度が更に均一になり、その結果、しきい値電圧の温
度依存性が小さくなるという効果がある。請求項４の発
明は、ウェル領域の形状を円形にすることにより、前記
ウェル領域の表面領域での不純物濃度を更に均一化でき
るため、前記チャネルにおける不純物濃度が均一にな
り、その結果、しきい値電圧の温度依存性が小さくなる
という効果がある。さらに、コーナ部が無いので前記ウ
ェル領域への電界集中が無くなり、耐圧が向上するとい
う効果がある。
の発明において、コーナ部の外接円の曲率半径が１０μ
ｍ以上なので、前記ウェル領域の表面領域での不純物濃
度を更に均一化できるため、前記チャネルにおける不純
物濃度が更に均一になり、その結果、しきい値電圧の温
度依存性が小さくなるという効果がある。請求項４の発
明は、ウェル領域の形状を円形にすることにより、前記
ウェル領域の表面領域での不純物濃度を更に均一化でき
るため、前記チャネルにおける不純物濃度が均一にな
り、その結果、しきい値電圧の温度依存性が小さくなる
という効果がある。さらに、コーナ部が無いので前記ウ
ェル領域への電界集中が無くなり、耐圧が向上するとい
う効果がある。
【図１】（ａ）は本発明の実施の形態を示す半導体装置
の側断面図である。（ｂ）は同上の要部の平面図であ
る。
の側断面図である。（ｂ）は同上の要部の平面図であ
る。
【図２】同上の主要工程断面図である。
【図３】同上の主要工程平面図である。
【図４】（ａ）は従来例の半導体装置の側断面図であ
る。（ｂ）は同上の要部の平面図である。
る。（ｂ）は同上の要部の平面図である。
１ Ｎ形半導体基板 ２ Ｐ形ウェル領域 ３ Ｎ形ソース領域 ４ Ｎ形チャネル ５ 絶縁膜 ６ ゲート電極 ７ 層間絶縁膜 ８ ソース電極 ９ ドレイン電極
Claims (4)
- 【請求項１】 第１導電形の半導体基板の主表面に、第
１導電形のソース領域が形成され、前記ソース領域を囲
んで第２導電形のウェル領域が形成され、前記半導体基
板の主表面と前記ソース領域との間に介在する前記ウェ
ル領域の表面領域に第１導電形のチャネルが形成され、
前記チャネル上に絶縁膜を介してゲート電極が形成され
て成り、前記ウェル領域の水平断面形状は、略多角形で
あり且つ前記略多角形のコーナ部を形成する角度が１３
５度以上であることを特徴とする半導体装置。 - 【請求項２】 ウェル領域の水平断面形状は、正多角形
であることを特徴とする請求項１記載の半導体装置。 - 【請求項３】 コーナ部の外接円の曲率半径が１０μｍ
以上であることを特徴とする請求項１又は請求項２記載
の半導体装置。 - 【請求項４】 第１導電形の半導体基板の主表面に、第
１導電形のソース領域が形成され、前記ソース領域を囲
んで第２導電形のウェル領域が形成され、前記半導体基
板の主表面と前記ソース領域との間に介在する前記ウェ
ル領域の表面領域に第１導電形のチャネルが形成され、
前記チャネル上に絶縁膜を介してゲート電極が形成され
て成り、前記ウェル領域の水平断面形状が略円形である
ことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8012155A JPH09205202A (ja) | 1996-01-26 | 1996-01-26 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8012155A JPH09205202A (ja) | 1996-01-26 | 1996-01-26 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09205202A true JPH09205202A (ja) | 1997-08-05 |
Family
ID=11797581
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8012155A Withdrawn JPH09205202A (ja) | 1996-01-26 | 1996-01-26 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09205202A (ja) |
Cited By (27)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2002029900A3 (en) * | 2000-10-03 | 2002-10-31 | Cree Inc | Silicon carbide power mosfets having a shorting channel and methods of fabrication them |
| US6610366B2 (en) | 2000-10-03 | 2003-08-26 | Cree, Inc. | Method of N2O annealing an oxide layer on a silicon carbide layer |
| US6767843B2 (en) | 2000-10-03 | 2004-07-27 | Cree, Inc. | Method of N2O growth of an oxide layer on a silicon carbide layer |
| US6972436B2 (en) | 1998-08-28 | 2005-12-06 | Cree, Inc. | High voltage, high temperature capacitor and interconnection structures |
| US6979863B2 (en) | 2003-04-24 | 2005-12-27 | Cree, Inc. | Silicon carbide MOSFETs with integrated antiparallel junction barrier Schottky free wheeling diodes and methods of fabricating the same |
| US7022378B2 (en) | 2002-08-30 | 2006-04-04 | Cree, Inc. | Nitrogen passivation of interface states in SiO2/SiC structures |
| US7067176B2 (en) | 2000-10-03 | 2006-06-27 | Cree, Inc. | Method of fabricating an oxide layer on a silicon carbide layer utilizing an anneal in a hydrogen environment |
| US7074643B2 (en) | 2003-04-24 | 2006-07-11 | Cree, Inc. | Silicon carbide power devices with self-aligned source and well regions and methods of fabricating same |
| US7118970B2 (en) | 2004-06-22 | 2006-10-10 | Cree, Inc. | Methods of fabricating silicon carbide devices with hybrid well regions |
| US7221010B2 (en) | 2002-12-20 | 2007-05-22 | Cree, Inc. | Vertical JFET limited silicon carbide power metal-oxide semiconductor field effect transistors |
| US7414268B2 (en) | 2005-05-18 | 2008-08-19 | Cree, Inc. | High voltage silicon carbide MOS-bipolar devices having bi-directional blocking capabilities |
| US7485924B2 (en) | 2005-08-31 | 2009-02-03 | Sharp Kabushiki Kaisha | Lateral double-diffused field effect transistor and integrated circuit having same |
| US7528040B2 (en) | 2005-05-24 | 2009-05-05 | Cree, Inc. | Methods of fabricating silicon carbide devices having smooth channels |
| US7615801B2 (en) | 2005-05-18 | 2009-11-10 | Cree, Inc. | High voltage silicon carbide devices having bi-directional blocking capabilities |
| US7727904B2 (en) | 2005-09-16 | 2010-06-01 | Cree, Inc. | Methods of forming SiC MOSFETs with high inversion layer mobility |
| US8835987B2 (en) | 2007-02-27 | 2014-09-16 | Cree, Inc. | Insulated gate bipolar transistors including current suppressing layers |
| US9029945B2 (en) | 2011-05-06 | 2015-05-12 | Cree, Inc. | Field effect transistor devices with low source resistance |
| US9117739B2 (en) | 2010-03-08 | 2015-08-25 | Cree, Inc. | Semiconductor devices with heterojunction barrier regions and methods of fabricating same |
| US9142662B2 (en) | 2011-05-06 | 2015-09-22 | Cree, Inc. | Field effect transistor devices with low source resistance |
| US9231122B2 (en) | 2011-09-11 | 2016-01-05 | Cree, Inc. | Schottky diode |
| US9373617B2 (en) | 2011-09-11 | 2016-06-21 | Cree, Inc. | High current, low switching loss SiC power module |
| CN105990407A (zh) * | 2015-01-30 | 2016-10-05 | 张家港意发功率半导体有限公司 | Igbt元胞结构及其制造工艺 |
| US9548374B2 (en) | 2006-08-17 | 2017-01-17 | Cree, Inc. | High power insulated gate bipolar transistors |
| US9640617B2 (en) | 2011-09-11 | 2017-05-02 | Cree, Inc. | High performance power module |
| US9640652B2 (en) | 2009-03-27 | 2017-05-02 | Cree, Inc. | Semiconductor devices including epitaxial layers and related methods |
| US9673283B2 (en) | 2011-05-06 | 2017-06-06 | Cree, Inc. | Power module for supporting high current densities |
| US9984894B2 (en) | 2011-08-03 | 2018-05-29 | Cree, Inc. | Forming SiC MOSFETs with high channel mobility by treating the oxide interface with cesium ions |
-
1996
- 1996-01-26 JP JP8012155A patent/JPH09205202A/ja not_active Withdrawn
Cited By (42)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6972436B2 (en) | 1998-08-28 | 2005-12-06 | Cree, Inc. | High voltage, high temperature capacitor and interconnection structures |
| US6998322B2 (en) | 1998-08-28 | 2006-02-14 | Cree, Inc. | Methods of fabricating high voltage, high temperature capacitor and interconnection structures |
| US6610366B2 (en) | 2000-10-03 | 2003-08-26 | Cree, Inc. | Method of N2O annealing an oxide layer on a silicon carbide layer |
| US6767843B2 (en) | 2000-10-03 | 2004-07-27 | Cree, Inc. | Method of N2O growth of an oxide layer on a silicon carbide layer |
| US6956238B2 (en) | 2000-10-03 | 2005-10-18 | Cree, Inc. | Silicon carbide power metal-oxide semiconductor field effect transistors having a shorting channel and methods of fabricating silicon carbide metal-oxide semiconductor field effect transistors having a shorting channel |
| US7067176B2 (en) | 2000-10-03 | 2006-06-27 | Cree, Inc. | Method of fabricating an oxide layer on a silicon carbide layer utilizing an anneal in a hydrogen environment |
| WO2002029900A3 (en) * | 2000-10-03 | 2002-10-31 | Cree Inc | Silicon carbide power mosfets having a shorting channel and methods of fabrication them |
| US7022378B2 (en) | 2002-08-30 | 2006-04-04 | Cree, Inc. | Nitrogen passivation of interface states in SiO2/SiC structures |
| US7221010B2 (en) | 2002-12-20 | 2007-05-22 | Cree, Inc. | Vertical JFET limited silicon carbide power metal-oxide semiconductor field effect transistors |
| US7381992B2 (en) | 2003-04-24 | 2008-06-03 | Cree, Inc. | Silicon carbide power devices with self-aligned source and well regions |
| US6979863B2 (en) | 2003-04-24 | 2005-12-27 | Cree, Inc. | Silicon carbide MOSFETs with integrated antiparallel junction barrier Schottky free wheeling diodes and methods of fabricating the same |
| US7074643B2 (en) | 2003-04-24 | 2006-07-11 | Cree, Inc. | Silicon carbide power devices with self-aligned source and well regions and methods of fabricating same |
| US7118970B2 (en) | 2004-06-22 | 2006-10-10 | Cree, Inc. | Methods of fabricating silicon carbide devices with hybrid well regions |
| US7705362B2 (en) | 2004-06-22 | 2010-04-27 | Cree, Inc. | Silicon carbide devices with hybrid well regions |
| US7414268B2 (en) | 2005-05-18 | 2008-08-19 | Cree, Inc. | High voltage silicon carbide MOS-bipolar devices having bi-directional blocking capabilities |
| US7615801B2 (en) | 2005-05-18 | 2009-11-10 | Cree, Inc. | High voltage silicon carbide devices having bi-directional blocking capabilities |
| US7528040B2 (en) | 2005-05-24 | 2009-05-05 | Cree, Inc. | Methods of fabricating silicon carbide devices having smooth channels |
| US9142663B2 (en) | 2005-05-24 | 2015-09-22 | Cree, Inc. | Silicon carbide devices having smooth channels |
| US8188483B2 (en) | 2005-05-24 | 2012-05-29 | Cree, Inc. | Silicon carbide devices having smooth channels |
| US8859366B2 (en) | 2005-05-24 | 2014-10-14 | Cree, Inc. | Methods of fabricating silicon carbide devices having smooth channels |
| US7485924B2 (en) | 2005-08-31 | 2009-02-03 | Sharp Kabushiki Kaisha | Lateral double-diffused field effect transistor and integrated circuit having same |
| US8536066B2 (en) | 2005-09-16 | 2013-09-17 | Cree, Inc. | Methods of forming SiC MOSFETs with high inversion layer mobility |
| US7727904B2 (en) | 2005-09-16 | 2010-06-01 | Cree, Inc. | Methods of forming SiC MOSFETs with high inversion layer mobility |
| US9548374B2 (en) | 2006-08-17 | 2017-01-17 | Cree, Inc. | High power insulated gate bipolar transistors |
| US9064840B2 (en) | 2007-02-27 | 2015-06-23 | Cree, Inc. | Insulated gate bipolar transistors including current suppressing layers |
| US8835987B2 (en) | 2007-02-27 | 2014-09-16 | Cree, Inc. | Insulated gate bipolar transistors including current suppressing layers |
| US9640652B2 (en) | 2009-03-27 | 2017-05-02 | Cree, Inc. | Semiconductor devices including epitaxial layers and related methods |
| US9117739B2 (en) | 2010-03-08 | 2015-08-25 | Cree, Inc. | Semiconductor devices with heterojunction barrier regions and methods of fabricating same |
| US9595618B2 (en) | 2010-03-08 | 2017-03-14 | Cree, Inc. | Semiconductor devices with heterojunction barrier regions and methods of fabricating same |
| US9142662B2 (en) | 2011-05-06 | 2015-09-22 | Cree, Inc. | Field effect transistor devices with low source resistance |
| US9029945B2 (en) | 2011-05-06 | 2015-05-12 | Cree, Inc. | Field effect transistor devices with low source resistance |
| US9673283B2 (en) | 2011-05-06 | 2017-06-06 | Cree, Inc. | Power module for supporting high current densities |
| US9984894B2 (en) | 2011-08-03 | 2018-05-29 | Cree, Inc. | Forming SiC MOSFETs with high channel mobility by treating the oxide interface with cesium ions |
| US9373617B2 (en) | 2011-09-11 | 2016-06-21 | Cree, Inc. | High current, low switching loss SiC power module |
| US9231122B2 (en) | 2011-09-11 | 2016-01-05 | Cree, Inc. | Schottky diode |
| US9640617B2 (en) | 2011-09-11 | 2017-05-02 | Cree, Inc. | High performance power module |
| US9865750B2 (en) | 2011-09-11 | 2018-01-09 | Cree, Inc. | Schottky diode |
| US10141302B2 (en) | 2011-09-11 | 2018-11-27 | Cree, Inc. | High current, low switching loss SiC power module |
| US10153364B2 (en) | 2011-09-11 | 2018-12-11 | Cree, Inc. | Power module having a switch module for supporting high current densities |
| US11024731B2 (en) | 2011-09-11 | 2021-06-01 | Cree, Inc. | Power module for supporting high current densities |
| US11171229B2 (en) | 2011-09-11 | 2021-11-09 | Cree, Inc. | Low switching loss high performance power module |
| CN105990407A (zh) * | 2015-01-30 | 2016-10-05 | 张家港意发功率半导体有限公司 | Igbt元胞结构及其制造工艺 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH09205202A (ja) | 半導体装置 | |
| JP2604777B2 (ja) | 二重拡散型電界効果半導体装置の製法 | |
| US6620691B2 (en) | Semiconductor trench device with enhanced gate oxide integrity structure | |
| JPH11214529A (ja) | Ｍｏｓデバイスの集積化方法及び半導体チイップ | |
| JP2003347546A (ja) | 垂直型ｄｍｏｓ素子及びその製造方法 | |
| KR100238699B1 (ko) | Soimos트랜지스터 | |
| KR101099560B1 (ko) | 고전압 트랜지스터 제조방법 | |
| JPH10256534A (ja) | Ｄｍｏｓ構造を有する半導体装置およびその製造方法 | |
| JPH05235346A (ja) | 半導体装置及びその製造方法 | |
| KR20050104163A (ko) | 고전압 트랜지스터 및 그 제조방법 | |
| KR0165381B1 (ko) | 고전압용 모스 트랜지스터를 갖는 반도체장치의 제조방법 | |
| JPH09232563A (ja) | 電界効果トランジスタ | |
| JPH088430A (ja) | Ｍｏｓトランジスタ及びその形成方法 | |
| JP4943637B2 (ja) | 半導体装置及びその製造方法 | |
| JP2687489B2 (ja) | 半導体装置 | |
| KR20040051669A (ko) | 반도체소자의 이중 확산 모스 트랜지스터 제조방법 | |
| KR20040006772A (ko) | 반도체 소자 제조 방법 | |
| KR0165348B1 (ko) | Mos 트랜지스터의 제조방법 | |
| JPH0344076A (ja) | 半導体装置の製造方法 | |
| KR100264732B1 (ko) | V-모스 반도체 소자 및 그의 제조방법 | |
| JPS6151875A (ja) | 半導体装置 | |
| KR20050066901A (ko) | 낮은 접합 커패시턴스를 갖는 모스 트랜지스터 및 그 제조방법 | |
| JPH05251697A (ja) | Ｍｏｓｆｅｔ及びその製造方法 | |
| JP2002329728A (ja) | 高耐圧トランジスタ、半導体装置および高耐圧トランジスタの製造方法 | |
| JPH0251278A (ja) | 二重拡散型電界効果半導体装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20030401 |