JPH09205564A

JPH09205564A - クロック生成回路

Info

Publication number: JPH09205564A
Application number: JP1312196A
Authority: JP
Inventors: Masahito Nonaka; 雅人野中; Kiyoshi Fukui; 潔福井; Tetsuo Yoshida; 哲雄吉田
Original assignee: Oki Electric Industry Co Ltd
Current assignee: Oki Electric Industry Co Ltd
Priority date: 1996-01-29
Filing date: 1996-01-29
Publication date: 1997-08-05

Abstract

(57)【要約】【課題】画像伝送システムにおける表示画像の画質劣
化を防止する。【解決手段】位相比較器12は、SCR が入力された時点
でのカウンタ18の値S18とSCR の値との比較を行なう。
位相比較器12の出力信号S12 はＬＰＦ13で平滑化され、
ＶＣＯ16を制御するための元データとなる。レジスタ14
は映像ブランキング識別信号BLをクロックとし、映像ブ
ランキングの開始時点で内容を更新する。ＤＡＣ15は、
クロックS16 でレジスタ14の出力信号S14 のＤ／Ａ変換
を行ない、入力された制御データに対応したアナログ信
号S15 を出力する。ＤＡＣ15の変換速度（即ち、クロッ
クS16 の周期）はSCR の周期よりも充分高速であるた
め、ＶＣＯ16の制御信号はブランキング識別信号の立ち
上がり後に矩形的に変化し、この制御信号に応じてＶＣ
Ｏ16の発振周波数が変更される。クロックS16 は引続き
カウンタ18に入力され、サイクル数がカウントされて次
のSCR 入力に備える。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、例えばテレビ会議
システム等に用いられ、動画像の信号処理、特に伝送路
のクロックと独立したクロックで動作して圧縮動画像等
のデータを伝送及び表示する画像伝送システムに設けら
れて送信側のシステムクロックを再生するクロック生成
回路に関するものである。

【０００２】

【従来の技術】従来、このような分野の技術としては、
例えば、次のような文献に記載されるものがあった。文献；ISO/IEC 13818-1(1994) Annex D “Systems Ti
ming Model and Application”P.107-117 動画像コーデック(CODEC) において、送信側及び受信側
の各クロックが独立していると、該各クロックの速度差
に応じてデータの処理速度がそれぞれ異なってしまう。
そのため、送信側のエンコーダの処理速度が受信側のデ
コーダの処理速度よりも早い場合、該受信側のデコーダ
の処理が追い付かないので、受信データを一時記憶する
受信側のバッファメモリの使用量が増加する。又、逆の
場合、前記バッファメモリの使用量が減少する。即ち、
デコーダでは、受信データを復号する前に該受信データ
をバッファメモリへ入力する。バッファメモリは、離散
的に入力されるデータを復号部の処理速度に適したタイ
ミングに変換して読み出す機能を有している。

【０００３】ここで、送信側の処理に比べて受信側の処
理が早い場合、バッファメモリに対する書き込み速度よ
り読み出し速度の方が速いので、該バッファメモリに保
持されているデータが減少し、該バッファメモリがアン
ダーフローする。このとき、復号部ではデータが得られ
ないので、処理を止めて前の復号画像を繰り返して出力
する。そのため、２度表示が発生する。逆に、送信側の
処理に比べて受信側の処理が遅い場合、バッファメモリ
に保持されているデータが増加し、該バッファメモリが
オーバーフローする。このとき、新たな受信データがバ
ッファメモリに書き込まれないので、この受信データで
表示される画像が表示されない。これが駒落とし（即
ち、画像の欠落）である。従って、送信側と受信側とで
データの処理速度が異なると、表示画像の視覚的な劣化
が目立つことになる。このようなことを防ぐには、送信
側と受信側とで同期したクロックを使う必要がある。こ
れに関し、MPEG2(Moving Picture Experts Group Phase
2)システムには、送信側と受信側とでクロックの同期を
確保する方法が規定されている。以下、この方法につい
て説明する。

【０００４】MPEG2 システムでは、システム時刻基準参
照値(System Clock Reference 、以下、SCR という）と
呼ばれる時刻管理情報が規定されている。送信側のエン
コーダは、システムの基本となる同期信号（System Tim
e Clock 、以下、STC という）に基づいたSCR を受信側
のデコーダに伝送する。このデコーダは、該デコーダ自
身が持つクロックをカウントし、このカウント値と送ら
れてきたSCR の値とを比較する。このカウント値とSCR
の値が一致すれば、クロックの同期が確保されているこ
とになる。そして、受信側では、位相同期回路（以下、
ＰＬＬ回路という）等を用い、これらの２つの値が一致
するようにクロックの周波数を制御することにより、送
信側のクロックに該受信側のクロックを同期させる。図
２は、従来の受信側におけるクロック生成回路の一例を
示す構成ブロック図である。

【０００５】このクロック生成回路は、エンコーダから
出力されたSCR を入力する入力端子１を有している。入
力端子１は、位相比較器２の基準信号入力端子に接続さ
れている。位相比較器２の出力端子は、デジタルフィル
タで構成された低域通過フィルタ（以下、ＬＰＦとい
う）３の入力端子に接続されている。ＬＰＦ３の出力端
子はレジスタ４の入力端子に接続されている。レジスタ
４は、ＬＰＦ３の出力信号のビット数に対応した数の遅
延フリップフロップ（以下、Ｄ−ＦＦという）で構成さ
れている。レジスタ４の出力端子はＤ／Ａ変換器（以
下、ＤＡＣという）５の入力端子に接続されている。但
し、このＤＡＣ５の出力側には、補間ＬＰＦが内蔵され
ている。ＤＡＣ５の出力端子は、電圧制御発振器（Volt
age ControlOscillator、以下、ＶＣＯという）６の入
力端子に接続され、該ＶＣＯ６の出力端子がクロック出
力端子７に接続されると共に、カウンタ８の入力端子に
接続されている。カウンタ８の出力端子は、位相比較器
２の帰還信号入力端子に接続されている。又、このクロ
ック生成回路は、SCR を入力するタイミング制御器９を
備えている。このタイミング制御器９はシフトレジスタ
で構成され、SCR をレジスタ４、ＤＡＣ５及びカウンタ
８の各処理遅延に合わせて遅延してそれぞれ出力する機
能を有している。タイミング制御器９の各出力端子は、
レジスタ４、ＤＡＣ５及びカウンタ８にそれぞれ接続さ
れている。

【０００６】次に、図２の動作を説明する。SCR が入力
端子１から入力すると、位相比較器２はSCR の値と該SC
R が入力された時点でのカウンタ８のカウント値Ｓ８と
の差を求める。ＬＰＦ３は、位相比較器２の出力信号Ｓ
２を平滑化してデジタル値を出力する。ＬＰＦ３の出力
信号Ｓ３は、レジスタ４にSCR に同期してホールドされ
る。次に、レジスタ４の出力信号Ｓ４は、SCR の周波数
で動作するＤＡＣ５でアナログ信号に変換され、ＶＣＯ
６の制御信号Ｓ５になる。従って、ＶＣＯ６はSCR の値
と該SCR が入力された時点でのカウンタ８のカウント値
Ｓ８との差に応じた周波数のクロックＳ６を発生する。
カウンタ７は、クロックＳ６のサイクル数をカウント
し、次のSCR に対応する位相比較データを求める。この
ような動作を繰り返すことにより、このクロック生成回
路は収束し、送信側及び受信側で各クロックの同期が確
保される。レジスタ４、ＤＡＣ５及びカウンタ８で使用
されるSCR の周期のタイミング信号は、タイミング制御
器９から供給される。又、ＶＣＯ６で生成したクロック
は、出力端子７から出力され、他の映像信号処理部で利
用される。以上のように、SCR を基準にしたＰＬＬ回路
を用いてクロック生成回路を構成することにより、画像
表示における駒落し及び２度表示を防ぐことができる。

【０００７】

【発明が解決しようとする課題】しかしながら、図２の
クロック生成回路では、次のような課題があった。即
ち、送信側及び受信側で各クロックを同期させる過程
で、デコーダのクロック周波数はＰＬＬ回路により変動
することになる。又、SCR を伝送するネットワークの伝
送遅延時間がー定ではなく、ジッタが含まれることがあ
る。SCR の到着時刻にジッタがあると、その影響でデコ
ーダのクロックはジッタを持ち続けることになる。この
ジッタが含まれたクロックをシステム全体の基準にする
と、モニタの表示画像に色ずれが発生する問題がある。
以下、この問題について説明する。モニタ等に画像を表
示させる場合、輝度信号に変調色信号を重畳したコンポ
ジットビデオ信号を必要とする場合が多い。モニタで
は、水平ブランキング区間に含まれるカラーバーストを
基準にして色復調を行なっているので、該カラーバース
トの位相と色信号の変調信号（即ち、サブキャリア）の
位相がずれると正確な色再生ができなくなる。

【０００８】即ち、ディジタル処理でコンポジットビデ
オ信号を作成する場合、サブキャリアはクロックを分周
することによって得られるので、該クロックにジッタが
含まれていると、サブキャリアにもジッタが含まれてし
まう。特に、ＰＬＬの引き込み時間（即ち、SCR と基準
クロックとの位相差に対応する周波数の出力信号を出力
するまでの時間）が短いと、サブキャリア上に残留する
ジッタの幅が大きくなり、色ずれが目立ってしまう。更
に、送信側及び受信側の各クロックの同期が確保される
までは、受信側のバッファメモリに蓄えられているデー
タ量が該各クロックの速度差に応じて増加又は減少す
る。このため、ＰＬＬの引き込み時間が長くなると、必
要となるバッファサイズが大きくなり、受信から再生ま
での遅延時間が長くなるという問題があった。又、バッ
ファメモリを実装するハードウェアの規模が大きくなる
という問題もあった。以上は、図２中のＬＰＦ３に起因
するＰＬＬの特性上の問題であったが、Ｄ／Ａ変換の速
度がSCR の入力周期に依存していることによる問題もあ
った。即ち、ＤＡＣ５の出力側には折り返し成分の除去
のために補間ＬＰＦが内蔵されているが、SCR の入力周
期はＤＡＣ５の速度よりも低速であるため、該補間ＬＰ
Ｆの遅延が大きくなっていた。これも原因となり、ＰＬ
Ｌの収束が更に遅れていた。ここでも、Ｄ／Ａ変換の速
度を高速にすると、局所的に色ずれが目立つという問題
があった。

【０００９】

【課題を解決するための手段】第１の発明は、前記課題
を解決するために、映像信号を送信側クロックに基づい
て符号化して該映像信号の１フレーム毎に該映像信号の
復号再生タイミングを表す時刻管理情報を付加して時系
列的に送出するエンコーダと、前記時刻管理情報から生
成されたクロックに基づいて該映像信号を復号するデコ
ーダとを、備えた画像伝送システムに設けられ、前記送
信側クロックと同速度のクロックを生成して前記デコー
ダに与えるクロック生成回路において、次のような手段
を設けている。即ち、前記時刻管理情報の値と帰還クロ
ックの計数値とを比較し、その比較結果に基づいた位相
差データを生成する位相比較器と、前記位相比較器の出
力データを平滑化してデジタル値を出力するＬＰＦと、
前記デコーダで復号された映像信号の水平ブランキング
区間に対応した映像ブランキング識別信号の開始に同期
して前記低域通過フィルタの出力信号を保持するレジス
タと、前記レジスタに保持された出力信号を前記帰還ク
ロックに基づいてアナログ信号に変換するＤＡＣと、前
記ＤＡＣの出力電圧に応じた周波数の前記帰還クロック
を生成するＶＣＯと、前記時刻管理情報に基づいたタイ
ミングを生成するタイミング制御器と、前記帰還クロッ
クを計数し、その計数値を前記時刻管理情報に基づいた
タイミングに同期して前記位相比較器へ送出するカウン
タとを、備えている。

【００１０】この第１の発明によれば、以上のようにク
ロック生成回路を構成したので、前記時刻管理情報はタ
イミング制御器に入力され、該タイミング制御器で該時
刻管理情報に基づいたタイミングが生成される。位相比
較器において、エンコーダから伝送された時刻管理情報
の値は、カウンタから前記時刻管理情報に基づいたタイ
ミングで出力された帰還クロックの計数値と比較され、
その比較結果に基づいた位相差データが生成される。位
相比較器の出力データは、ＬＰＦで平滑化されてデジタ
ル値として出力される。前記ＬＰＦの出力信号は、映像
ブランキング識別信号の開始に同期してレジスタに保持
される。前記レジスタに保持された出力信号は、ＶＣＯ
から出力された帰還クロックに基づいてＤＡＣでアナロ
グ信号に変換される。このアナログ信号はＶＣＯに入力
され、該アナログ信号のレベルに応じた周波数の前記帰
還クロックが生成される。そのため、有効映像区間でク
ロックの周波数が変化することはない。第２の発明で
は、第１の発明のクロック生成回路に、帰還クロック及
び計数値に基づいて映像ブランキング識別信号を時刻管
理情報に同期して生成して第１の発明のレジスタへ供給
するブランキング信号発生器を設けている。

【００１１】この第２の発明によれば、ブランキング信
号発生器において、ＶＣＯから出力された帰還クロック
及びカウンタから出力された計数値に基づき、時刻管理
情報に同期して映像ブランキング識別信号が生成され
る。そして、この映像ブランキング識別信号が第１の発
明のレジスタへ供給される。そのため、ブランキング位
置を時刻管理情報の入力直後に設定することができ、Ｖ
ＣＯの制御が高速で行われる。第３の発明では、第１又
は第２の発明のレジスタは、１回の水平ブランキング区
間における該レジスタの出力信号の変更量を一定値以下
に制限する構成にしている。この第３の発明によれば、
第１又は第２の発明のレジスタの出力信号の変更量は、
１回の水平ブランキング区間において一定値以下に制限
される。そのため、画像表示するモニタのＰＬＬが前記
ブランキング区間内で収束する。従って、前記課題を解
決できるのである。

【００１２】

【発明の実施の形態】第１の実施形態図１は、本発明の第１の実施形態を示すクロック生成回
路の構成ブロック図である。このクロック生成回路は、
エンコーダから出力されたSCR を入力する入力端子１１
を有している。入力端子１１は、位相比較器１２の基準
信号入力端子に接続されている。位相比較器１２は、SC
R の値と帰還クロックの計数値Ｓ１８とを比較して位相
差データを生成する機能を有している。位相比較器１２
の出力端子は、位相比較器１２の出力信号Ｓ１２を平滑
化してデジタル値を出力するＬＰＦ１３の入力端子に接
続されている。ＬＰＦ１３の出力端子はレジスタ１４の
入力端子に接続されている。レジスタ１４はＬＰＦ１３
の出力信号のビット数に対応した数のＤ−ＦＦで構成さ
れ、ＬＰＦ１３の出力信号Ｓ１３をブランキング識別信
号に同期してホールドする機能を有している。レジスタ
１４の出力端子は、レジスタ１４の出力信号Ｓ１４をア
ナログ信号に変換するＤＡＣ１５の入力端子に接続され
ている。但し、このＤＡＣ１５の出力側には、補間ＬＰ
Ｆが内蔵されている。ＤＡＣ１５の出力端子は、ＤＡＣ
１５の出力信号Ｓ１５に基づいて発振周波数が制御され
るＶＣＯ１６の入力端子に接続され、該ＶＣＯ１６の出
力端子がクロック出力端子１７に接続されると共に、Ｄ
ＡＣ１５のクロック入力端子及びＶＣＯ１６の発振周波
数のサイクル数をカウントするカウンタ１８のクロック
入力端子に接続されている。カウンタ１８の出力端子
は、位相比較器１２の帰還信号入力端子に接続されてい
る。

【００１３】又、このクロック再生回路は、SCR を入力
して該SCR の入力周期に同期したタイミング信号Ｓ１９
を発生するタイミング制御器１９を備えている。タイミ
ング制御器１９は、カウンタ１８のタイミング信号入力
端子に接続されている。更に、このクロック生成回路に
は、動画像コーデックのデコーダで復号された映像信号
の水平ブランキング区間に対応した映像ブランキング識
別信号ＢＬを入力する映像ブランキング識別信号入力端
子２０が設けられている。このブランキング識別信号入
力端子２０は、レジスタ１４のクロック入力端子に接続
されている。図３は、図１の動作を説明するためのタイ
ムチャート（１）であり、縦軸に論理レベル、及び横軸
に時間がとられている。この図を参照しつつ、図１の動
作を説明する。この図３では、映像フレームレートが30
Hz(33.3ms)、及びSCR の入力が10Hz(100ms) で行なわれ
る例を示している。SCR 入力はパルスの位置でSCR の値
が入力されることを意味し、ブランキング識別信号は、
高レベル（以下、“Ｈ”という）の区間がブランキング
を意味する。

【００１４】入力端子１１からは、周期的にSCR が入力
される。SCR の入力は映像信号の処理とは非同期に行な
われる。初期状態では、カウンタ１８の値は不定である
ため、位相比較器１２は最初に入力されたSCR の値にセ
ットされる。以降、カウンタ１８はＶＣＯ１６から出力
されるクロックＳ１６のサイクル数をカウントしてい
く。この段階では、ＶＣＯ１６の発振周波数（即ち、ク
ロックＳ１６）は制御されていないので、このＰＬＬが
内蔵されているデコーダに固有の周波数になっている。
位相比較器１２は、SCR が入力された時点でのカウン
タ１８の値Ｓ１８を取り込み、実際に入力されたSCR の
値との比較を行なう。位相比較器１２の出力信号Ｓ１２
はＬＰＦ１３で平滑化され、該ＬＰＦ１３の出力信号１
３がＶＣＯ１６を制御するための元データ(Cont)とな
る。レジスタ１４は入力端子２０から入力された映像ブ
ランキング識別信号ＢＬをクロックとし、映像ブランキ
ングの開始時点で内容を更新する。

【００１５】ＤＡＣ１５は、ＶＣＯ１６の出力信号（即
ち、クロックＳ１６）でレジスタ１４の出力信号Ｓ１４
のＤ／Ａ変換を行ない、入力された制御データに対応し
たアナログ信号Ｓ１５を出力する。ＤＡＣ１５の変換速
度（即ち、クロックＳ１６の周期）はSCR の周期よりも
充分高速であるため、ＶＣＯ１６の制御信号（即ち、Ｄ
ＡＣ１５の出力信号Ｓ１５）はブランキング識別信号の
立ち上がり後に矩形的に変化し、この出力信号Ｓ１５に
応じてＶＣＯ１６の発振周波数が変更される。ＶＣＯ１
６の出力信号（即ち、クロックＳ１６）は引続きカウン
タ１８に入力され、該カウンタ１８では、クロックＳ１
６のサイクル数をカウントして次のSCR入力に備える。
図４は、図１の動作を説明するためのタイムチャート
（２）であり、縦軸に論理レベル、及び横軸に時間がと
られている。この図を参照しつつ、図１の動作と従来の
図２の動作との違いを説明する。黒点はディジタル処理
で得られたＶＣＯ１６の制御元データ、実線が本実施形
態のＤＡＣ１５の出力信号Ｓ１５、及び破線が従来の図
２中のＤＡＣ５の出力信号Ｓ５を示す。図２中のＤＡＣ
５の出力信号Ｓ５は、ブランキング識別信号ＢＬに無関
係に変化している。この変化の傾きが大きいとモニタの
表示画像に色ずれが目立つため、ＰＬＬの引き込み時間
を短くすることができなかった。

【００１６】一方、本実施形態におけるＤＡＣ１５の出
力信号Ｓ１５は、ブランキング識別信号ＢＬの低レベル
（以下、“Ｌ”という）区間で一定なので、モニタの表
示画像に視覚的な影響は現れない。従って、図１のクロ
ック生成回路では、ＬＰＦ１３で入力信号Ｓ１２に対す
る出力信号Ｓ１３の応答を速くすることができる。その
ため、ＰＬＬの引き込み時間が短くなり、受信バッファ
メモリのサイズを小さくすることができる。又、Ｄ／Ａ
変換の速度を高速にすることができるため、補間フィル
タの遅延が短くなる。ＬＰＦ１３で得られたＶＣＯ１６
の制御の元データは、そのままの形でＶＣＯ１６の制御
信号になるため、この面でも引き込み時間を短くするこ
とができる。以上のような動作で、このクロック生成回
路は、エンコーダのクロックに同期したクロックをデコ
ーダで生成する。以上のように、この第１の実施形態で
は、映像ブランキング区間を識別するブランキング識別
信号ＢＬを用い、クロックＳ１６の周波数の変更を水平
ブランキング区間で行なうようにしたので、ＰＬＬの引
き込み時間を短くすることができる。そして、有効映像
区間で周波数変更を行なわないので、モニタの表示画像
に色ずれが発生しない。又、回路構成においても、従来
の図２中のレジスタ４及びＤ／Ａ変換器５のクロックの
接続を変更するだけであるため、大幅な変更をする必要
がない。

【００１７】第２の実施形態図５は、本発明の第２の実施形態を示すクロック生成回
路の構成ブロック図であり、図１中の要素と共通の要素
には共通の符号が付されている。このクロック生成回路
は、図１のクロック生成回路にブランキング信号発生器
２１を追加した構成になっている。即ち、ＶＣＯ１６の
出力端子及びカウンタ１８の出力端子はブランキング信
号発生器２１の各入力端子に接続され、該ブランキング
信号発生器２１の出力端子がレジスタ１４のクロック端
子に接続されている。ブランキング信号発生器２１は、
例えばリードオンリメモリ（以下、ＲＯＭという）等で
構成され、カウンタ１８の出力信号Ｓ１８とクロックＳ
１６からブランキング信号ＢＬを作成する機能を有して
いる。他は、図１と同様の構成である。次に、図５の動
作を説明する。

【００１８】ブランキング信号発生器２１は、カウンタ
１８の出力信号Ｓ１８に同期したブランキング識別信号
ＢＬを発生する。カウンタ１８には、初期化動作でタイ
ミング制御器１９によってSCR の値がセットされている
ので、ブランキング信号発生器２１はSCR に同期してブ
ランキング識別信号ＢＬを出力する。このため、本実施
形態では、SCR の周期と画像表示の周期とが１：Ｎ
（Ｎ；正の整数）の関係にある場合、図３中のSCR とブ
ランキング識別信号ＢＬの位相関係が電源の立ち上がり
時の状態に関わらず一定になる。他は、図１と同様の動
作を行う。以上のような動作で、本実施形態では、エン
コーダのクロックに同期したクロックＳ１６と、SCR に
同期したブランキング信号ＢＬとをクロック生成回路で
生成する。

【００１９】以上のように、この第２の実施形態では、
SCR の周期と画像表示の周期とが１：Ｎ（Ｎ；正の整
数）の関係にある場合、ブランキング識別信号ＢＬを該
SCR に同期して生成するブランキング信号発生器２１を
設けたので、SCR とブランキング識別信号ＢＬの位相関
係を電源の立ち上がり時の状態によらず一定にすること
ができる。第１の実施形態では、この位相関係が電源投
入のタイミングで変化していたため、SCR の入力からブ
ランキング識別信号ＢＬの立ち上がりまでの時間が長く
なることがあった。このため、SCR の入力によってＶＣ
Ｏ１６の制御元データが得られてもレジスタ１４の更新
に時間がかかり、ＶＣＯ１６の制御が遅れることがあっ
た。しかし、この第２の実施形態では、クロック生成回
路の内部でブランキング識別信号ＢＬを作成するので、
ブランキングの位置をSCR の入力直後に設定することが
でき、ＶＣＯ１６の制御の遅れを防ぐことができる。こ
のため、ＰＬＬの引き込み特性も電源投入の状態に関わ
らず、最適なものにすることができる。

【００２０】第３の実施形態図６は、本発明の第３の実施形態を示すクロック生成回
路の構成ブロック図であり、図１中の要素と共通の要素
には共通の符号が付されている。このクロック生成回路
は、図１中のレジスタ１４を、出力制限器２３に変更し
たものである。出力制限器２３は、ＬＰＦ１３の出力信
号Ｓ１３の値に制限を加え、ブランキング識別信号ＢＬ
によってホールドする機能を有している。他は、図１と
同様の構成である。図７は、図６中の出力制限器２３の
構成ブロック図である。この出力制限器２３は、ＬＰＦ
１３の出力信号Ｓ１３を入力する入力端子２３ａを有し
ている。入力端子２３ａは、加算器２３ｂの第１の入力
端子（＋）に接続されている。加算器２３ｂの出力端子
は、リミタ２３ｃの入力端子に接続されている。リミタ
２３ｃは、加算器２３ｂの出力信号Ｓ２３ｂの出力値を
一定の値に制限する機能を有している。リミタ２３ｃの
出力端子は、加算器２３ｄの第１の入力端子（＋）に接
続されている。加算器２３ｄの出力端子は、レジスタ２
３ｅの入力端子に接続されている。レジスタ２３ｅの出
力端子は、ＶＣＯ制御データを出力する出力端子２３ｆ
に接続されると共に、加算器２３ｂの第２の入力端子
（−）及び加算器２３ｄの第２の入力端子（＋）に共通
に接続されている。更に、この出力制限器は、ブランキ
ング識別信号ＢＬを入力する入力端子２３ｇを備えてい
る。入力端子２３ｇは、レジスタ２３ｅのクロック入力
端子に接続されている。

【００２１】図８は、図７の動作を説明するためのタイ
ムチャートであり、縦軸に論理レベル、及び横軸に時間
がとられている。この図を参照しつつ、図７の動作を説
明する。出力制限器２３は、１回のブランキング区間に
おける周波数の変更量を一定値以下にするものである。
この動作を図８に示す。入力端子２３ａからはＬＰＦ１
３の出力信号Ｓ１３が入力される。加算器２３ｂには、
出力信号Ｓ１３と現在出力中のＶＣＯ制御データＳ２３
が入力され、該加算器２３ｂの出力端子から両者の差Ｓ
２３ｂが出力される。これが周波数の変更量に対応す
る。この信号を、リミタ２３ｃで制限する。図８では、
差の絶対値が“２０”以下になるように制限している。
リミタ２３ｃの出力信号Ｓ２３ｃを、現在出力中のＶＣ
Ｏ制御データＳ２３に加えることにより、１回のブラン
キング区間における周波数の変更量を一定値以下に制限
することになる。他は、図１と同様の動作を行う。ここ
で、モニタでは、映像信号内にバースト的に存在するカ
ラーバースト信号を抜きだし、連続なサブキャリアを生
成している。つまり、モニタ内でもＰＬＬを構成し、カ
ラーバーストの周波数を再生している。このため、入力
カラーバーストの周波数が大きく変動すると、ブランキ
ング区間内でモニタのＰＬＬが収束できず、色ずれ現象
が有効画像領域に現れてしまう。特にブランキング時間
の短い水平帰線区間では色ずれの漏れる可能性が高い。
そこで、一回のブランキング区間における周波数変更量
を制限することにより、モニタのＰＬＬをブランキング
区間内で収束させることができ、有効画面に色ずれの影
響がでることを防ぐことができる。

【００２２】以上のように、この第３の実施形態では、
出力制限器２３を設け、一回のブランキング区間におけ
る周波数の変更量を一定値以下に制限することにより、
モニタのＰＬＬをブランキング区間内で収束させるよう
にしたので、有効画面に色ずれの影響がでることを防ぐ
ことができる。尚、本発明は上記実施形態に限定され
ず、種々の変形が可能である。その変形例としては、例
えば次のようなものがある。（ａ）実施形態では、本発明のクロック生成回路をMP
EG2 システムにおける動画像コーデックに適用した例を
説明したが、本発明は、送信側クロックに対して受信側
クロックを同期させる必要のある画像伝送システム全般
に適用できる。（ｂ）第３の実施形態では、図１中のレジスタ１４を
出力制限器２３に変更した例を説明したが、第２の実施
形態における図５中のレジスタ１４を出力制限器２３に
変更しても、第３の実施形態とほぼ同様の作用、効果が
得られる。

【００２３】

【発明の効果】以上詳細に説明したように、第１の発明
によれば、画像伝送システムのデコーダにおいて、クロ
ック生成回路のクロックの周波数の変更を前記デコーダ
で復号された映像信号の水平ブランキング区間に対応し
た映像ブランキング識別信号の開始に同期して行なうよ
うにしたので、ＰＬＬの引き込み時間を短くすることが
できる。更に、有効映像区間で周波数変更を行なわない
ので、モニタの表示画像に視覚的な劣化が発生しない。
第２の発明によれば、第１の発明の映像ブランキング識
別信号を発生するブランキング信号発生器をクロック生
成回路内に設けたので、ブランキング位置を時刻管理情
報の入力直後に設定することができ、ＶＣＯの制御の遅
れを防ぐことができる。このため、ＰＬＬの引き込み特
性も電源投入の状態に関わらず、最適なものにすること
ができる。第３の発明によれば、第１の発明のレジスタ
を、映像信号の１回の水平ブランキング区間における該
レジスタの出力信号の変更量を一定値以下に制限する構
成にしたので、モニタのＰＬＬがブランキング区間内で
収束し、有効画面に視覚的な劣化が発生しない。

【図面の簡単な説明】

【図１】本発明の第１の実施形態を示すクロック生成回
路の構成ブロック図である。

【図２】従来のクロック生成回路の一例を示す構成ブロ
ック図である。

【図３】図１のタイムチャート（１）である。

【図４】図１のタイムチャート（２）である。

【図５】本発明の第２の実施形態を示すクロック生成回
路の構成ブロック図である。

【図６】本発明の第３の実施形態を示すクロック生成回
路の構成ブロック図である。

【図７】図６中の出力制限器の構成ブロック図である。

【図８】図７のタイムチャートである。

【符号の説明】

１２位相比較器１３低域通過フィルタ１４レジスタ１５デジタル／アナログ
変換器１６電圧制御発振器１９タイミング制御器１８カウンタ２１ブランキング信号発
生器２３出力制限器

Claims

【特許請求の範囲】

【請求項１】映像信号を送信側クロックに基づいて符
号化して該映像信号の１フレーム毎に該映像信号の復号
再生タイミングを表す時刻管理情報を付加して時系列的
に送出するエンコーダと、前記時刻管理情報から生成さ
れたクロックに基づいて該映像信号を復号するデコーダ
とを、備えた画像伝送システムに設けられ、前記送信側
クロックと同速度のクロックを生成して前記デコーダに
与えるクロック生成回路において、前記時刻管理情報の値と帰還クロックの計数値とを比較
し、その比較結果に基づいた位相差データを生成する位
相比較器と、前記位相比較器の出力データを平滑化してデジタル値を
出力する低域通過フィルタと、前記デコーダで復号された映像信号の水平ブランキング
区間に対応した映像ブランキング識別信号の開始に同期
して前記低域通過フィルタの出力信号を保持するレジス
タと、前記レジスタに保持された出力信号を前記帰還クロック
に基づいてアナログ信号に変換するデジタル／アナログ
変換器と、前記デジタル／アナログ変換器の出力電圧に応じた周波
数の前記帰還クロックを生成する電圧制御発振器と、前記時刻管理情報に基づいたタイミングを生成するタイ
ミング制御器と、前記帰還クロックを計数し、その計数値を前記時刻管理
情報に基づいたタイミングに同期して前記位相比較器へ
送出するカウンタとを、備えたことを特徴とするクロック生成回路。
【請求項２】前記帰還クロック及び前記計数値に基づ
いて前記映像ブランキング識別信号を前記時刻管理情報
に同期して生成して前記レジスタへ供給するブランキン
グ信号発生器を設けたことを特徴とする請求項１記載の
クロック生成回路。
【請求項３】前記レジスタは、１回の前記水平ブランキング区間における該レジスタの
出力信号の変更量を一定値以下に制限する構成にしたこ
とを特徴とする請求項１又は２記載のクロック生成回
路。