JPS6064391A - 同期結合装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （発明の対象） 本発明は同期結合装置に関する。

（発明の目的） 本発明はスーパーインポーズ（ＩＮ先順位を設けた重ね
合せ）信号を発生させるために、走査線の数が同数の映
像信号同士の垂直方向及び水平方向に関する同期結合を
図ることが可能な同期結合装置を提供することを目的と
する。

（従来例の内容とその問題点） 近年電子技術の進歩に共ない、ＬＳＩ、ＩＣ等の価格が
低下してきている。このため、従来は業務用的な用途が
主であったコンピュータが個人用のコンピュータ、いわ
ゆるパーソナルコンピュータとして広（普及し始めてい
る。パーソナルコンピュータはグラフィックディスプレ
イ・キャラクタディスプレイ等の表示装置に映像信号（
文字・絵など）を出力していることが多い。そこで、パ
ーソナルコンピュータの画像と他の映像ソースとの優先
順位を設定した重ね合わせ、いわゆるスーパーインポー
ズを行なうことにより、パーソナルコンピュータの利用
範囲が拡大される。そのためには、第１図に示すように
パーソナルコンピュータ１の画像をスーパーインポーズ
信号合成回路２に供給し、また、映像機器３からの映像
ソース３− （テレビジョン、ビデオテープレコーダ、ビデオカメラ
、ビデオディスク、パーソナルコンピュータなど）の画
像を同様にスーパーインポーズ信円合成回路２に供給し
、スーパーインポーズ信号合成回路２は供給された信号
をスーパーインポーズし、スーパーインポーズ信号をテ
レビジョン受像ｌｆｆ１４に供給することにより、パー
ソナルコンピュータの画像と映像ソースの画像とをスー
パーインポーズした画像を表示することが考えられる。

しかし、例えば、他の映像ソースであるテレビジョン映
像信号と、パーソナルコンピュータの映像信号とをスー
パーインポーズする際、テレビジョン映像信号と、パー
ソナルコンピュータの映像信号とは走査線の数が巽なっ
ており、ただ単純に混合しただＥノでは垂直方向及び水
平方向の同期結合が実現されないため、何を表示してい
るかわからない画像になってしまう。

鮮明なスーパーインポーズ画像を１ｑるためには同期結
合装置等により、スーパーインポーズを行なう映像信号
の水平方向及び垂直方向の同期を結４− 合することが必要であった。しかし、従来の同期を結合
するための装置は高価で、かつ回路構成が複雑であるた
め、業務用として用いられているものが大部分で、民生
用として用いるには不適当なものが多いという問題点が
あった。

（問題点を解消するための手段） 本発明は上述の問題点を解消するために、外部ビデオ信
号発生器より出力されるビデオ信号と、クロック入力端
子を有するノンインクレースビデオ信号発生器より出力
され前記外部ビデオ信号発生器から出力されるビデオ信
号と走査線数が同数のノンインクレースビデオ信号との
垂直方向及び水平方向に関する同期結合を行なう同期結
合装置であって、前記ノンインタレースビデオ信号発生
器から出力されるノンインタレースビデオ信号の水平同
期信号ＨＮ及び前記外部ビデオ信号発生器から出力され
るビデオ信号の水平同期信号ＨＥが供給され水平同期信
号ＨＮと水平同期信号ＨＥとの位相差を電圧の形に変換
した位相誤差電圧を発生する位相差検出回路と、前記位
相差検出回路より出力される位相誤差電圧に対応した周
波数のクロック信号を出力する電圧制御発振器と、通常
状態では前記電圧制御発信器から供給されるクロック信
号を前記ノンインタレースビデオ信号発生器のクロック
入力端子に供給し調相信号入力端子に調相信号が供給さ
れる調相状態では前記電圧制御発振器から供給されたク
ロック信号の周波数を士にしたクロック信号を前記ノン
インタレースビデオ信号発生器のクロック入力端子に供
給するように選択切換する調相回路と、前記ノンインタ
レースビデオ信号発生器から出力されるノンインタレー
スビデオ信号の垂直同期信号ＶＮ及び前記外部ビデオ信
号発生器から出力されるビデオ信号の垂直同期信号ＶＥ
が供給され垂直同期信＠ＶＥの到来時に垂直同期信号Ｖ
Ｎが存在する状態をロック状態と判別してロック信号を
出力し、垂直同期信号ＶＥ到来時に垂直同期信号ＶＮが
存在しない状態をアンロック状態と判別してアンロック
信号を出力し前記アンロック状態を判別した際垂直同期
信号ＶＮの始まりが垂直同期信号ＶＥ期間内である場合
以外は前記アンロック状態を判別した直後の垂直同期信
号ＶＮ到来時から垂直同期信号ＶＥ到来時までの時間幅
の調相信号を前記調相回路の調相信号入力端子へ供給す
るロック検出回路と、前記ロック検出回路がロック状態
を判別している期間中前記ノンインタレースビデオ信号
発生器から出力されるノンインタレースビデオ信号の第
１フイールドと第２フイールドとを判別して一方のフィ
ールドの先頭部分で前記ノンインタレースビデオ信号発
生器から出力されるノンインタレースビデオ信号の［ｎ
−１］水平走査期間の調相信号を前記調相回路の調相信
号入力端子へ供給し他方のフィールドの先頭部分で前記
ノンインタレースビデオ信号発生器から出力されるノン
インタレースビデオ信号の［ｎ］水平走査期間の調相信
号を前記調相回路の調相信号入力端子へ供給する走査線
数整合回路とからからなる構成にしたものである。

（発明の実施例） 第２図は本発明になる同期結合装置の一実施例７− のブロック系統図である。

第２図において、５はノンインタレースビデオ信号発生
器（以下、ＮＧと記す）、６は同期信号分離回路、７は
位相差検出回路、８は外部ビデオ信号発生器（以下、Ｅ
Ｇと記す）、９は同期信号分離回路、１０は電圧制御発
振器（以下、ＶＣＯと記す）、１１は調相回路、１２は
ロック検出回路、１３はロック・アンロック信号出力端
子、１４は走査線数整合回路、１５はＯＲ回路である。

ＮＧ５はクロック入力端子を有し、前記クロック入力端
子から供給されるクロック信号を分周し水平同期走査周
波数を発生させ、前記水平走査周波数を分周して垂直走
査周波数を発生させ、前記水平走査周波数及び垂直走査
周波数によりデジタルメモリ等に記憶されているデータ
を読み出してノンインタレースビデオ信号を出力するも
ので、また、ＮＧ５はマイクロプロセッサ（以下ＣＰＵ
と記す）・メモリ・入出力インターフェース回路等から
構成されている、いわゆるパーソナルコンピュータの構
成要素の一つであり、ＣＰＵとキャー８− ラフタデイスプレイ・グラフィックディスプレイ等の表
示装置との間に介挿され、ＣＰＩＪとデータ・アドレス
等のやりとりを行ない、キャラクタディスプレイ・グラ
フィックディスプレイ等の表示装置にノンインタレース
ビデオ信号を出力するものである。

ＮＧ５から出力されたノンインタレースビデオ信号の輝
度信号成分は同期信号分離回路６に供給される。同期信
号分離回路６は入力輝度信号成分から水平同期信号ＨＮ
と垂直同期信号ＶＮを分離し出力する。同期信号分離回
路６で分離された水平同期信号１−ＩＮは位相差検出回
路７の一方の入力端子に供給される。

ＥＧ８から出力されたビデオ信号の輝度信号成分は同期
信号分離回路９に供給される。同期信号分離回路９は入
力輝度信号成分から水平同期信号ＨＥと垂直同期信号Ｖ
Ｅを分離し出力する。同期信号分離回路６で分離された
水平同期信号１」Ｅは位相差検出回路７他方の入力端子
に供給される。

伶相差検出回路７は水平同期信号ＨＮとＨＥとの位相差
を電圧の形に変換した位相誤差電圧を出力し、この位相
誤差電圧はｖ　ｃ　ｏ　ｉｏの制御電圧入力端子に供給
される。Ｖ　ＣＯ１０は制御電圧入力端子に入力された
電圧値に対応した周波数のクロック信号である出力信号
を出力するもので、ＶＣＯｌｏの出力信号は調相回路１
１に供給され、調相回路１１の出力信号はＮＧ５のクロ
ック入力端子に供給されている。

調相回路１１はＶＣＯｌｏの出力信号と、Ｖ　ＣＯ１０
の出ノ〕信号の周波数を麦にした信号とを調相回路１１
の調相信号入力端子に供給される調相信号により選択切
換してＮＧ５のクロック入力端子に出力するように構成
されている。つまり、調相回路１１は通常状態〈調相信
号が供給されない状態）において、ｖ　ｃ　ｏ　ｉｏの
出力信号をＮＧ５のクロック入力端子へ出力し、調相状
態（調相信号が供給される状態）において、Ｖ　ＣＯ１
０の出力信号の周波数を寺にした信号をＮＧ５のクロッ
ク入力端子へ出力する。従って、調相回路１１が調相状
態になるとＮＧ５のクロック入力端子に供給されるクロ
ック周波数は士になるため、ＮＧ５が出力する水平同期
信号）−ＩＮの周期は２倍になる。

なお、上述したＮＧ５、同期信号分離回路６、位相差検
出回路７、ＶＣＯｌｏ、ｆｉｌｌ相回路１１はフェーズ
ロックドループを形成する。従って、前述した通常状態
では水平同期信号１−ＩＮとＩ−ＩＥとは同一周波数で
かつ同位相となる。つまり、ＮＧ５から出力されるノン
インタレースビデオ信号とＥＧ８から出力されるビデオ
信号とが水平方向に関してロック状態となり、水平方向
に関して同期結合を可能とする。

同期信号分離回路６及び同期信号分離回路９７’＋１ら
出力された垂直同期信号ＶＮ及びＶＥはロック検出回路
１２に供給される。

ロック検出回路１２は同期信号分離回路６から出力され
た垂直同期信号ＶＮと同期信号分離回路９から出力され
た垂直同期信号ＶＥとの位相を比較することにより、Ｎ
Ｇ５が発生するノンインタレースビデオ信号とＥＧ８が
発生するビデオ信号とが垂直方向に関してロック状態で
あるかアンロッ１１− り状態であるかを判別する。

ロック状態を検出した際はロック信号をロック・アンロ
ック信号出力端子１３から出力すると共に、走査線数整
合回路１４を作動させる信号を出力する。

アンロック状態を検出した際はアンロック信号をロック
・アンロック信号出力端子１３から出力すると共に、走
査線数整合回路１４を作動させないような信号を出力す
る。また、アンロック状態をロック状態へ移行させるた
めに調相信号をＯＲ回路１５を介して調相回路１１へ供
給する。

なお、上述したロック信号・アンロック信号を利用して
、例えば、アンロック信号が出力された際にスーパーイ
ンポーズ信号をミュートするようにすると、アンロック
状態において生ずる画像の乱れを除去することができる
。

ＥＧ８が出力するビデオ信号（例えば、走査線数が５２
５本）に比較して、ＮＧ５が出力するノンインクレース
ビデオ信号（例えば、走査線数が５２４本）の走査線数
が２フイールドあたり、［２ｎ−１］本（例えば、１本
）だけ少ない場合、１２− 前述したフェーズロックドループにより、ＮＧ５とＥＧ
８との水平同期信号ＨＮ、！：ＨＥとを同期させ水平方
向の同期結合を実現しても、垂直同期信号ＶＮとＶＥと
は同期が一致しない（垂直同期信号ＶＮの方が垂直同期
信号Ｖ　Ｅに比べて周期が短い）ため、垂直方向の同期
結合を図るためには何等かの方法で垂直同期信号ＶＮと
ＶＥとの同期を合わせる必要がある。走査線数整合回路
１４はロック検出回路１２がロック状態を検出した場合
に、垂直同期信号ＶＮとＶＥとの同期を合わせるために
作動する回路である。

走査線数整合回路１４は第１フイールド、第２フイール
ド（偶数フィールド、奇数フィールド）を識別するため
に、垂直同期信号ＶＮの周波数を壺にし、この分周信号
により、一方のフィールドの先頭部分で［ｎｌ水平走査
期間（以下、Ｈと記す）の遅延信号を出力し、他方のフ
ィールドの先頭部分で［ｎ−１］Ｈの遅延信号を出力す
る。これらの遅延信号は調相信号としてＯＲ回路１５に
供給される。従って、ロック検出回路１２が、ロック状
態を検出した際、一方のフィールドで［ｎ］ト１の期間
（走査線ｎ本分の期間）だけ調相回路１１が調相状態に
なり、他方のフィールドでは［ｎ　−１］　１−１の期
間（走査線［ｎ−１］本分の期間）だけ調相回路１１が
調相状態になる。

つまり、ＮＧ５のノンインタレースビデオ信号の走査線
数がＥＧ８のビデオ信号の走査線数より、２フイールド
あたり、［２ｎ−１］本少ないので、ＮＧ５のノンイン
タレースビデオ信号を一方のフィールドで［ｎ］、他方
のフィールドで［ｎ−１］本の走査線数分の時間を補正
することにより、２フイールドあたり［２ｎ−１］本分
の走査線数分の時間を補正することができるので、垂直
方向に関して同期結合を実現することができる。

以下に、第３図及び第４図を参照してロック検出回路１
２の説明をする。第３図はロック検出回路１２及び走査
線数整合回路１４を説明するための回路図、第４図（Ａ
＞（Ｂ）（Ｃ）はアンロック状態からロック状態へ移行
する際のロック検出回路１２の動作を説明するための図
である。

第３図において、第２図と同一の構成要素には同一の符
号を付してその説明を省略する。

１６は垂直同期信号入力端子、１７はＤ型フリップフロ
ップ回路（以下、単にＤＦＦと記す）、１８は垂直同期
信号入力端子、１９はＮＯＲ回路、２０はＤＦＦ、２１
は出力端子、２２はＤＦＦ、２３はシフ（〜レジスタ、
２４はシフトレジスタ、２５はインバータ、２６はＡＮ
Ｄ回路、２７はインバータ、２８はＡＮＤ回路、２９は
出力端子、３０は出力端子である。

垂直同期信号入力端子１６にはＮＧ５から出力されるノ
ンインタレースビデオ信号の輝度信号成分より、同期信
号分離回路６で分離された第４図（Ａ＞に示すような垂
直同期信号ＶＮが入力され、この垂直同期信号ＶＮはＤ
ＦＦ１７のＤ端子に入力している。

また、垂直同期信号入力端子１８にはＥＧ８から出力さ
れるビデオ信号の輝度信号成分より、同期信号分離回路
９で分離された第４図（Ｂ）に示すような垂直同期信号
ＶＥが入力され、この垂直同期信号ＶＥはＤＦＦ１７の
ＯＫ（クロック）端子に１５− 人力している。

つまり、垂直同期信’ｒ　Ｖ　ｘを垂直同期信号ＶＥの
始まり（立上がりエツジ）でサンプルした信号がＤＦＦ
１７のＱ端子から出力される。ＤＦＦ１７のＱ端子から
出力された信号と垂直同期信号ＶＥとがＮＯＲ回路１９
に供給される。従って、ＮＯＲ回路１９からは垂直同期
信号ＶＥの始まり（立上がりエツジ）が垂直同期信号Ｖ
Ｎの期間内である状態〈ロック状態）の時はＬレベルの
信号が出力され、垂直同期信号ＶＥの始まり（立上がり
エツジ）が垂直同期信号ＶＮの期間外である状ａ＜アン
ロック状態）の際は垂直同期信号ＶＥの期間内だけＬレ
ベルの信号が出力される。

上述したＮＯＲ回路１９の出力信号はＤＦＦ２０のＣＬ
Ｒ（クリヤ）端子に供給されている。また、ＤＦＦ２０
（７）Ｄ端子ニハ電源ｆＨ圧Ｖ　ｃ　ｃ　、　ＣＫ　（
クロック）端子には垂直同期信号ＶＮｚが供給されてい
る。従って、ＤＦＦ２０のＱ端子からは第４図（Ｃ）に
示すような信号が出力される。つまり、ロック状態の時
はＤＦＦ２０がプリセットされるの１６− で端子Ｑの出力は常にＬレベルとなる。アンロック状態
の際はアンロック状態検出の直後に到来した垂直同期信
号ＶＮの始まり（立上がりエツジ）から垂直同期信号Ｖ
Ｅが到来するまでの間、垂直同期信号誤差時間［ＶＮ　
−ＶＥ　］のＨレベルの信号を出力する。

ＤＦＦ２０のＱ端子はロック・アンロック信号出力端子
１３に接続すると共に、出力端子２１に接続している。

出力端子２１は第２図に示したＯＲ回路１５に接続して
いる。

従って、アンロック状態の時、第４図（Ｃ）に示した信
号が出力される間、垂直同期信号ｙ差時間［ＶＮ　−Ｖ
Ｅ　］だけ調相回路１１が調相状態になる。つまり、Ｎ
Ｇ５のクロック周波数が垂直同期信号誤差時間［ＶＮ　
−ＶＥ　］だけ周波数が士になるので、次の垂直同期信
号誤差時間［ＶＮ　−ＶＥ　］は士に縮まる。このよう
な動作を継続してゆくことにより、最終的にはロック状
態になり、調相回路１１は動作しなくなる。

なお上述したＤＦＦ１７、ＮＯＲ回路１９、ＤＦＦ２０
はロック検出回路１２を構成する要素である。

ＤＦＦ２２のＯＫ（クロック）端子には垂直同期信号入
力端子１６にす、垂直同期信号ＶＮが入力され、ＰＲ（
プリセット）端子にはＤＦ「１７のＱ端子の出力信号が
入力されている。従って、アンロック状態の時ＤＦＦ１
７のＱ端子の出力はＬレベルであり、ＤＦＦ２２はプリ
セットされるので動作を行なわない。

また、ロック状態の時はＤＦＦ１７のＱ　Ｇｍ子の出力
はＨレベルであり、ＤＦＦ２２はプリセットされないの
で以下に説明する動作を行なう。

ＤＦＦ２２のご端子はＤ端子に接続している。つまり、
ＤＦＦ２２は入力される垂直同期信号ＶＮの周波数を４
−にすることにより、第１フイールド、第２フイールド
を検出している。ＤＦＦ２２のＱ端子はシフ１〜レジス
タ２３のシリアル入力端子Ｓ１に垂直同期信号ＶＮの周
波数を士にした信号を供給しており、ＤＦＦ２２の０端
子はシフトレジスタ２４のシリアル入力端子Ｓｉに垂直
同期信＠　Ｖ　ｒｙの周波数を壺にした信号を供給して
いるので、一方のフィールドの先頭部分ではシフトレジ
スタ２３が動作し、他方のフィールドの先頭部分ではシ
フトレジスタ２４が動作する。

シフ１−レジスタ２３の第１段出力端子である端子Ｑ１
の出力と第［ｎ−１］段の出力端子である端子Ｑ旧の出
力をインバータ２５で反転した出力との積をＡＮＤ回路
２６でとることにより、ＡＮＤ回路２６は［ｎ−１］Ｈ
の遅延信号を出力している。

シフトレジスタ２４の第１段出力端子である端子Ｑ１の
出力と第［ｎ］段の出力端子である端子Ｑｎの出力をイ
ンバータ２７で反転した出力との積をＡＮＤ回路２８で
とることにより、ＡＮＤ回路２８は［ｎ］Ｈの遅延信号
を出力している。

従って、一方のフィールドでは［ｎ］ｌ−１の時間の遅
延信号をＡＮＤ回路２８の出力端子３０より出力し、他
方のフィールドでは［ｎ−１］　Ｈの時間の遅延信号を
ＡＮＤ回路２６の出力端子２９より出力する。これらの
調相信号である遅延信号はＯＲ回路１５に供給される。

従って、ロック検出回路１２がロック状態を検出した際
、一方のフィールドの先頭　１９一 部分で［ｎ］Ｈの期間（走査線ｎ本分）だけ調相回路１
１が調相状態になり、他方のフィールドの先頭部分では
［ｎ−１］Ｈの期間（走査線［ｎ−１］本分）だけ調相
回路１１が調相状態になる。

つまり、ＮＧ５のノンインタレースビデオ信号の走査線
数がＥＧ８のビデオ信号の走査線数より、２フイールド
あたり［２ｎ−１］本少ないので、ＮＧ５のノンインタ
レースビデオ信号を一方のフィールドで［ｎ］本、他方
のフィールドで［ｎ−１］本の走査線数分の時間を補正
することにより、２フイールドあたり［２ｎ−１］本分
の走査線数分の時間を補正することができる。従って、
垂直方向に関して同期結合を実現することができる。つ
まり、ロック状態の際はロック検出回路１２が調相信号
を出力せず、走査線数整合回路１４が作動して調相信号
を出力し、アンロック状態の際はロック検出回路１２が
ロック状態へ移行させるために、調相信号を出力し、走
査線数整合回路１４は作動しない。

なお、上述したＤＦＦ２２、シフ１〜レジスタ２３゜２
０− ２４、インバータ２５．２７、ＡＮＤ回路２６．２８は
走査線数整合回路１４を構成する要素である。

また、例えば、ＮＧ５の走査線数が５２４本、ＥＧ８の
走査線数が５２５本の場合を走査線数の差が上述した［
２ｎ−１］本の一般形にあてはめてみると、［ｎ］が１
の場合であるので、第３図中に示したシフトレジスタ２
３、インバータ２５、ＡＮＤ回路２６から構成される［
ｎ−１］　Ｈ遅延回路は不要となり、［ｎ］Ｈ遅延回路
のみで走査線数の整合ができる。

また、上述した同期結合装置は同一の構成で、走査線数
の差が［２ｎ−１］の場合だけでなく、以下に示すよう
に走査線数が同一の場合にも適用することができる。以
下に示す走査線数が同じ信号同士の場合（例えば、ＮＧ
５から出力されるノンインクレースビデオ信号の走査線
数と、ＥＧ８から出力されるビデオ信号の走査線数とが
共に５２４本の場合）はロック検出回路１２と走査線数
整合回路１４とが上述した動作と異なる動作をするので
、ロック検出回路１２と走査線数整合回路１４との２つ
の回路について第４図及び第５図を参照して説明をする
。第５図（Ａ＞（Ｂ）（Ｃ）は走査線数が同数の信号同
士のロック状態におけるロック検出回路１２の動作を説
明するための図である。

まず、アンロック状態からロック状態への移行の際の動
作は走査線数の差が［２ｎ−１］の場合と同様であるの
でその説明を省略する。

しかし、ロック状態になってからの動作は走査線数の差
が［２ｎ−１］の場合と異なるので、以下にその説明を
行なう。ロック状態になると走査線数整合回路１４が動
作を開始するため、第５図（Ａ）（Ｂ）に示すようにＮ
Ｇ５の垂直同明信号ＶＮの周期がだんだん長くなり、Ｒ
柊的にはアンロック状態となる。この際垂直同期信号Ｖ
Ｎを垂直同期信号ＶＥの始まり（立上がりエツジ）でサ
ンプルした信号、つまり、ＤＦＦ１７のＱ端子から出力
される信号はしレベルとなる。また、０ＦＦ１７のＱ端
子からの信号と垂直同期信号ＶＥとが供給されているＮ
ＯＲ回路１９からは垂直同期信号ＶＥ終り（立下がりエ
ツジ）から次の垂直同期信号ＶＥの始まり（立上がりエ
ツジ）までＨレベルの信号が出力される。つまり、垂直
同期信号ＶＥ期間内だけＬレベルの信号が出力される。

従って、第５図（Ａ）（Ｂ）示すようにアンロック状態
検出の直後に垂直同期信号ＶＮがＤＦＦ２０のＣＫ（ク
ロック）端子に到来した際は、垂直同期信号ＶＥ期間内
であるので、ＮＯＲ回路１９はＬレベルの信号を出力し
ＤＦＦ２０のＣＬＲ（クリヤ）端子にはＬレベルの信号
が供給されており、ＤＦＦ２０はプリセットされるため
、走査線数の差が［２ｎ−１］の場合のようにアンロッ
ク状態検出の直後に到来した垂直同期信号ＶＮの始まり
［立上がりエツジ］から垂直同期信号ＶＥが到来するま
での間の期間である垂直同期信号誤差時間［ＶＮ　−Ｖ
Ｅ　］の時間幅のＨレベルの信号（第５図（Ｃ）に点線
で示した信号）を出力せず、Ｌレベルの信号を出力する
ので、調相回路１１へ調相信号が供給されない。さらに
、アンロック状態であるので走査線整合回路１４は作動
しない。従って、調相回路１１には調相信号がどこから
も供給されな２３− いため、垂直同期信号ＶＮとＶＥとはロック状態からア
ンロック状態へ移行した直後の状態が以後なんらかの外
部的要因で、この状態が強制的に解除されない限り継続
する。

つまり、ロック検出回路１２はアンロック状態と検出し
た状態であるが実際には垂直同期信＠ＶＮとＶＥとはほ
ぼロック状態にあるため、垂直方向に関して同期結合が
可能となる。つまり、垂直同期信号ＶＮの始まり（立ち
上がりエツジ）が垂直同期信号ＶＥの期間内であれば、
ＤＦＦ２０はプリセラ］へされるため、調和信号を出力
しない。

以下に、第６図及び第７図を参照して調相回路１１の説
明をする。第６図は調和回路１１を説明するための回路
図、第７図は調相回路１１の動作を説明するための図で
ある。

第６図において、第２図と同一の構成要素には同一の符
号を付してその説明を省略する。

３１はＶＣＯ信号入力端子、３２はＤＦＦ、３３は調相
信号入力端子、３４はＯＦＦ、３５はＮＯＲ回路、３６
はＮＯＲ回路、３７はクロック信号出力端子、３８２４
− はＮＯＲ回路である。

ＶＣＯ信号入力端子３１にはＶ　ＣＯ１０から第７図（
Ａ）に示すようなりロック信号が供給され、このクロッ
ク信号はＤＦＦ３２のＯＫ（クロック）端子に供給され
ている。ＤＦＦ３２はＶ　Ｃ０１０から供給されたクロ
ック信号の２倍の周期の第７図（Ｂ）に示すようなりロ
ック信号を端子Ｑから出力する。

調相信号入力端子３３はＯＲ回路１５に接続されており
（第６図中に図示せず）、調相信号が供給されている。

ロック状態の際は走査線数整合回路１４が、調相信号を
出力している間だけ、調相信号入力端子３３からＤＦＦ
３４のＤ端子にＨレベルの信号（調相信号）が供給され
るので、［）ＦＦ３４のＱ端子からＨレベルの信号が出
力され、０端子からＬレベルの信号が出力される。従っ
て、ＤＦＦ３２のＱ端子からＮＯＲ回路３５に供給され
ている第７図（Ｂ）に示すようなりロック信号がＮＯＲ
回路３５から出力され、さらに、このクロック信号はＮ
ＯＲ回路３６を介してクロック信号出力端子３７から出
力される。

走査線数整合回路１４からの調相信号の供給が終了する
と、ＯＲ回路１５からＤＦＦ３４のＤ端子にＬレベルの
信号が供給されるので、ＤＦＦ３４のＱ端子からＬレベ
ルの信号が出力され、Ｑ端子からＨレベルの信号が出力
される。従って、ＮＯＲ回路３５に供給されている第７
図（Ａ＞に示すようなりロック信号がＮＯＲ回路３５か
ら出力され、さらに、このクロック信号はＮＯＲ回路３
６を介してクロック信号出力端子３１から出力される。

クロック信号出力端子３７から出力されるクロック信号
はＮＧ５のクロック入力端子に供給される。従って、ロ
ック状態の際は走査線数整合のための調相信号が走査線
数整合回路１４から出力される間だけ、ＮＧ５のクロッ
ク入力端子に供給されるクロック信号の周波数が麦にな
り、アンロック状態の際は垂直同期信号を同期させるた
めの調相信号がロック検出回路１４から出力される間だ
けＮＧ５のクロック入力端子に供給されるクロック信号
の周波数が壺になる。

なお、第７図（Ａ＞に示したクロック信号から第７図（
Ｂ）に示したクロック信号への切換、あるいはその逆の
切換の際のタイミングはＤＦＦ３４のＣＫ（クロック）
端子がＤＦＦ３２のＱ端子に接続されているので、常に
第７図（Ｂ）に示したクロック信号の立ち上がりエツジ
の部分で行なわれる。従って、クロック信号の切換は常
に、第７図（Ａ）に示したクロック信号と第７図（Ｂ）
に示したクロック信号との波形の共通部分で行なわれる
ため、クロック信号が乱れることなく良好に切換られる
ので、ＮＧ５の動作に影響を与えることがない。

また、アンロック状態の際はロック検出回路１２が垂直
同期信号誤差時間［ＶＮ　−ＶＥ　］だけ、Ｈレベルの
信号をＤＦＦ３４のＤ端子に供給するので、ロック状態
の際と同様に、第７図（Ｂ）に示すようなりロック信号
がクロック信号出力端子３７から出力される。つまり、
ロック状態は走査線数整合回路１４が遅延信号を出力し
ている間だけ、第７図（Ｂ）に示すようなりロック信号
がクロック信号出力端子３７から出力されたのに対して
、アンロツ２７− り状態はロック検出回路１２が垂直同期信号誤差時間［
Ｖｈ−ＶＥ　］だけ第７図（Ｂ）に示すようなりロック
信号をクロック信号出力端子３７から出力する。従って
、アンロック状態の際はロック状態に比較して、供給さ
れる調相信号の種類が異なるだけで他は同様であるので
、その説明を省略する。

なお、上述したＤＦＦ３２、ＤＦＦ３４、ＮＯＲ回路３
５．３６．３７は調相回路１１を構成する要素である。

上述したようにＮＧ５のクロック入力端子に供給される
クロック信号はロック状態の時、走査線数を整合するた
めに壺の周波数になり、アンロック状態の時、垂直同期
信号ＶＮとＶＥとを同期させるためにするために士の周
波数になる。クロック信号が士の周波数になっている時
はＮＧ５の動作速度は士になる。しかし、ＣＰＬＩのク
ロック信号は常に一定であるため、ＮＧ５とＣＰＵとの
動作速度が異なる状態が生ずる。このような状態の時に
ＣＰＬＩが、表示用のメモリへの情報の書き込み等でＮ
Ｇ５をアクセスするとＣＰＵとＮＧ５との間のインター
フニスが不確実になる現象が生ず２８− る可能性がある。このような現象を防止するためにＮＧ
５のクロックの周波数が壺になっている場合はＣＰＵの
動作を停止させる、つまり、ＣＰＵにＷＡＩＴ＜ウェイ
ト）信号を出力するＷＡ　Ｉ　Ｔ信号発生回路を設ける
ことが考えられる。

第８図はＷＡ　Ｉ　Ｔ信号発生回路を説明するための図
である。第８図において、第１図と同一の構成要素には
同一の符号を付してその説明を省略する。３９はＡＮＤ
回路、４０はＣＰＵ、４１はＷＡＩＴ信号発生回路であ
る。

ＡＮＤ回路３９には、ＯＲ回路１５とＣＰＵ４０の５Ｅ
ＬＣＴ端子（ＣＲｔＪ４０がＮＧ５にデータ・アドレス
等の伝送を行なっている状態で信号が出力される端子）
とから信号が供給されている。

ＯＲ回路１５から調相信号が供給された際にＣＰＵ４０
の５ＥＬＥ’ＣＴ端子から信号が供給されると、ＡＮＤ
回路３９はＷＡＩＴ信号発生回路４１ヘパルスを供給す
る。ＷＡ　Ｉ　Ｔ信号発生回路４１は重安定マルチバイ
ブレータ回路・カウンタ回路等で構成されており、ＡＮ
Ｄ回路３９から供給されたパルスにより、一定詩間のＷ
ＡＩＴ（ウェイト）信号を発生し、このＷＡＩＴ（ウェ
イト）信号をＣＰＵ４０へ出力し、ＣＰ　Ｕ　４０の動
作を停止させるものである。

従って、ＮＧ５とＣＰＵとの動作速度が異なる状態が生
じた際にＣＰＵが表示用のメモリへの情報の書き込み等
でＮＧ５をアクセスすることが禁止されるので、ＣＰＵ
とＮＧ５との間のインターフニスが不確実になる現象が
発生するのを防止することができる。

ところで、テレビジョン映像信号とパーソナルコンピュ
ータの映像信号をスーパーインポーズ、つまり、複数の
映像信号に優先順位をつけ、この優先順位に従って、重
ね合わせて表示するためには、同期結合がとれた映像信
号を第９図のように選択切換してテレビジョン受像機へ
出力することが考えられる。第９図はスーパーインポー
ズを説明するための図である。

第９図において、第２図と同一の構成要素には同一の符
号を付してその説明を省略する。４２は切換スイッチ回
路、４３はパーソナルコンピュータである。

切換スイッチ回路４２にはパーソナルコンピュータ４３
および映像機器３からの映像信号が供給されている。パ
ーソナルコンピュータ４３から供給される映像信号と映
像機器３から供給される映像信号とは同期結合がとれて
いる。

また、スイッチ回路４２にはパーンナルコンピュータ４
３から制御信号が供給されている。この制御信号はパー
ソナルコンピュータ４３の映像信号が出力される時、パ
ーソナルコンピュータ４３からの映像信号がテレビジョ
ン受゛像！ｆｉ４へ供給されるように切換スイッチ回路
４２を選択切換するための信号である。

従って、映像機器３の出力する映像信号にパーソナルコ
ンピュータ４３の出力する映像信号をスーパーインポー
ズした（重ね合わせた）映像がテレビジョン受像機４に
表示される。

また、第９図に示したようにパーソナルコンピュタと映
像機器とを複数カスケード状に接続し、３１− それぞれの映像信号間の同期結合を図ることも可能であ
るので、高度の合成画像（スーパーインポーズ画像）が
得られる。従って、本発明の応用範囲は極めて広い。

なお、上述した本発明になる同期結合装置は外部ビデオ
信号発生器８から出力される映像信号が、ＮＴＳＣ方式
、ＰＡＬ方式、ＳＥＣＡＭ方式のいずれの方式にも適用
することが可能である。

また、ノンインタレースビデオ信号発生器５の発生する
垂直走査周波数を等価的に外部ビデオ信号発生器８・の
発生するビデオ信号と等しくするので、一度ロツク状態
になって後はテレビジョン信号の垂直同期信号が欠落し
てもロック状態を保持することができる。

さらに、ノンインタレースビデオ信号発生器５の走査線
数カウンタを外部から操作することができない場合も同
期結合を図ることができる。

（発明の効果） 本発明は上述の如き構成であるので、スーパーインポー
ズ（優先順位を設けた重ね合せ）信号を３２− 発生させるために、走査線の数が同数の映像信号同士の
垂直方向及び水平方向に関する同期結合を図ることが可
能であるという利点を有する。

【図面の簡単な説明】

第１図はスーパーインポーズ信号の合成を説明するため
のブロック系統図、第２図は本発明になる同期結合装置
の一実施例のブロック系統図、第３図はロック検出回路
１２及び走査線数整合回路１４を説明するための回路図
、第４図（Ａ）（Ｂ）（Ｃ）はアンロック状態からロッ
ク状態へ移行する際のロック検出回路１２の動作を説明
するための図、第５図＜Ａ）（Ｂ）（Ｃ）は走査線数が
同数の信号同士のロック状態におけるロック検出回路１
２の動作を説明するための図、第６図は調和回路１１を
説明するための回路図、第７図は調相回路１１の動作を
説明するための図、第８図はＷΔＩＴ信号発生回路を説
明するための図、第９図はスーパーインポーズを説明す
るための図である。 １・・・パーソナルコンピュータ、 ３４− ２・・・スーパーインポーズ信号合成回路、３・・・映
像機器、 ４・・・テレビジョン受像機、 ５・・・ノンインタレースビデオ信号発生器（ＮＧ）、
６・・・同期信号分離回路、７・・・位相差検出回路、
８・・・外部ビデオ信号発生器（ＥＧ）、９・・・同期
信号分離回路、 １０・・・電圧制御発振器（ＶＣＯ）、１１・・・調相
回路、１２・・・ロック検出回路、 １３・・・ロック・アンロック信号出力端子、１４・・
・走査線数整合回路、１５・・・ＯＲ回路、１６・・・
垂直同期信号入力端子、 １７・・・Ｄ型フリップ７０ツブ回路（ＯＦＦ）、１８
・・・垂直同期信号入力端子、１９・・・ＮＯＲ回路、
２０・・・ＤＦＦ、２１・・・出力端子、２２・・・Ｏ
ＦＦ。 ２３・・・シフ１−レジスタ、２４・・・シフ１−レジ
スタ、２５・・・インバータ、２６・・・ＡＮＤ回路、
２７・・・インバータ、２８・・・ＡＮＤ回路、２９・
・・出力端子、３０・・・出力端子、３１・・・ＶＣＯ
信号入力端子、３２・・・ＤＦＦ、３３・・・調相信号
入力端子、３４・・・ＤＦＦ、３５・・・ＮＯＲ回路、
３６・・・ＮＯＲ回路、３７・・・クロック信号出力端
子、３Ｂ・・・ＮＯＲ回路３９・・・ＡＮＤ回路、４０
・・・ｃｐｕ。 ４１・・・ＷＡ　Ｉ　Ｔ信号発生回路、４２・・・切換
スイッチ回路、 ４３・・・パーソナルコンピュータ。 特　許　出願人　日本ビクター株式会社モ ≧ （Ｓ　ｅ　ｔ 才δ目 手続補正口 昭和５９年１２月２０日 昭和５８年特許願第１７３９５８号 ２、発明の名称 同期結合装置 ３、補正をする者 事件との関係　特許出願人 住所　神奈川県横浜市神奈用区守屋町３丁目１２番地自
発補正 ５、補正の対象 明細書の発明の詳細な説明の欄及び図面６、補正の内容 （１）第１７頁第２０行乃至第１８頁第１行記載の「プ
リセットされるので」を「クリアされ続りるので」と補
正する。 （２）第２０頁第４行記載の「シフトレジスタ２３」の
前に以下の文を挿入する。 ［なお、水平同期信号入力端子４４にはＥＧ８から出力
されるビデオ信号の輝度信号成分より同期分離回路９で
分離された水平同期信号ＨＥが入力されており、この水
平同期信号ＨＥはシフトレジスタ２３．２４のＧＫ（ク
ロック）端子に供給されている。従って、］ （３）第２０頁第５行記載の［［ｎ−１１Ｊをｒ［ｎ＋
１］Ｊど補正する。 （４）第２０頁第６行記載の［Ｑ　ｎ−＋　Ｊを「Ｑｎ
＋１」と補正する。 （５）第２０頁第８行記載のｒ［ｎ−１１Ｊをｒ［ｎ］
Ｊと補正する。 （６）第２０頁第１３行記載のｒ［ｎ］Ｊをｒ［ｎ−１
］Ｊと補正する。 （７）第２０頁第１４行記載のｒ［ｎ］Ｊをｒ［ｎ−１
］Ｊと補正する。 （８）第２０頁第１６行記載の［［ｎ−１］　Ｊをｒ［
ｎ］Ｊと補正する。 （９）第２２頁第７行乃至第８行記載の［シフトレジス
タ２３、インバータ２５、ＡＮＤ回路２６］を「シフト
レジスタ２４、インバータ２７、ＡＮＤ回路２８」と補
正する。 （１０）第２４頁第１０行及び第２５頁第１０行乃至第
１１行記載の「プリセットされる」を「クリアされる」
と補正する。 （１１）第２７頁第５行乃至第６行及び第７行記載のｌ
ＮＯＲ回路３５」をｌＮＯＲ回路３８」と補正する。 （１２）第２９頁第８行記載の「３７」を「３８」と補
正する。 （１３）第２９頁第１３行記載の「するために」を削除
する。 （１４）第２９頁第２０行及び第３１頁第８行乃至第９
行記載の「インターフニス」を［インターフェース」と
補正する。 （１５）第３０頁第１２行記載のｒｃＲＵＪを「ＣＰＵ
」と補正する。 （１６）添附図面第３図及び第４図を別紙の通り補正す
る。 　４− 才４園

Claims (1)

【特許請求の範囲】
1. 外部ビデオ信号発生器より出力されるビデオ信号と、ク
   ロック入力端子を有するノンインタレースビデオ信号発
   生器より出力され前記外部ビデオ信号発生器から出力さ
   れるビデオ信号と走査線数が同数のノンインクレースビ
   デオ信号との垂直方向及び水平方向に関する同期結合を
   行なう同期結合装置であって、前記ノンインクレースビ
   デオ信号発生器から出力されるノンインタレースビデオ
   信号の水平同期信号ＨＮ及び前記外部ビデオ信号発生器
   から出力されるビデオ信号の水平同期信号ＨＥが供給さ
   れ水平同期信号ＨＮと水平同期信号ＨＥとの位相差を電
   圧の形に変換した位相誤差電圧を発生する位相差検出回
   路と、前記位相差検出回路より出力される位相誤差電圧
   に対応した周波数のクロック信号を出力する電圧制御発
   振器と、通常状態では前記電圧制御発信器から供給され
   るクロック信号を前記ノンインタレースビデオ信号発生
   器のクロック入力端子に供給し調相信号入力端子に調相
   信号が供給される調相状態では前記電圧制御発振器から
   供給されたクロック信号の周波数を４−にしたクロック
   信号を前記ノンインタレースビデオ信号発生器のクロッ
   ク入力端子に供給するように選択切換する調和回路と、
   前記ノンインタレースビデオ信号発生器から出力される
   ノンインクレースビデオ信号の垂直同期信号ＶＮ及び前
   記外部ビデオ信号発生器から出力されるビデオ信号の垂
   直同期信号ＶＥが供給され垂直同期信号ＶＥの到来時に
   垂直同期信号ＶＮが存在する状態をロック状態と判別し
   てロック信号を出力し、垂直同期信号ＶＥ到来時に垂直
   同期信号ＶＮが存在しない状態をアンロック状態と判別
   してアンロック信号を出力し前記アンロック状態を判別
   した際垂直同期信号ＶＮの始まりが垂直向゛期信号ＶＥ
   期間内である場合以外は前記アンロック状態を判別した
   直後の垂直同期信号ＶＮ到来時から垂直同期信号ＶＥ到
   来時までの時間幅の調相信号を前記調相同路の調相信号
   入力端子へ供給するロック検出回路と、前記ロック検出
   回路がロック状態を判別している期間中前記ノンインタ
   レースビデオ信号発生器から出力されるノンインタレー
   スビデオ信号の第１フイールドと第２フイールドとを判
   別して一方のフィールドの先頭部分で前記ノンインクレ
   ースビデオ信号発生器から出力されるノンインタレース
   ビデオ信号の［ｎ−１］水平走査期間の調相信号を前記
   調和回路の調相信号入力端子へ供給し他方のフィールド
   の先頭部分で前記ノンインタレースビデオ信号発生器か
   ら出力されるノンインクレースビデオ信号の［ｎ］水平
   走査期間の調相信号を前記調相回路の調相信号入力端子
   へ供給する走査線数整合回路とからからなる同期結合装
   置。