JPH09211156A - タイマ装置 - Google Patents
タイマ装置Info
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- JPH09211156A JPH09211156A JP8018880A JP1888096A JPH09211156A JP H09211156 A JPH09211156 A JP H09211156A JP 8018880 A JP8018880 A JP 8018880A JP 1888096 A JP1888096 A JP 1888096A JP H09211156 A JPH09211156 A JP H09211156A
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/04—Speed or phase control by synchronisation signals
- H04L7/041—Speed or phase control by synchronisation signals using special codes as synchronising signal
- H04L7/044—Speed or phase control by synchronisation signals using special codes as synchronising signal using a single bit, e.g. start stop bit
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/125—Discriminating pulses
- H03K5/1252—Suppression or limitation of noise or interference
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
- H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
- H04L7/0331—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop with a digital phase-locked loop [PLL] processing binary samples, e.g. add/subtract logic for correction of receiver clock
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- Physics & Mathematics (AREA)
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- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Electronic Switches (AREA)
- Manipulation Of Pulses (AREA)
- Debugging And Monitoring (AREA)
- Measurement Of Unknown Time Intervals (AREA)
Abstract
(57)【要約】
【課題】 有効パルス幅を検出する際に、有効パルス幅
に達しないのに達したと誤検出するという課題があっ
た。 【解決手段】 クロック制御回路２１は、入力信号Ａが
有意である期間にクロック信号Ｃを出力する。カウンタ
１は、クロック信号Ｃにおけるパルスの数を計数し計数
値が所定値になったらカウントアップ信号Ｄを発生す
る。初期化回路３は、入力信号Ａが有意でなくなったら
初期化信号Ｇを出力する。また、クロック制御回路２１
は、カウントアップ信号Ｄが発生したらクロック信号Ｃ
の出力を停止する。
に達しないのに達したと誤検出するという課題があっ
た。 【解決手段】 クロック制御回路２１は、入力信号Ａが
有意である期間にクロック信号Ｃを出力する。カウンタ
１は、クロック信号Ｃにおけるパルスの数を計数し計数
値が所定値になったらカウントアップ信号Ｄを発生す
る。初期化回路３は、入力信号Ａが有意でなくなったら
初期化信号Ｇを出力する。また、クロック制御回路２１
は、カウントアップ信号Ｄが発生したらクロック信号Ｃ
の出力を停止する。
Description
【０００１】
【発明の属する技術分野】この発明は、有効なパルス幅
を有するパルスを検出するためのタイマ装置に関するも
のである。
を有するパルスを検出するためのタイマ装置に関するも
のである。
【０００２】
【従来の技術】図１７は従来のタイマ装置の構成を示す
ブロック図である。このタイマ装置は例えばマイクロコ
ンピュータに内蔵される。図において、１はクロック信
号Ｃ中のパルス数をカウントするカウンタ、２は図１８
に示すように入力信号Ａがローレベルであるときにクロ
ック信号Ｂを通過させるクロック制御回路である。な
お、カウンタ１は、パルスが入力する毎にカウント値を
１減ずるダウンカウンタである。
ブロック図である。このタイマ装置は例えばマイクロコ
ンピュータに内蔵される。図において、１はクロック信
号Ｃ中のパルス数をカウントするカウンタ、２は図１８
に示すように入力信号Ａがローレベルであるときにクロ
ック信号Ｂを通過させるクロック制御回路である。な
お、カウンタ１は、パルスが入力する毎にカウント値を
１減ずるダウンカウンタである。
【０００３】次に動作について説明する。クロック信号
Ｂは、常時クロック制御回路２に供給されている。図１
８に示すように、入力信号Ａがローレベルであるとき
に、クロック信号Ｂはクロック制御回路２を通過し、ク
ロック信号Ｃとしてカウンタ１に供給される。カウンタ
１は、クロック信号Ｃ中のパルスをカウントし、カウン
ト値がアンダーフローするとカウントアップ信号Ｄを発
生する。従って、図１８に示すように、入力信号Ａ中
に、カウンタ１に初期値として設定される値ｎに相当す
るパルス幅を有するパルスが現れると、カウントアップ
信号Ｄが生ずる。なお、図１８において、（Ｑ）はカウ
ンタ１のカウント値を示し、その他はブロック図中の各
信号を例示している。
Ｂは、常時クロック制御回路２に供給されている。図１
８に示すように、入力信号Ａがローレベルであるとき
に、クロック信号Ｂはクロック制御回路２を通過し、ク
ロック信号Ｃとしてカウンタ１に供給される。カウンタ
１は、クロック信号Ｃ中のパルスをカウントし、カウン
ト値がアンダーフローするとカウントアップ信号Ｄを発
生する。従って、図１８に示すように、入力信号Ａ中
に、カウンタ１に初期値として設定される値ｎに相当す
るパルス幅を有するパルスが現れると、カウントアップ
信号Ｄが生ずる。なお、図１８において、（Ｑ）はカウ
ンタ１のカウント値を示し、その他はブロック図中の各
信号を例示している。
【０００４】このようなタイマ装置は、有効パルス幅を
検出するために用いられる。有効パルス幅とは、そのパ
ルス幅以上の幅を有するパルスの入力があったときにそ
のパルスを有効な信号として取り扱うための基準となる
パルス幅である。このようなタイマ装置は、例えば、ス
イッチ入力の検知のために用いられる。その場合、スイ
ッチの接点のオン／オフ状態が入力信号Ａとして入力さ
れる。従って、所定時間以上オン状態が継続すると、カ
ウントアップ信号Ｄが生ずる。所定時間とは、カウンタ
１に初期値として設定される値ｎに相当する時間であ
る。カウントアップ信号Ｄは、例えば、ＣＰＵの割り込
み信号やフラグセット信号として用いられる。ＣＰＵ
は、割り込み信号の発生やフラグオンによってスイッチ
が押下されたことを認識する。値ｎに相当する時間以上
のオン状態が継続しなかった場合には、ノイズ等によっ
て短期間のオン状態が生じたとして、ＣＰＵは、スイッ
チが押下されなかったと判定する。
検出するために用いられる。有効パルス幅とは、そのパ
ルス幅以上の幅を有するパルスの入力があったときにそ
のパルスを有効な信号として取り扱うための基準となる
パルス幅である。このようなタイマ装置は、例えば、ス
イッチ入力の検知のために用いられる。その場合、スイ
ッチの接点のオン／オフ状態が入力信号Ａとして入力さ
れる。従って、所定時間以上オン状態が継続すると、カ
ウントアップ信号Ｄが生ずる。所定時間とは、カウンタ
１に初期値として設定される値ｎに相当する時間であ
る。カウントアップ信号Ｄは、例えば、ＣＰＵの割り込
み信号やフラグセット信号として用いられる。ＣＰＵ
は、割り込み信号の発生やフラグオンによってスイッチ
が押下されたことを認識する。値ｎに相当する時間以上
のオン状態が継続しなかった場合には、ノイズ等によっ
て短期間のオン状態が生じたとして、ＣＰＵは、スイッ
チが押下されなかったと判定する。
【０００５】ところが、カウンタ１として単純なカウン
タを採用すると問題が生ずる。図１９に示すように、所
定のパルス幅Ｅすなわち有効パルス幅を有するパルスが
生ずる前に短いパルス幅Ｆのパルスが生ずると、パルス
幅Ｆの期間においてカウンタ１のカウント値が進む。そ
して、パルス幅Ｅのパルスが入力されると、その時点の
カウント値からカウントが再開される。その結果、パル
ス幅Ｅの期間が終了する前にカウンタ１はアンダーフロ
ーする。すなわち、パルス幅Ｅの期間が終了する前に、
カウントアップ信号Ｄが出力される。所定のパルス幅と
して、図１８，１９において、クロック信号Ｃ中の３ク
ロックに応じた幅が示されている。
タを採用すると問題が生ずる。図１９に示すように、所
定のパルス幅Ｅすなわち有効パルス幅を有するパルスが
生ずる前に短いパルス幅Ｆのパルスが生ずると、パルス
幅Ｆの期間においてカウンタ１のカウント値が進む。そ
して、パルス幅Ｅのパルスが入力されると、その時点の
カウント値からカウントが再開される。その結果、パル
ス幅Ｅの期間が終了する前にカウンタ１はアンダーフロ
ーする。すなわち、パルス幅Ｅの期間が終了する前に、
カウントアップ信号Ｄが出力される。所定のパルス幅と
して、図１８，１９において、クロック信号Ｃ中の３ク
ロックに応じた幅が示されている。
【０００６】
【発明が解決しようとする課題】従来のタイマ装置は以
上のように構成されているので、有効パルス幅を有する
パルスが入力されないにもかかわらず、カウントアップ
信号Ｄが出力されてしまうことがあるという課題があっ
た。
上のように構成されているので、有効パルス幅を有する
パルスが入力されないにもかかわらず、カウントアップ
信号Ｄが出力されてしまうことがあるという課題があっ
た。
【０００７】この発明は上記のような課題を解決するた
めになされたもので、有効パルス幅を有するパルスが入
力されたことによってカウントアップ信号を出力するこ
とを確実に実行するとともに、ＣＰＵがより便利にカウ
ントアップ信号を扱える環境を提供するタイマ装置を得
ることを目的とする。
めになされたもので、有効パルス幅を有するパルスが入
力されたことによってカウントアップ信号を出力するこ
とを確実に実行するとともに、ＣＰＵがより便利にカウ
ントアップ信号を扱える環境を提供するタイマ装置を得
ることを目的とする。
【０００８】
【課題を解決するための手段】請求項１記載の発明に係
るタイマ装置は、カウンタのカウントアップ信号を入力
信号中の有効パルス幅を示す情報とする有効パルス幅情
報制御手段を備えたものである。
るタイマ装置は、カウンタのカウントアップ信号を入力
信号中の有効パルス幅を示す情報とする有効パルス幅情
報制御手段を備えたものである。
【０００９】請求項２記載の発明に係るタイマ装置は、
有効パルス幅情報制御手段が、入力信号が有意である期
間における最初のカウントアップ信号を有効パルス幅を
示す情報とする信号制御手段を含むものである。
有効パルス幅情報制御手段が、入力信号が有意である期
間における最初のカウントアップ信号を有効パルス幅を
示す情報とする信号制御手段を含むものである。
【００１０】請求項３記載の発明に係るタイマ装置は、
信号制御手段が、カウンタの計数値が所定値を示す値に
なったらクロック信号の出力を停止するクロック制御回
路で実現されているものである。
信号制御手段が、カウンタの計数値が所定値を示す値に
なったらクロック信号の出力を停止するクロック制御回
路で実現されているものである。
【００１１】請求項４記載の発明に係るタイマ装置は、
カウンタのカウントアップ信号を入力信号中の有効パル
ス幅を示す情報とする有効パルス幅情報制御手段と、有
効パルス幅を示す信号の発生回数を計数するカウントア
ップ回数計測回路とを備えたものである。
カウンタのカウントアップ信号を入力信号中の有効パル
ス幅を示す情報とする有効パルス幅情報制御手段と、有
効パルス幅を示す信号の発生回数を計数するカウントア
ップ回数計測回路とを備えたものである。
【００１２】請求項５記載の発明に係るタイマ装置は、
有効パルス幅情報制御手段が、入力信号が有意である期
間におけるあらかじめ設定された回数目のカウントアッ
プ信号を抽出するものである。
有効パルス幅情報制御手段が、入力信号が有意である期
間におけるあらかじめ設定された回数目のカウントアッ
プ信号を抽出するものである。
【００１３】請求項６記載の発明に係るタイマ装置は、
信号制御手段が、入力信号の有意期間の開始時に始まり
有意期間の終了時またはカウンタが出力信号を発生した
ときに終了するワンショットパルスを発生するワンショ
ットパルス制御回路と、ワンショットパルスのパルス幅
が所定値以上である場合にカウントアップ信号を抽出す
る有効パルス幅検出回路とを含む構成になっているもの
である。
信号制御手段が、入力信号の有意期間の開始時に始まり
有意期間の終了時またはカウンタが出力信号を発生した
ときに終了するワンショットパルスを発生するワンショ
ットパルス制御回路と、ワンショットパルスのパルス幅
が所定値以上である場合にカウントアップ信号を抽出す
る有効パルス幅検出回路とを含む構成になっているもの
である。
【００１４】請求項７記載の発明に係るタイマ装置は、
有効パルス幅検出回路の信号出力回数を計数する連続パ
ルス計数回路をさらに備えたものである。
有効パルス幅検出回路の信号出力回数を計数する連続パ
ルス計数回路をさらに備えたものである。
【００１５】請求項８記載の発明に係るタイマ装置は、
入力信号における有意区間開始時にカウンタを初期化す
るとともにカウントアップ信号発生時にクロック制御回
路のクロック出力を禁止する初期化／クロック制御信号
発生回路を備えたものである。
入力信号における有意区間開始時にカウンタを初期化す
るとともにカウントアップ信号発生時にクロック制御回
路のクロック出力を禁止する初期化／クロック制御信号
発生回路を備えたものである。
【００１６】
【発明の実施の形態】以下、この発明の実施の一形態を
説明する。 実施の形態１．図１はこの発明の実施の形態１によるタ
イマ装置を示すブロック図である。図において、１はク
ロック信号Ｃ中のパルス数をカウントするカウンタ、２
１は入力信号Ａがローレベルであるときにクロック信号
Ｂを通過させるクロック制御回路、３は入力信号Ａに立
ち上がりが生じたときにカウンタ１のカウント値を初期
化するための初期化信号Ｇを発生する初期化回路であ
る。なお、カウンタ１として、パルスが入力する毎にカ
ウント値を１減ずるダウンカウンタが例示されている。
また、カウンタ１はクロック入力に従ってフリーランす
るカウンタである。すなわち、カウント値がアンダーフ
ローすると初期値ｎに戻りカウントを継続する。この実
施の形態１では、有効パルス幅情報制御手段は、クロッ
ク制御回路２１と初期化回路３とで実現される。信号制
御手段は、クロック制御回路２１で実現される。
説明する。 実施の形態１．図１はこの発明の実施の形態１によるタ
イマ装置を示すブロック図である。図において、１はク
ロック信号Ｃ中のパルス数をカウントするカウンタ、２
１は入力信号Ａがローレベルであるときにクロック信号
Ｂを通過させるクロック制御回路、３は入力信号Ａに立
ち上がりが生じたときにカウンタ１のカウント値を初期
化するための初期化信号Ｇを発生する初期化回路であ
る。なお、カウンタ１として、パルスが入力する毎にカ
ウント値を１減ずるダウンカウンタが例示されている。
また、カウンタ１はクロック入力に従ってフリーランす
るカウンタである。すなわち、カウント値がアンダーフ
ローすると初期値ｎに戻りカウントを継続する。この実
施の形態１では、有効パルス幅情報制御手段は、クロッ
ク制御回路２１と初期化回路３とで実現される。信号制
御手段は、クロック制御回路２１で実現される。
【００１７】次に動作について説明する。クロック信号
Ｂは、常時クロック制御回路２１に供給されている。ク
ロック制御回路２１は、入力信号Ａがローレベルである
ときに、クロック信号Ｂを通過させクロック信号Ｃとし
てカウンタ１に供給する。カウンタ１は、クロック信号
Ｃ中のパルスの数をカウントする。また、初期化回路３
は、入力信号Ａを導入し入力信号Ａ中の立ち上がりの発
生を監視している。
Ｂは、常時クロック制御回路２１に供給されている。ク
ロック制御回路２１は、入力信号Ａがローレベルである
ときに、クロック信号Ｂを通過させクロック信号Ｃとし
てカウンタ１に供給する。カウンタ１は、クロック信号
Ｃ中のパルスの数をカウントする。また、初期化回路３
は、入力信号Ａを導入し入力信号Ａ中の立ち上がりの発
生を監視している。
【００１８】図２に示すように、所定のパルス幅すなわ
ち有効パルス幅よりも短い幅ａ１を有するパルスが存在
しカウンタ１のカウント値が「２」減ったとする。しか
し、初期化回路３は、幅ａ１を有するパルスの立ち上が
りを検出すると初期化信号Ｇを発生する。図２におい
て、初期化信号はｇ１で示されている。カウンタ１は、
初期化信号Ｇに応じてカウント値を初期値ｎに戻す。従
って、入力信号Ａ中に次のパルスが現れたときに、途中
のカウント値からカウントが再開されることはなく、必
ず初期値ｎからカウントが再開される。なお、図２にお
いて、（Ｑ）はカウンタ１のカウント値を示し、その他
はブロック図中の各信号を例示している。また、所定の
パルス幅として、クロック信号Ｃ中の３クロックに応じ
た幅が示されている。
ち有効パルス幅よりも短い幅ａ１を有するパルスが存在
しカウンタ１のカウント値が「２」減ったとする。しか
し、初期化回路３は、幅ａ１を有するパルスの立ち上が
りを検出すると初期化信号Ｇを発生する。図２におい
て、初期化信号はｇ１で示されている。カウンタ１は、
初期化信号Ｇに応じてカウント値を初期値ｎに戻す。従
って、入力信号Ａ中に次のパルスが現れたときに、途中
のカウント値からカウントが再開されることはなく、必
ず初期値ｎからカウントが再開される。なお、図２にお
いて、（Ｑ）はカウンタ１のカウント値を示し、その他
はブロック図中の各信号を例示している。また、所定の
パルス幅として、クロック信号Ｃ中の３クロックに応じ
た幅が示されている。
【００１９】所定のパルス幅よりも長い幅ａ２を有する
パルスが入力されると、所定のパルス幅に対応した期間
経過時に、カウンタ１は、カウントアップ信号Ｄを出力
する。図２において、カウントアップ信号Ｄはｄ１で示
されている。カウントアップ信号Ｄは、クロック制御回
路２１にも入力されている。クロック制御回路２１は、
カウントアップ信号Ｄが入力されると、入力信号Ａがロ
ーレベルであったとしてもクロック信号Ｂの通過を禁止
する。従って、幅ａ２の期間において、以後カウントア
ップ信号Ｄは出力されない。なお、クロック制御回路２
１は、入力信号Ａ中に次の立ち下がりが現れたときに、
クロック信号Ｂの通過禁止を解除する。
パルスが入力されると、所定のパルス幅に対応した期間
経過時に、カウンタ１は、カウントアップ信号Ｄを出力
する。図２において、カウントアップ信号Ｄはｄ１で示
されている。カウントアップ信号Ｄは、クロック制御回
路２１にも入力されている。クロック制御回路２１は、
カウントアップ信号Ｄが入力されると、入力信号Ａがロ
ーレベルであったとしてもクロック信号Ｂの通過を禁止
する。従って、幅ａ２の期間において、以後カウントア
ップ信号Ｄは出力されない。なお、クロック制御回路２
１は、入力信号Ａ中に次の立ち下がりが現れたときに、
クロック信号Ｂの通過禁止を解除する。
【００２０】以上のようにして、所定のパルス幅に対応
した期間が終了する前にカウントアップ信号Ｄが出力さ
れることが防止される。さらに、所定のパルス幅以上の
パルス幅を有するパルスが入力されても、所定のパルス
幅に対応した期間経過時以後にはカウントアップ信号Ｄ
が出力されない。よって、ＣＰＵの処理が軽減される等
の効果がある。例えば、幅ａ２が所定のパルス幅の２倍
以上あったとすると、クロック信号Ｂの通過禁止を行わ
ない場合には、２回以上カウントアップ信号Ｄが出力さ
れる。カウントアップ信号Ｄが割り込み信号やフラグセ
ット信号としてＣＰＵに入力される場合には、ＣＰＵ
は、１回目のカウントアップ信号Ｄと２回目のカウント
アップ信号Ｄとを区別する処理を行わなければならな
い。
した期間が終了する前にカウントアップ信号Ｄが出力さ
れることが防止される。さらに、所定のパルス幅以上の
パルス幅を有するパルスが入力されても、所定のパルス
幅に対応した期間経過時以後にはカウントアップ信号Ｄ
が出力されない。よって、ＣＰＵの処理が軽減される等
の効果がある。例えば、幅ａ２が所定のパルス幅の２倍
以上あったとすると、クロック信号Ｂの通過禁止を行わ
ない場合には、２回以上カウントアップ信号Ｄが出力さ
れる。カウントアップ信号Ｄが割り込み信号やフラグセ
ット信号としてＣＰＵに入力される場合には、ＣＰＵ
は、１回目のカウントアップ信号Ｄと２回目のカウント
アップ信号Ｄとを区別する処理を行わなければならな
い。
【００２１】入力信号Ａがスイッチの接点のオン／オフ
状態を示している場合を例にとる。スイッチ押下時間が
長いと、入力信号Ａには、パルス幅の長いパルスが現れ
る。しかし、スイッチは１回押下されただけであるから
カウントアップ信号Ｄは１回だけ生ずることが望まし
い。この実施の形態１によらない場合には、カウントア
ップ信号Ｄは、２回以上生ずる可能性がある。カウント
アップ信号Ｄが２回以上発生した場合に、ＣＰＵは、ス
イッチが１回押下されただけであるのか２回以上押下さ
れたのかを区別するための処理を行わなければならな
い。しかし、この実施の形態１によれば、そのようなＣ
ＰＵの負担は軽減される。
状態を示している場合を例にとる。スイッチ押下時間が
長いと、入力信号Ａには、パルス幅の長いパルスが現れ
る。しかし、スイッチは１回押下されただけであるから
カウントアップ信号Ｄは１回だけ生ずることが望まし
い。この実施の形態１によらない場合には、カウントア
ップ信号Ｄは、２回以上生ずる可能性がある。カウント
アップ信号Ｄが２回以上発生した場合に、ＣＰＵは、ス
イッチが１回押下されただけであるのか２回以上押下さ
れたのかを区別するための処理を行わなければならな
い。しかし、この実施の形態１によれば、そのようなＣ
ＰＵの負担は軽減される。
【００２２】実施の形態２．図３はこの発明の実施の形
態２によるタイマ装置を示すブロック図である。図にお
いて、９は入力信号Ａとカウントアップ信号Ｄとに基づ
いて出力信号Ｋを生成するカウントアップ検出回路であ
る。その他の各構成要素は、実施の形態１における各構
成要素または図１７に示されたものと同じものである。
この場合には、有効パルス幅情報制御手段は、初期化回
路３とカウントアップ検出回路９とで実現される。信号
制御手段は、カウントアップ検出回路９で実現される。
態２によるタイマ装置を示すブロック図である。図にお
いて、９は入力信号Ａとカウントアップ信号Ｄとに基づ
いて出力信号Ｋを生成するカウントアップ検出回路であ
る。その他の各構成要素は、実施の形態１における各構
成要素または図１７に示されたものと同じものである。
この場合には、有効パルス幅情報制御手段は、初期化回
路３とカウントアップ検出回路９とで実現される。信号
制御手段は、カウントアップ検出回路９で実現される。
【００２３】次に動作について説明する。所定のパルス
幅よりも短い幅を有するパルスが入力されても、そのパ
ルスの立ち上がり時にカウンタ１が初期化されること
は、実施の形態１の場合と同様である。しかし、カウン
タ１はクロック入力に従ってフリーランするカウンタで
あるから、また、クロック制御回路２にはカウントアッ
プ信号Ｄが入力されていないので、所定のパルス幅の２
倍以上のパルス幅のパルスが入力信号Ａ中に現れると、
カウンタ１は２回以上のカウントアップ信号Ｄを出力す
る。図４において、カウントアップ信号Ｄは、ｄ１，ｄ
２として示されている。カウントアップ検出回路９は、
入力信号Ａが立ち下がった後の第１回目のカウントアッ
プ信号Ｄ（ｄ１）が発生すると、出力信号Ｋを出力す
る。すなわち、出力信号Ｋは第１回目のカウントアップ
信号Ｄの発生時を意味する信号である。なお、図４にお
いて、出力信号Ｋはｋとして示されている。
幅よりも短い幅を有するパルスが入力されても、そのパ
ルスの立ち上がり時にカウンタ１が初期化されること
は、実施の形態１の場合と同様である。しかし、カウン
タ１はクロック入力に従ってフリーランするカウンタで
あるから、また、クロック制御回路２にはカウントアッ
プ信号Ｄが入力されていないので、所定のパルス幅の２
倍以上のパルス幅のパルスが入力信号Ａ中に現れると、
カウンタ１は２回以上のカウントアップ信号Ｄを出力す
る。図４において、カウントアップ信号Ｄは、ｄ１，ｄ
２として示されている。カウントアップ検出回路９は、
入力信号Ａが立ち下がった後の第１回目のカウントアッ
プ信号Ｄ（ｄ１）が発生すると、出力信号Ｋを出力す
る。すなわち、出力信号Ｋは第１回目のカウントアップ
信号Ｄの発生時を意味する信号である。なお、図４にお
いて、出力信号Ｋはｋとして示されている。
【００２４】カウンタ１は、図４に示すように、第２回
目のカウントアップ信号Ｄ（ｄ２）を出力する。しか
し、カウントアップ検出回路９は、入力信号Ａのローレ
ベルが継続している場合には、第２回目以降のカウント
アップ信号Ｄを阻止する。従って、入力信号Ａに一つの
パルスが現れたときに、高々１回の出力信号Ｋが出力さ
れる。なお、カウントアップ検出回路９は、入力信号Ａ
に立ち上がりが生ずると初期状態に戻る。
目のカウントアップ信号Ｄ（ｄ２）を出力する。しか
し、カウントアップ検出回路９は、入力信号Ａのローレ
ベルが継続している場合には、第２回目以降のカウント
アップ信号Ｄを阻止する。従って、入力信号Ａに一つの
パルスが現れたときに、高々１回の出力信号Ｋが出力さ
れる。なお、カウントアップ検出回路９は、入力信号Ａ
に立ち上がりが生ずると初期状態に戻る。
【００２５】この実施の形態２によっても、所定のパル
ス幅に対応した期間が終了する前にカウントアップ信号
Ｄが出力されることは防止される。また、所定のパルス
幅以上のパルス幅を有するパルスが入力されても、所定
のパルス幅に対応した期間経過時以後には出力信号Ｋが
出力されない。よって、出力信号Ｋが割り込み信号やフ
ラグセット信号としてＣＰＵに供給される場合には、Ｃ
ＰＵの処理が軽減される等の効果がある。
ス幅に対応した期間が終了する前にカウントアップ信号
Ｄが出力されることは防止される。また、所定のパルス
幅以上のパルス幅を有するパルスが入力されても、所定
のパルス幅に対応した期間経過時以後には出力信号Ｋが
出力されない。よって、出力信号Ｋが割り込み信号やフ
ラグセット信号としてＣＰＵに供給される場合には、Ｃ
ＰＵの処理が軽減される等の効果がある。
【００２６】出力信号Ｋとともにカウントアップ信号Ｄ
も割り込み信号やフラグセット信号としてＣＰＵ側に出
力されるように構成してもよい。その場合、ＣＰＵは、
第１回目のカウントアップ信号Ｄの発生時を意味する出
力信号Ｋ、すなわち入力信号Ａにおけるローレベルが所
定時間経過したときを意味する出力信号Ｋとともに、ロ
ーレベルが所定時間経過するごとに生ずるカウントアッ
プ信号ＤがＣＰＵに供給される。よって、ＣＰＵは、例
えば、出力信号Ｋによってスイッチ押下を確実に検出す
るとともに、カウントアップ信号Ｄの発生回数に基づい
てスイッチ押下時間を検出するといった処理を行うこと
ができる。また、カウントアップ信号Ｄの発生回数に基
づいてスイッチ押下をより確実に検出するといった処理
を行うことができる。
も割り込み信号やフラグセット信号としてＣＰＵ側に出
力されるように構成してもよい。その場合、ＣＰＵは、
第１回目のカウントアップ信号Ｄの発生時を意味する出
力信号Ｋ、すなわち入力信号Ａにおけるローレベルが所
定時間経過したときを意味する出力信号Ｋとともに、ロ
ーレベルが所定時間経過するごとに生ずるカウントアッ
プ信号ＤがＣＰＵに供給される。よって、ＣＰＵは、例
えば、出力信号Ｋによってスイッチ押下を確実に検出す
るとともに、カウントアップ信号Ｄの発生回数に基づい
てスイッチ押下時間を検出するといった処理を行うこと
ができる。また、カウントアップ信号Ｄの発生回数に基
づいてスイッチ押下をより確実に検出するといった処理
を行うことができる。
【００２７】実施の形態３．図５はこの発明の実施の形
態３によるタイマ装置を示すブロック図である。図にお
いて、１０はカウンタ１からのカウントアップ信号Ｄの
発生回数をカウントするカウントアップ回数計測回路で
ある。その他の各構成要素は、実施の形態１における各
構成要素または図１７に示されたものと同じものであ
る。この場合には、有効パルス幅情報制御手段は、初期
化回路３とカウントアップ回数計測回路１０とで実現さ
れる。
態３によるタイマ装置を示すブロック図である。図にお
いて、１０はカウンタ１からのカウントアップ信号Ｄの
発生回数をカウントするカウントアップ回数計測回路で
ある。その他の各構成要素は、実施の形態１における各
構成要素または図１７に示されたものと同じものであ
る。この場合には、有効パルス幅情報制御手段は、初期
化回路３とカウントアップ回数計測回路１０とで実現さ
れる。
【００２８】次に動作について説明する。所定のパルス
幅よりも短い幅ａ１を有するパルスが入力されても、そ
のパルスの立ち上がり時にカウンタ１が初期化されるこ
とは、実施の形態１，２の場合と同様である。カウンタ
１は、入力信号Ａ中のローレベルが継続している間、ア
ンダーフローが生ずるたびにカウントアップ信号Ｄを発
生する。図６において、カウントアップ信号Ｄは、ｄ
１，ｄ２，ｄ３で示されている。
幅よりも短い幅ａ１を有するパルスが入力されても、そ
のパルスの立ち上がり時にカウンタ１が初期化されるこ
とは、実施の形態１，２の場合と同様である。カウンタ
１は、入力信号Ａ中のローレベルが継続している間、ア
ンダーフローが生ずるたびにカウントアップ信号Ｄを発
生する。図６において、カウントアップ信号Ｄは、ｄ
１，ｄ２，ｄ３で示されている。
【００２９】カウントアップ回数計測回路１０には、あ
らかじめ設定回数がセットされている。カウントアップ
回数計測回路１０は、カウントアップ信号Ｄの発生回数
をカウントし、入力信号Ａ中のローレベルが継続してい
る間に発生回数が設定回数に達すると出力信号Ｋを出力
する。図６には、設定回数が「３」の場合が例示されて
いる。また、カウンタ１の最大カウント値に対応したパ
ルス幅よりも長い幅ａ２を有するパルスが入力された場
合が例示されている。
らかじめ設定回数がセットされている。カウントアップ
回数計測回路１０は、カウントアップ信号Ｄの発生回数
をカウントし、入力信号Ａ中のローレベルが継続してい
る間に発生回数が設定回数に達すると出力信号Ｋを出力
する。図６には、設定回数が「３」の場合が例示されて
いる。また、カウンタ１の最大カウント値に対応したパ
ルス幅よりも長い幅ａ２を有するパルスが入力された場
合が例示されている。
【００３０】この実施の形態３は、特に、検出したいパ
ルス幅に対してカウンタ１のビット数が足りない場合に
有効である。すなわち、カウンタ１の最大カウント値に
対応したパルス幅よりも大きいパルス幅を所定のパルス
幅として検出したい場合に有効である。この例では、
（カウンタ１の最大カウント値）×３のカウント値に対
応したパルス幅が所定のパルス幅すなわち有効パルス幅
である。しかし、カウントアップ回数計測回路１０に対
して任意の設定回数を設定することができる。すなわ
ち、カウンタ１の最大カウント値を単位として、任意の
パルス幅を所定のパルス幅として検出できる。
ルス幅に対してカウンタ１のビット数が足りない場合に
有効である。すなわち、カウンタ１の最大カウント値に
対応したパルス幅よりも大きいパルス幅を所定のパルス
幅として検出したい場合に有効である。この例では、
（カウンタ１の最大カウント値）×３のカウント値に対
応したパルス幅が所定のパルス幅すなわち有効パルス幅
である。しかし、カウントアップ回数計測回路１０に対
して任意の設定回数を設定することができる。すなわ
ち、カウンタ１の最大カウント値を単位として、任意の
パルス幅を所定のパルス幅として検出できる。
【００３１】出力信号Ｋは、例えばＣＰＵの割り込み信
号やフラグセット信号として使用される。ＣＰＵは、出
力信号Ｋによって直ちに所定の幅以上のパルス幅を有す
るパルスが入力したことを認識できる。カウントアップ
回数計測回路１０がない場合には、ソフトウェアによっ
てカウント処理を行わなければならない。出力信号Ｋと
ともにカウントアップ信号Ｄも割り込み信号やフラグセ
ット信号としてＣＰＵ側に出力されるように構成しても
よい。
号やフラグセット信号として使用される。ＣＰＵは、出
力信号Ｋによって直ちに所定の幅以上のパルス幅を有す
るパルスが入力したことを認識できる。カウントアップ
回数計測回路１０がない場合には、ソフトウェアによっ
てカウント処理を行わなければならない。出力信号Ｋと
ともにカウントアップ信号Ｄも割り込み信号やフラグセ
ット信号としてＣＰＵ側に出力されるように構成しても
よい。
【００３２】ここでは、カウンタ１の初期値を最大カウ
ント値とした場合について説明したが、それよりも小さ
い値を初期値として設定してもよい。そして、カウンタ
１の初期値とカウントアップ回数計測回路１０における
設定回数とを適切に設定すれば、任意の幅の所定パルス
幅を検出できる。
ント値とした場合について説明したが、それよりも小さ
い値を初期値として設定してもよい。そして、カウンタ
１の初期値とカウントアップ回数計測回路１０における
設定回数とを適切に設定すれば、任意の幅の所定パルス
幅を検出できる。
【００３３】実施の形態４．図７はこの発明の実施の形
態４によるタイマ装置を示すブロック図である。図にお
いて、１１はカウンタ１からのカウントアップ信号Ｄの
発生回数をカウントするカウントアップ回数計測回路で
ある。その他の各構成要素は、実施の形態１における各
構成要素または図１７に示されたものと同じものであ
る。この場合には、有効パルス幅情報制御手段は、初期
化回路３とカウントアップ回数計測回路１１とで実現さ
れる。信号制御手段は、カウントアップ回数計測回路１
１で実現される。
態４によるタイマ装置を示すブロック図である。図にお
いて、１１はカウンタ１からのカウントアップ信号Ｄの
発生回数をカウントするカウントアップ回数計測回路で
ある。その他の各構成要素は、実施の形態１における各
構成要素または図１７に示されたものと同じものであ
る。この場合には、有効パルス幅情報制御手段は、初期
化回路３とカウントアップ回数計測回路１１とで実現さ
れる。信号制御手段は、カウントアップ回数計測回路１
１で実現される。
【００３４】次に動作について説明する。所定のパルス
幅よりも短い幅ａ１を有するパルスが入力されても、そ
のパルスの立ち上がり時にカウンタ１が初期化されるこ
とは、実施の形態１，２，３の場合と同様である。カウ
ンタ１は、アンダーフローが生ずるたびにカウントアッ
プ信号Ｄを発生する。図８において、カウントアップ信
号Ｄは、ｄ１，ｄ２，ｄ３で示されている。カウントア
ップ回数計測回路１１は、カウントアップ信号Ｄの発生
回数をカウントする。そして、入力信号Ａが立ち上がっ
たときに、カウント値を出力信号Ｋとして出力する。
幅よりも短い幅ａ１を有するパルスが入力されても、そ
のパルスの立ち上がり時にカウンタ１が初期化されるこ
とは、実施の形態１，２，３の場合と同様である。カウ
ンタ１は、アンダーフローが生ずるたびにカウントアッ
プ信号Ｄを発生する。図８において、カウントアップ信
号Ｄは、ｄ１，ｄ２，ｄ３で示されている。カウントア
ップ回数計測回路１１は、カウントアップ信号Ｄの発生
回数をカウントする。そして、入力信号Ａが立ち上がっ
たときに、カウント値を出力信号Ｋとして出力する。
【００３５】この実施の形態４によれば、入力したパル
ス幅に対してカウンタ１のビット数が足りない場合であ
っても、容易に入力パルス幅を測定できる。すなわち、
出力信号Ｋが割り込み信号やフラグセット信号としてＣ
ＰＵに供給されていれば、ＣＰＵは、出力信号Ｋに基づ
いて直ちにパルス幅を認識できる。
ス幅に対してカウンタ１のビット数が足りない場合であ
っても、容易に入力パルス幅を測定できる。すなわち、
出力信号Ｋが割り込み信号やフラグセット信号としてＣ
ＰＵに供給されていれば、ＣＰＵは、出力信号Ｋに基づ
いて直ちにパルス幅を認識できる。
【００３６】実施の形態５．図９はこの発明の実施の形
態５によるタイマ装置を示すブロック図である。図にお
いて、１２はカウンタ１からのカウントアップ信号Ｄの
発生回数をカウントするカウントアップ回数計測回路で
ある。この場合には、実施の形態３とは異なり、カウン
トアップ回数計測回路１２には、入力信号Ａは供給され
ていない。その他の各構成要素は、実施の形態１におけ
る各構成要素と同じものである。
態５によるタイマ装置を示すブロック図である。図にお
いて、１２はカウンタ１からのカウントアップ信号Ｄの
発生回数をカウントするカウントアップ回数計測回路で
ある。この場合には、実施の形態３とは異なり、カウン
トアップ回数計測回路１２には、入力信号Ａは供給され
ていない。その他の各構成要素は、実施の形態１におけ
る各構成要素と同じものである。
【００３７】次に動作について説明する。所定のパルス
幅よりも短い幅ａ１を有するパルスが入力されても、そ
のパルスの立ち上がり時にカウンタ１が初期化されるこ
とは、実施の形態１〜４の場合と同様である。また、カ
ウンタ１は、アンダーフローが生ずるたびにカウントア
ップ信号Ｄを発生する。実施の形態１の場合と同様に、
カウントアップ信号Ｄが発生すると、クロック制御回路
２は、クロック信号Ｃの出力を停止する。
幅よりも短い幅ａ１を有するパルスが入力されても、そ
のパルスの立ち上がり時にカウンタ１が初期化されるこ
とは、実施の形態１〜４の場合と同様である。また、カ
ウンタ１は、アンダーフローが生ずるたびにカウントア
ップ信号Ｄを発生する。実施の形態１の場合と同様に、
カウントアップ信号Ｄが発生すると、クロック制御回路
２は、クロック信号Ｃの出力を停止する。
【００３８】図１０には、所定のパルス幅よりも長い幅
ａ２１，ａ２２，ａ２３を有する各パルスが入力された
ことが例示されている。また、それぞれのパルスに対応
したカウントアップ信号Ｄは、ｄ１，ｄ２，ｄ３で示さ
れている。カウントアップ回数計測回路１２には、あら
かじめ設定回数がセットされている。カウントアップ回
数計測回路１２は、カウントアップ信号Ｄの発生回数を
カウントし、発生回数が設定回数に達すると出力信号Ｋ
を出力する。図１０には、設定回数が「３」の場合が例
示されている。この場合には、入力信号Ａにおけるロー
レベルの継続／不継続にかかわらずカウントアップ回数
計測回路１２のカウントは続行される。
ａ２１，ａ２２，ａ２３を有する各パルスが入力された
ことが例示されている。また、それぞれのパルスに対応
したカウントアップ信号Ｄは、ｄ１，ｄ２，ｄ３で示さ
れている。カウントアップ回数計測回路１２には、あら
かじめ設定回数がセットされている。カウントアップ回
数計測回路１２は、カウントアップ信号Ｄの発生回数を
カウントし、発生回数が設定回数に達すると出力信号Ｋ
を出力する。図１０には、設定回数が「３」の場合が例
示されている。この場合には、入力信号Ａにおけるロー
レベルの継続／不継続にかかわらずカウントアップ回数
計測回路１２のカウントは続行される。
【００３９】この実施の形態５は、特に、所定の幅以上
のパルス幅を有するパルスが設定回数分入力されたのか
否か検出する場合に有効である。出力信号Ｋは、例えば
ＣＰＵの割り込み信号やフラグセット信号として使用さ
れる。ＣＰＵは、出力信号Ｋによって直ちに所定の幅以
上のパルス幅を有するパルスが設定回数分入力されたこ
とを認識できる。入力信号Ａがスイッチの接点のオン／
オフ状態を示している場合には、ＣＰＵは、有効なスイ
ッチ押下が所定回数なされたことを直ちに認識できる。
カウントアップ回数計測回路１２がない場合には、ソフ
トウェアによってカウント処理を行わなければならな
い。なお、出力信号Ｋとともにカウントアップ信号Ｄも
割り込み信号やフラグセット信号としてＣＰＵ側に出力
されるように構成してもよい。
のパルス幅を有するパルスが設定回数分入力されたのか
否か検出する場合に有効である。出力信号Ｋは、例えば
ＣＰＵの割り込み信号やフラグセット信号として使用さ
れる。ＣＰＵは、出力信号Ｋによって直ちに所定の幅以
上のパルス幅を有するパルスが設定回数分入力されたこ
とを認識できる。入力信号Ａがスイッチの接点のオン／
オフ状態を示している場合には、ＣＰＵは、有効なスイ
ッチ押下が所定回数なされたことを直ちに認識できる。
カウントアップ回数計測回路１２がない場合には、ソフ
トウェアによってカウント処理を行わなければならな
い。なお、出力信号Ｋとともにカウントアップ信号Ｄも
割り込み信号やフラグセット信号としてＣＰＵ側に出力
されるように構成してもよい。
【００４０】実施の形態６．図１１はこの発明の実施の
形態６によるタイマ装置を示すブロック図である。図に
おいて、１４は入力信号Ａの立ち下がりに応じて立ち上
がり、入力信号Ａの立ち上がりまたはカウントアップ信
号Ｄの発生に応じて立ち下がるワンショットパルスＪを
発生するワンショットパルス制御回路、１６は入力信号
Ａの立ち上がり時点から所定時間が経過したときに出力
信号Ｋを発生する有効パルス幅検出回路、３１は入力信
号Ａの立ち下がりに応じて初期化信号Ｇを出力する初期
化回路である。その他の各構成要素は、実施の形態１に
おける各構成要素または図１７に示されたものと同じも
のである。この場合には、有効パルス幅情報制御手段
は、初期化回路３１、ワンショットパルス制御回路１４
および有効パルス幅検出回路１６で実現される。信号制
御手段は、ワンショットパルス制御回路１４および有効
パルス幅検出回路１６で実現される。
形態６によるタイマ装置を示すブロック図である。図に
おいて、１４は入力信号Ａの立ち下がりに応じて立ち上
がり、入力信号Ａの立ち上がりまたはカウントアップ信
号Ｄの発生に応じて立ち下がるワンショットパルスＪを
発生するワンショットパルス制御回路、１６は入力信号
Ａの立ち上がり時点から所定時間が経過したときに出力
信号Ｋを発生する有効パルス幅検出回路、３１は入力信
号Ａの立ち下がりに応じて初期化信号Ｇを出力する初期
化回路である。その他の各構成要素は、実施の形態１に
おける各構成要素または図１７に示されたものと同じも
のである。この場合には、有効パルス幅情報制御手段
は、初期化回路３１、ワンショットパルス制御回路１４
および有効パルス幅検出回路１６で実現される。信号制
御手段は、ワンショットパルス制御回路１４および有効
パルス幅検出回路１６で実現される。
【００４１】次に動作について説明する。クロック制御
回路２は、入力信号Ａがローレベルであるときに、クロ
ック信号Ｂを通過させクロック信号Ｃとしてカウンタ１
に供給する。カウンタ１は、クロック信号Ｃ中のパルス
の数をカウントする。初期化回路３１は、入力信号Ａを
導入し入力信号Ａ中の立ち下がりの発生を監視してい
る。
回路２は、入力信号Ａがローレベルであるときに、クロ
ック信号Ｂを通過させクロック信号Ｃとしてカウンタ１
に供給する。カウンタ１は、クロック信号Ｃ中のパルス
の数をカウントする。初期化回路３１は、入力信号Ａを
導入し入力信号Ａ中の立ち下がりの発生を監視してい
る。
【００４２】図１２に示すように、所定のパルス幅より
も短い幅ａ１を有するパルスが存在しカウンタ１のカウ
ント値が「２」減ったとする。しかし、初期化回路３１
は、次のパルスの立ち下がりを検出すると初期化信号Ｇ
を発生する。図１２において、この場合の初期化信号は
ｇ２で示されている。カウンタ１は、初期化信号Ｇに応
じてカウント値を初期値ｎに戻す。従って、この実施の
形態６によっても、入力信号Ａ中に次のパルスが現れた
ときに、途中のカウント値からカウントが再開されるこ
とはなく、必ず初期値ｎからカウントが再開される。
も短い幅ａ１を有するパルスが存在しカウンタ１のカウ
ント値が「２」減ったとする。しかし、初期化回路３１
は、次のパルスの立ち下がりを検出すると初期化信号Ｇ
を発生する。図１２において、この場合の初期化信号は
ｇ２で示されている。カウンタ１は、初期化信号Ｇに応
じてカウント値を初期値ｎに戻す。従って、この実施の
形態６によっても、入力信号Ａ中に次のパルスが現れた
ときに、途中のカウント値からカウントが再開されるこ
とはなく、必ず初期値ｎからカウントが再開される。
【００４３】ワンショットパルス制御回路１４は、例え
ば、フリップフロップで実現される。フリップフロップ
で実現されている場合には、入力信号Ａ中に生じた立ち
下がりによってセットされ、入力信号Ａ中に生じた立ち
上がりまたはカウントアップ信号Ｄの発生によってリセ
ットされる。従って、所定のパルス幅より短い幅ａ１の
パルスが生じた場合には、図１２に示すように、そのパ
ルスの立ち下がりによってセットされ、そのパルスの立
ち上がりによってリセットされる。よって、所定のパル
ス幅より短い幅ａ１に対応したパルス幅を有するワンシ
ョットパルスＪが出力される。
ば、フリップフロップで実現される。フリップフロップ
で実現されている場合には、入力信号Ａ中に生じた立ち
下がりによってセットされ、入力信号Ａ中に生じた立ち
上がりまたはカウントアップ信号Ｄの発生によってリセ
ットされる。従って、所定のパルス幅より短い幅ａ１の
パルスが生じた場合には、図１２に示すように、そのパ
ルスの立ち下がりによってセットされ、そのパルスの立
ち上がりによってリセットされる。よって、所定のパル
ス幅より短い幅ａ１に対応したパルス幅を有するワンシ
ョットパルスＪが出力される。
【００４４】有効パルス幅検出回路１６は、ワンショッ
トパルスＪの立ち下がりがカウンタ１のカウントアップ
に起因するのか否か判定する。入力信号Ａがローレベル
を継続しているならば、ワンショットパルスＪはカウン
タ１のカウントアップに起因して立ち下がったと認識で
きる。この場合には、入力信号Ａはハイレベルに戻って
いるので、ワンショットパルスＪはカウンタ１のカウン
トアップに起因して立ち下がったのではないと判定され
る。有効パルス幅検出回路１６は、そのように判定した
ときには、出力信号Ｋを出さない。
トパルスＪの立ち下がりがカウンタ１のカウントアップ
に起因するのか否か判定する。入力信号Ａがローレベル
を継続しているならば、ワンショットパルスＪはカウン
タ１のカウントアップに起因して立ち下がったと認識で
きる。この場合には、入力信号Ａはハイレベルに戻って
いるので、ワンショットパルスＪはカウンタ１のカウン
トアップに起因して立ち下がったのではないと判定され
る。有効パルス幅検出回路１６は、そのように判定した
ときには、出力信号Ｋを出さない。
【００４５】所定のパルス幅より長い幅ａ２のパルスが
生ずると、ワンショットパルス制御回路１４は、再び、
そのパルスの立ち下がりに応じてワンショットパルスＪ
の出力を開始する。カウンタ１がアンダーフローする
と、カウンタ１は、カウントアップ信号Ｄを出力する。
ワンショットパルス制御回路１４は、カウントアップ信
号Ｄの発生に応じてワンショットパルスＪを立ち下げ
る。有効パルス幅検出回路１６は、入力信号Ａのローレ
ベルが継続しているので、ワンショットパルスＪはカウ
ンタ１のカウントアップに起因して立ち下がったと判定
する。そこで、有効パルス幅検出回路１６は、図１２に
示すように、出力信号Ｋを出力する。
生ずると、ワンショットパルス制御回路１４は、再び、
そのパルスの立ち下がりに応じてワンショットパルスＪ
の出力を開始する。カウンタ１がアンダーフローする
と、カウンタ１は、カウントアップ信号Ｄを出力する。
ワンショットパルス制御回路１４は、カウントアップ信
号Ｄの発生に応じてワンショットパルスＪを立ち下げ
る。有効パルス幅検出回路１６は、入力信号Ａのローレ
ベルが継続しているので、ワンショットパルスＪはカウ
ンタ１のカウントアップに起因して立ち下がったと判定
する。そこで、有効パルス幅検出回路１６は、図１２に
示すように、出力信号Ｋを出力する。
【００４６】幅ａ２のパルス幅が所定パルス幅の２倍以
上ある場合には、カウンタ１は再度アンダーフローしカ
ウントアップ信号Ｄ（ｄ２）を発生する。しかし、その
ときワンショットパルスＪが出力されていないので出力
信号Ｋは出力されない。
上ある場合には、カウンタ１は再度アンダーフローしカ
ウントアップ信号Ｄ（ｄ２）を発生する。しかし、その
ときワンショットパルスＪが出力されていないので出力
信号Ｋは出力されない。
【００４７】以上のように、この実施の形態６によって
も、所定のパルス幅に対応した期間が終了する前にカウ
ントアップ信号Ｄが出力されることが防止される。ま
た、所定のパルス幅以上のパルス幅を有するパルスが入
力されても、所定のパルス幅に対応した期間経過時以後
には出力信号Ｋが出力されない。よって、ＣＰＵの処理
が軽減される等の効果がある。例えば、出力信号Ｋが割
り込み信号やフラグセット信号としてＣＰＵに入力され
る場合には、ＣＰＵは、出力信号Ｋによって直ちに所定
のパルス幅以上の幅を有するパルスが入力したことを認
識できる。なお、出力信号Ｋとともにカウントアップ信
号Ｄも割り込み信号やフラグセット信号としてＣＰＵ側
に出力されるように構成してもよい。なお、ここではハ
イレベルのワンショットパルスＪを用いた場合について
説明したが、ローレベルのワンショットパルスＪを用い
てもよい。
も、所定のパルス幅に対応した期間が終了する前にカウ
ントアップ信号Ｄが出力されることが防止される。ま
た、所定のパルス幅以上のパルス幅を有するパルスが入
力されても、所定のパルス幅に対応した期間経過時以後
には出力信号Ｋが出力されない。よって、ＣＰＵの処理
が軽減される等の効果がある。例えば、出力信号Ｋが割
り込み信号やフラグセット信号としてＣＰＵに入力され
る場合には、ＣＰＵは、出力信号Ｋによって直ちに所定
のパルス幅以上の幅を有するパルスが入力したことを認
識できる。なお、出力信号Ｋとともにカウントアップ信
号Ｄも割り込み信号やフラグセット信号としてＣＰＵ側
に出力されるように構成してもよい。なお、ここではハ
イレベルのワンショットパルスＪを用いた場合について
説明したが、ローレベルのワンショットパルスＪを用い
てもよい。
【００４８】実施の形態７．図１３はこの発明の実施の
形態７によるタイマ装置を示すブロック図である。図に
おいて、１７は入力信号Ａの立ち上がり時点から所定時
間が経過したときに出力信号Ｋを発生するとともに短い
ワンショットパルスＪが出力されたときにクリア信号Ｎ
を発生する有効パルス幅検出回路、１８は出力信号Ｋの
出力回数をカウントする連続パルス計数回路である。そ
の他の各構成要素は、実施の形態６における各構成要素
と同じものである。ここでは、有効パルス幅情報制御手
段は、初期化回路３１、ワンショットパルス制御回路１
４および有効パルス幅検出回路１７で実現される。信号
制御手段は、ワンショットパルス制御回路１４および有
効パルス幅検出回路１７で実現される。
形態７によるタイマ装置を示すブロック図である。図に
おいて、１７は入力信号Ａの立ち上がり時点から所定時
間が経過したときに出力信号Ｋを発生するとともに短い
ワンショットパルスＪが出力されたときにクリア信号Ｎ
を発生する有効パルス幅検出回路、１８は出力信号Ｋの
出力回数をカウントする連続パルス計数回路である。そ
の他の各構成要素は、実施の形態６における各構成要素
と同じものである。ここでは、有効パルス幅情報制御手
段は、初期化回路３１、ワンショットパルス制御回路１
４および有効パルス幅検出回路１７で実現される。信号
制御手段は、ワンショットパルス制御回路１４および有
効パルス幅検出回路１７で実現される。
【００４９】次に動作について説明する。クロック制御
回路２は、入力信号Ａがローレベルであるときに、クロ
ック信号Ｂを通過させクロック信号Ｃとしてカウンタ１
に供給する。カウンタ１は、クロック信号Ｃ中のパルス
の数をカウントする。初期化回路３１は、入力信号Ａを
導入し入力信号Ａ中の立ち下がりの発生を監視してい
る。所定のパルス幅よりも短い幅ａ１を有するパルスが
入力されても、次のパルスの立ち下がり時にカウンタ１
が初期化されることは、実施の形態６の場合と同様であ
る。
回路２は、入力信号Ａがローレベルであるときに、クロ
ック信号Ｂを通過させクロック信号Ｃとしてカウンタ１
に供給する。カウンタ１は、クロック信号Ｃ中のパルス
の数をカウントする。初期化回路３１は、入力信号Ａを
導入し入力信号Ａ中の立ち下がりの発生を監視してい
る。所定のパルス幅よりも短い幅ａ１を有するパルスが
入力されても、次のパルスの立ち下がり時にカウンタ１
が初期化されることは、実施の形態６の場合と同様であ
る。
【００５０】カウンタ１がアンダーフローすると、カウ
ンタ１は、カウントアップ信号Ｄを出力する。ワンショ
ットパルス制御回路１４は、カウントアップ信号Ｄの発
生に応じてワンショットパルスＪを立ち下げる。有効パ
ルス幅検出回路１７は、実施の形態６における有効パル
ス幅検出回路１６と同様に動作する。すなわち、ワンシ
ョットパルスＪがカウンタ１のカウントアップに起因し
て立ち下がったと判定したときに、出力信号Ｋを出力す
る。例えば、図１４に示すように、所定のパルス幅より
も長いパルス幅ａ２０を有するパルスが入力されると出
力信号Ｋ（ｋ０）を出力する。
ンタ１は、カウントアップ信号Ｄを出力する。ワンショ
ットパルス制御回路１４は、カウントアップ信号Ｄの発
生に応じてワンショットパルスＪを立ち下げる。有効パ
ルス幅検出回路１７は、実施の形態６における有効パル
ス幅検出回路１６と同様に動作する。すなわち、ワンシ
ョットパルスＪがカウンタ１のカウントアップに起因し
て立ち下がったと判定したときに、出力信号Ｋを出力す
る。例えば、図１４に示すように、所定のパルス幅より
も長いパルス幅ａ２０を有するパルスが入力されると出
力信号Ｋ（ｋ０）を出力する。
【００５１】有効パルス幅検出回路１７は、ワンショッ
トパルスＪがカウンタ１のカウントアップに起因して立
ち下がったのではないと判定すると、クリア信号Ｎを発
生する。クリア信号Ｎは、連続パルス計数回路１８に供
給される。連続パルス計数回路１８には、あらかじめ設
定回数がセットされている。連続パルス計数回路１８
は、出力信号Ｋの発生回数をカウントし、発生回数が設
定回数に達すると出力信号Ｍを出力する。ただし、クリ
ア信号Ｎによって連続パルス計数回路１８のカウント値
はクリアされる。
トパルスＪがカウンタ１のカウントアップに起因して立
ち下がったのではないと判定すると、クリア信号Ｎを発
生する。クリア信号Ｎは、連続パルス計数回路１８に供
給される。連続パルス計数回路１８には、あらかじめ設
定回数がセットされている。連続パルス計数回路１８
は、出力信号Ｋの発生回数をカウントし、発生回数が設
定回数に達すると出力信号Ｍを出力する。ただし、クリ
ア信号Ｎによって連続パルス計数回路１８のカウント値
はクリアされる。
【００５２】従って、幅ａ２０を有するパルスが入力さ
れたときにカウント値が進んでも、所定のパルス幅より
も短い幅ａ１を有するパルスが入力されると、連続パル
ス計数回路１８のカウント値は初期化される。有効パル
ス幅検出回路１７が、クリア信号Ｎを発生するからであ
る。その後、所定のパルス幅よりも長いパルス幅ａ２
１，ａ２２，ａ２３が連続して入力されると、有効パル
ス幅検出回路１７は、図１４に示すように、クリア信号
Ｎを発生することなく、連続して出力信号Ｋ（ｋ１，ｋ
２，ｋ３）を出力する。従って、連続パルス計数回路１
８のカウント値は進む。カウント値が設定回数として設
定された値に達すると、連続パルス計数回路１８は、出
力信号Ｍを発生する。図１４には、設定回数「３」の場
合が例示されている。
れたときにカウント値が進んでも、所定のパルス幅より
も短い幅ａ１を有するパルスが入力されると、連続パル
ス計数回路１８のカウント値は初期化される。有効パル
ス幅検出回路１７が、クリア信号Ｎを発生するからであ
る。その後、所定のパルス幅よりも長いパルス幅ａ２
１，ａ２２，ａ２３が連続して入力されると、有効パル
ス幅検出回路１７は、図１４に示すように、クリア信号
Ｎを発生することなく、連続して出力信号Ｋ（ｋ１，ｋ
２，ｋ３）を出力する。従って、連続パルス計数回路１
８のカウント値は進む。カウント値が設定回数として設
定された値に達すると、連続パルス計数回路１８は、出
力信号Ｍを発生する。図１４には、設定回数「３」の場
合が例示されている。
【００５３】出力信号Ｍは、所定のパルス幅すなわち有
効パルス幅よりも長いパルス幅を有するパルスが連続し
て設定回数分入力したことを示す信号である。出力信号
Ｍは、例えば、ＣＰＵの割り込み信号やフラグセット信
号として用いられる。ＣＰＵは、出力信号Ｍによって、
所定のパルス幅よりも長いパルス幅を有するパルスが連
続して設定回数分入力したことを直ちに認識できる。入
力信号Ａがスイッチの接点のオン／オフ状態を示してい
る場合には、スイッチが確実に所定回押下されたことを
直ちに認識できる。
効パルス幅よりも長いパルス幅を有するパルスが連続し
て設定回数分入力したことを示す信号である。出力信号
Ｍは、例えば、ＣＰＵの割り込み信号やフラグセット信
号として用いられる。ＣＰＵは、出力信号Ｍによって、
所定のパルス幅よりも長いパルス幅を有するパルスが連
続して設定回数分入力したことを直ちに認識できる。入
力信号Ａがスイッチの接点のオン／オフ状態を示してい
る場合には、スイッチが確実に所定回押下されたことを
直ちに認識できる。
【００５４】実施の形態８．図１５はこの発明の実施の
形態８によるタイマ装置を示すブロック図である。図に
おいて、１はクロック信号Ｃ中のパルス数をカウントす
るカウンタ、２２は初期化信号Ｇに応じてクロック信号
Ｂの通過を開始させるとともに停止信号Ｌに応じてクロ
ック信号Ｂの通過を停止させるクロック制御回路、３２
は入力信号Ａに立ち下がりが生じたときに初期化信号Ｇ
を発生する初期化／クロック制御信号発生回路である。
形態８によるタイマ装置を示すブロック図である。図に
おいて、１はクロック信号Ｃ中のパルス数をカウントす
るカウンタ、２２は初期化信号Ｇに応じてクロック信号
Ｂの通過を開始させるとともに停止信号Ｌに応じてクロ
ック信号Ｂの通過を停止させるクロック制御回路、３２
は入力信号Ａに立ち下がりが生じたときに初期化信号Ｇ
を発生する初期化／クロック制御信号発生回路である。
【００５５】次に動作について説明する。クロック信号
Ｂは、常時クロック制御回路２２に供給されている。ま
た、初期化／クロック制御信号発生回路３２は、入力信
号Ａを導入し入力信号Ａ中の立ち下がりおよび立ち上が
りの発生を監視している。入力信号Ａ中に立ち下がりが
生ずると、初期化／クロック制御信号発生回路３２は、
初期化信号Ｇを発生する。図１６において、初期化信号
はｇ１，ｇ２で示されている。初期化信号Ｇは、クロッ
ク制御回路２２に供給されている。クロック制御回路２
２は、初期化信号Ｇを入力すると、クロック信号Ｂをク
ロック信号Ｃとして出力する。カウンタ１にも初期化信
号Ｇは供給され、初期化信号Ｇが入力されるとカウンタ
１は初期化される。カウンタ１は、クロック信号Ｃ中の
パルスの数をカウントする。そして、カウント値がアン
ダーフローすると、カウントアップ信号Ｄを発生する。
図１６において、カウントアップ信号Ｄは、ｄ１で示さ
れている。
Ｂは、常時クロック制御回路２２に供給されている。ま
た、初期化／クロック制御信号発生回路３２は、入力信
号Ａを導入し入力信号Ａ中の立ち下がりおよび立ち上が
りの発生を監視している。入力信号Ａ中に立ち下がりが
生ずると、初期化／クロック制御信号発生回路３２は、
初期化信号Ｇを発生する。図１６において、初期化信号
はｇ１，ｇ２で示されている。初期化信号Ｇは、クロッ
ク制御回路２２に供給されている。クロック制御回路２
２は、初期化信号Ｇを入力すると、クロック信号Ｂをク
ロック信号Ｃとして出力する。カウンタ１にも初期化信
号Ｇは供給され、初期化信号Ｇが入力されるとカウンタ
１は初期化される。カウンタ１は、クロック信号Ｃ中の
パルスの数をカウントする。そして、カウント値がアン
ダーフローすると、カウントアップ信号Ｄを発生する。
図１６において、カウントアップ信号Ｄは、ｄ１で示さ
れている。
【００５６】入力信号Ａ中に立ち上がりが生ずると、初
期化／クロック制御信号発生回路３２は、停止信号Ｌを
発生する。図１６において、停止信号ＬはＬ１，Ｌ２で
示されている。停止信号Ｌはクロック制御回路２２に供
給されている。クロック制御回路２２は、停止信号Ｌを
入力するとクロック信号Ｃの出力を停止する。従って、
カウンタ１のカウント値は変化しなくなる。カウンタ１
は入力信号Ａにおける立ち下がりに応じて初期化される
ので、図１６に示すように、幅ａ１のパルスの終了時点
から幅ａ２のパルスの開始時点までカウント値を保持す
る。図１６には、カウント値（ｎ−２）が保持される様
子が例示されている。
期化／クロック制御信号発生回路３２は、停止信号Ｌを
発生する。図１６において、停止信号ＬはＬ１，Ｌ２で
示されている。停止信号Ｌはクロック制御回路２２に供
給されている。クロック制御回路２２は、停止信号Ｌを
入力するとクロック信号Ｃの出力を停止する。従って、
カウンタ１のカウント値は変化しなくなる。カウンタ１
は入力信号Ａにおける立ち下がりに応じて初期化される
ので、図１６に示すように、幅ａ１のパルスの終了時点
から幅ａ２のパルスの開始時点までカウント値を保持す
る。図１６には、カウント値（ｎ−２）が保持される様
子が例示されている。
【００５７】入力信号Ａ中に次の立ち下がりが現れる
と、初期化／クロック制御信号発生回路３２から初期化
信号Ｇが出力されるので、カウンタ１のカウント値は初
期値ｎに戻る。カウンタ１のカウント値は、例えば、Ｃ
ＰＵに供給される。上述したように、所定の幅に満たな
いパルスが入力された場合には、そのパルスの終了時点
におけるカウント値がカウンタ１において保持されてい
る。そして、ＣＰＵは、保持されているカウント値を認
識できる。すなわち、どのような幅のパルスが入力され
たのかを容易に認識できる。
と、初期化／クロック制御信号発生回路３２から初期化
信号Ｇが出力されるので、カウンタ１のカウント値は初
期値ｎに戻る。カウンタ１のカウント値は、例えば、Ｃ
ＰＵに供給される。上述したように、所定の幅に満たな
いパルスが入力された場合には、そのパルスの終了時点
におけるカウント値がカウンタ１において保持されてい
る。そして、ＣＰＵは、保持されているカウント値を認
識できる。すなわち、どのような幅のパルスが入力され
たのかを容易に認識できる。
【００５８】なお、上記の各実施の形態ではカウンタ１
としてダウンカウンタを用いる例を示したが、アップカ
ウンタを用いることもできる。また、ローレベルを有意
とする入力信号Ａを扱う場合について示したが、ハイレ
ベルを有意とする入力信号Ａを扱うこともできる。さら
に、入力信号Ａ中の立ち上がりに基づいて初期化信号Ｇ
を発生する初期化回路３を含む各形態において、そのよ
うな初期化回路３に代えて、入力信号Ａ中の立ち下がり
に基づいて初期化信号Ｇを発生する初期化回路３１を使
用してもよい。また、入力信号Ａ中の立ち下がりに基づ
いて初期化信号Ｇを発生する初期化回路３１を含む各形
態において、そのような初期化回路３１に代えて、入力
信号Ａ中の立ち上がりに基づいて初期化信号Ｇを発生す
る初期化回路３を使用してもよい。
としてダウンカウンタを用いる例を示したが、アップカ
ウンタを用いることもできる。また、ローレベルを有意
とする入力信号Ａを扱う場合について示したが、ハイレ
ベルを有意とする入力信号Ａを扱うこともできる。さら
に、入力信号Ａ中の立ち上がりに基づいて初期化信号Ｇ
を発生する初期化回路３を含む各形態において、そのよ
うな初期化回路３に代えて、入力信号Ａ中の立ち下がり
に基づいて初期化信号Ｇを発生する初期化回路３１を使
用してもよい。また、入力信号Ａ中の立ち下がりに基づ
いて初期化信号Ｇを発生する初期化回路３１を含む各形
態において、そのような初期化回路３１に代えて、入力
信号Ａ中の立ち上がりに基づいて初期化信号Ｇを発生す
る初期化回路３を使用してもよい。
【００５９】上記各実施の形態によるタイマ装置の出力
がＣＰＵに供給される場合の効果について言及したが、
各タイマ装置の出力を種々の制御装置に提供することも
できる。また、入力信号Ａとしてスイッチの接点のオン
／オフ状態の情報を用いることについて言及したが、入
力信号Ａはスイッチの接点のオン／オフ状態の情報に限
らず、入力信号Ａとして種々の検出情報などを適用でき
る。
がＣＰＵに供給される場合の効果について言及したが、
各タイマ装置の出力を種々の制御装置に提供することも
できる。また、入力信号Ａとしてスイッチの接点のオン
／オフ状態の情報を用いることについて言及したが、入
力信号Ａはスイッチの接点のオン／オフ状態の情報に限
らず、入力信号Ａとして種々の検出情報などを適用でき
る。
【００６０】
【発明の効果】以上のように、請求項１記載の発明によ
れば、タイマ装置を、有効パルス幅情報制御手段によっ
てカウンタのカウントアップ信号を入力信号中の有効パ
ルス幅を示す情報とするように構成したので、有効パル
ス幅を有するパルスが入力されていないのに入力された
と誤判定されてしまうことが防止されるとともに、有効
パルス幅以上のパルス幅を有するパルスが入力されて
も、有効パルス幅に対応した期間経過時以後にはカウン
トアップ信号が出力されない効果がある。
れば、タイマ装置を、有効パルス幅情報制御手段によっ
てカウンタのカウントアップ信号を入力信号中の有効パ
ルス幅を示す情報とするように構成したので、有効パル
ス幅を有するパルスが入力されていないのに入力された
と誤判定されてしまうことが防止されるとともに、有効
パルス幅以上のパルス幅を有するパルスが入力されて
も、有効パルス幅に対応した期間経過時以後にはカウン
トアップ信号が出力されない効果がある。
【００６１】請求項２記載の発明によれば、タイマ装置
を、入力信号が有意である期間における最初のカウント
アップ信号を有効パルス幅を示す情報とするように構成
したので、有効パルス幅を有するパルスが入力されてい
ないのに入力されたと誤判定されてしまうことが防止さ
れるとともに、外部の制御装置において有効パルス幅を
有するパルスが入力されたと直ちに判定できる効果があ
る。
を、入力信号が有意である期間における最初のカウント
アップ信号を有効パルス幅を示す情報とするように構成
したので、有効パルス幅を有するパルスが入力されてい
ないのに入力されたと誤判定されてしまうことが防止さ
れるとともに、外部の制御装置において有効パルス幅を
有するパルスが入力されたと直ちに判定できる効果があ
る。
【００６２】請求項３記載の発明によれば、タイマ装置
を、カウンタの計数値が所定値を示す値になったらクロ
ック制御回路がクロック信号の出力を停止するように構
成したので、回路要素を追加することなく、有効パルス
幅を有するパルスが入力されていないのに入力されたと
誤判定されてしまうことが防止されるとともに、有効パ
ルス幅以上のパルス幅を有するパルスが入力されても、
有効パルス幅に対応した期間経過時以後にはカウントア
ップ信号が出力されない効果がある。
を、カウンタの計数値が所定値を示す値になったらクロ
ック制御回路がクロック信号の出力を停止するように構
成したので、回路要素を追加することなく、有効パルス
幅を有するパルスが入力されていないのに入力されたと
誤判定されてしまうことが防止されるとともに、有効パ
ルス幅以上のパルス幅を有するパルスが入力されても、
有効パルス幅に対応した期間経過時以後にはカウントア
ップ信号が出力されない効果がある。
【００６３】請求項４記載の発明によれば、タイマ装置
を、カウントアップ回数計測回路によって有効パルス幅
を示す信号の発生回数を計数するように構成したので、
有効パルス幅以上の幅を有するパルスが設定回数分入力
されたのか否かを直ちに検出できる効果がある。
を、カウントアップ回数計測回路によって有効パルス幅
を示す信号の発生回数を計数するように構成したので、
有効パルス幅以上の幅を有するパルスが設定回数分入力
されたのか否かを直ちに検出できる効果がある。
【００６４】請求項５記載の発明によれば、タイマ装置
を、入力信号が有意である期間におけるあらかじめ設定
された回数目のカウントアップ信号を抽出するように構
成したので、任意の幅の有効パルス幅を検出できる効果
がある。
を、入力信号が有意である期間におけるあらかじめ設定
された回数目のカウントアップ信号を抽出するように構
成したので、任意の幅の有効パルス幅を検出できる効果
がある。
【００６５】請求項６記載の発明によれば、タイマ装置
を、入力信号の有意期間の開始時に始まり有意期間の終
了時またはカウンタが出力信号を発生したときに終了す
るワンショットパルスを発生するワンショットパルス制
御回路と、ワンショットパルスのパルス幅が所定値以上
である場合にカウントアップ信号を抽出する有効パルス
幅検出回路とを含むように構成したので、クロック制御
回路を従来のものから変更せずに、有効パルス幅を有す
るパルスが入力されていないのに入力されたと誤判定さ
れてしまうことが防止されるとともに、有効パルス幅以
上のパルス幅を有するパルスが入力されても、有効パル
ス幅に対応した期間経過時以後にはカウントアップ信号
が出力されない効果がある。
を、入力信号の有意期間の開始時に始まり有意期間の終
了時またはカウンタが出力信号を発生したときに終了す
るワンショットパルスを発生するワンショットパルス制
御回路と、ワンショットパルスのパルス幅が所定値以上
である場合にカウントアップ信号を抽出する有効パルス
幅検出回路とを含むように構成したので、クロック制御
回路を従来のものから変更せずに、有効パルス幅を有す
るパルスが入力されていないのに入力されたと誤判定さ
れてしまうことが防止されるとともに、有効パルス幅以
上のパルス幅を有するパルスが入力されても、有効パル
ス幅に対応した期間経過時以後にはカウントアップ信号
が出力されない効果がある。
【００６６】請求項７記載の発明によれば、タイマ装置
を、有効パルス幅検出回路の信号出力回数を計数する連
続パルス計数回路を含むように構成したので、有効パル
ス幅以上の幅を有するパルスが連続して設定回数分入力
したことを外部の制御装置において直ちに認識できる効
果がある。
を、有効パルス幅検出回路の信号出力回数を計数する連
続パルス計数回路を含むように構成したので、有効パル
ス幅以上の幅を有するパルスが連続して設定回数分入力
したことを外部の制御装置において直ちに認識できる効
果がある。
【００６７】請求項８記載の発明によれば、タイマ装置
を、入力信号における有意区間開始時にカウンタを初期
化するとともにカウントアップ信号発生時にクロック制
御回路のクロック出力を禁止する初期化／クロック制御
信号発生回路を含むように構成したので、有効パルス幅
を有するパルスが入力されていないのに入力されたと誤
判定されてしまうことが防止されるとともに、どのよう
な幅のパルスが入力されたのかを容易に認識できる効果
がある。
を、入力信号における有意区間開始時にカウンタを初期
化するとともにカウントアップ信号発生時にクロック制
御回路のクロック出力を禁止する初期化／クロック制御
信号発生回路を含むように構成したので、有効パルス幅
を有するパルスが入力されていないのに入力されたと誤
判定されてしまうことが防止されるとともに、どのよう
な幅のパルスが入力されたのかを容易に認識できる効果
がある。
【図１】 この発明の実施の形態１によるタイマ装置を
示すブロック図である。
示すブロック図である。
【図２】 図１における各部の信号波形の一例を示す波
形図である。
形図である。
【図３】 この発明の実施の形態２によるタイマ装置を
示すブロック図である。
示すブロック図である。
【図４】 図３における各部の信号波形の一例を示す波
形図である。
形図である。
【図５】 この発明の実施の形態３によるタイマ装置を
示すブロック図である。
示すブロック図である。
【図６】 図５における各部の信号波形の一例を示す波
形図である。
形図である。
【図７】 この発明の実施の形態４によるタイマ装置を
示すブロック図である。
示すブロック図である。
【図８】 図７における各部の信号波形の一例を示す波
形図である。
形図である。
【図９】 この発明の実施の形態５によるタイマ装置を
示すブロック図である。
示すブロック図である。
【図１０】 図９における各部の信号波形の一例を示す
波形図である。
波形図である。
【図１１】 この発明の実施の形態６によるタイマ装置
を示すブロック図である。
を示すブロック図である。
【図１２】 図１１における各部の信号波形の一例を示
す波形図である。
す波形図である。
【図１３】 この発明の実施の形態７によるタイマ装置
を示すブロック図である。
を示すブロック図である。
【図１４】 図１３における各部の信号波形の一例を示
す波形図である。
す波形図である。
【図１５】 この発明の実施の形態８によるタイマ装置
を示すブロック図である。
を示すブロック図である。
【図１６】 図１５における各部の信号波形の一例を示
す波形図である。
す波形図である。
【図１７】 従来のタイマ装置を示すブロック図であ
る。
る。
【図１８】 図１７における各部の信号波形の一例を示
す波形図である。
す波形図である。
【図１９】 図１７における各部の信号波形の他の例を
示す波形図である。
示す波形図である。
１ カウンタ、２，２２ クロック制御回路、３，３１
初期化回路（有効パルス幅情報制御手段）、９ カウ
ントアップ検出回路（有効パルス幅情報制御手段，信号
制御手段）、１０ カウントアップ回数計測回路（有効
パルス幅情報制御手段）、１１ カウントアップ回数計
測回路（有効パルス幅情報制御手段，信号制御手段）、
１２ カウントアップ回数計測回路、１４ ワンショッ
トパルス制御回路（有効パルス幅情報制御手段，信号制
御手段）、１６，１７ 有効パルス幅検出回路（有効パ
ルス幅情報制御手段，信号制御手段）、１８ 連続パル
ス計数回路、２１ クロック制御回路（有効パルス幅情
報制御手段，信号制御手段）、３２ 初期化／クロック
制御信号発生回路。
初期化回路（有効パルス幅情報制御手段）、９ カウ
ントアップ検出回路（有効パルス幅情報制御手段，信号
制御手段）、１０ カウントアップ回数計測回路（有効
パルス幅情報制御手段）、１１ カウントアップ回数計
測回路（有効パルス幅情報制御手段，信号制御手段）、
１２ カウントアップ回数計測回路、１４ ワンショッ
トパルス制御回路（有効パルス幅情報制御手段，信号制
御手段）、１６，１７ 有効パルス幅検出回路（有効パ
ルス幅情報制御手段，信号制御手段）、１８ 連続パル
ス計数回路、２１ クロック制御回路（有効パルス幅情
報制御手段，信号制御手段）、３２ 初期化／クロック
制御信号発生回路。
Claims (8)
- 【請求項１】 入力信号が有意である期間にクロック信
号を出力するクロック制御回路と、前記クロック信号に
おけるパルスの数を計数し計数値が所定値になったらカ
ウントアップ信号を発生するカウンタとを備えたタイマ
装置において、前記カウントアップ信号を前記入力信号
中の有効パルス幅を示す情報とする有効パルス幅情報制
御手段を備えたことを特徴とするタイマ装置。 - 【請求項２】 有効パルス幅情報制御手段は、入力信号
が有意である期間における最初のカウントアップ信号を
有効パルス幅を示す情報とする信号制御手段を含むこと
を特徴とする請求項１記載のタイマ装置。 - 【請求項３】 信号制御手段は、カウンタの計数値が所
定値を示す値になったらクロック信号の出力を停止する
クロック制御回路で実現されていることを特徴とする請
求項２記載のタイマ装置。 - 【請求項４】 有効パルス幅を示す出力信号の発生回数
を計数するカウントアップ回数計測回路をさらに備えた
ことを特徴とする請求項３記載のタイマ装置。 - 【請求項５】 有効パルス幅情報制御手段は、入力信号
が有意である期間におけるあらかじめ設定された回数目
のカウントアップ信号を抽出することを特徴とする請求
項１記載のタイマ装置。 - 【請求項６】 信号制御手段は、入力信号の有意期間の
開始時に始まり前記有意期間の終了時またはカウンタが
カウントアップ信号を発生したときに終了するワンショ
ットパルスを発生するワンショットパルス制御回路と、
前記ワンショットパルスのパルス幅が所定値以上である
場合にカウントアップ信号を抽出する有効パルス幅検出
回路とを含むことを特徴とする請求項２記載のタイマ装
置。 - 【請求項７】 有効パルス幅検出回路の信号出力回数を
計数する連続パルス計数回路をさらに備えたことを特徴
とする請求項６記載のタイマ装置。 - 【請求項８】 入力信号が有意である期間にクロック信
号を出力するクロック制御回路と、前記クロック信号に
おけるパルスの数を計数し計数値が所定値を示す値にな
ったらカウントアップ信号を発生するカウンタとを備え
たタイマ装置において、前記入力信号における有意区間
開始時に前記カウンタを初期化するとともに前記カウン
トアップ信号発生時に前記クロック制御回路のクロック
出力を禁止する初期化／クロック制御信号発生回路を備
えたことを特徴とするタイマ装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8018880A JPH09211156A (ja) | 1996-02-05 | 1996-02-05 | タイマ装置 |
| DE69616267T DE69616267T2 (de) | 1996-02-05 | 1996-06-12 | Zeitschalter |
| EP96109416A EP0788227B1 (en) | 1996-02-05 | 1996-06-12 | Timer apparatus |
| US08/674,749 US5874839A (en) | 1996-02-05 | 1996-07-02 | Timer apparatus |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8018880A JPH09211156A (ja) | 1996-02-05 | 1996-02-05 | タイマ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09211156A true JPH09211156A (ja) | 1997-08-15 |
Family
ID=11983876
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8018880A Pending JPH09211156A (ja) | 1996-02-05 | 1996-02-05 | タイマ装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5874839A (ja) |
| EP (1) | EP0788227B1 (ja) |
| JP (1) | JPH09211156A (ja) |
| DE (1) | DE69616267T2 (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2912285B2 (ja) * | 1997-02-27 | 1999-06-28 | 日本電気アイシーマイコンシステム株式会社 | アナログ・デジタル混在回路の過渡解析方法 |
| FR2764135B1 (fr) * | 1997-05-30 | 1999-07-09 | Sgs Thomson Microelectronics | Procede et dispositif de filtrage d'un signal impulsionnel |
| EP1136830A1 (de) * | 2000-03-22 | 2001-09-26 | Infineon Technologies AG | Frequenzsensor für digitale Signale und Verfahren zur Frequenzüberwachung eines digitalen Signales |
| CN101131848B (zh) * | 2001-02-20 | 2011-07-06 | 蒂雅克株式会社 | 信号处理电路及信号处理方法 |
| JP3724398B2 (ja) * | 2001-02-20 | 2005-12-07 | ティアック株式会社 | 信号処理回路及び信号処理方法 |
| CN102890445B (zh) * | 2012-09-26 | 2014-08-13 | 中国航天科技集团公司第九研究院第七七一研究所 | 一种多功能定时器 |
| US12488826B2 (en) | 2022-10-08 | 2025-12-02 | Changxin Memory Technologies, Inc. | Counting control circuit , method for counting control circuit and semiconductor memory with counting control circuit |
| CN117894355A (zh) * | 2022-10-08 | 2024-04-16 | 长鑫存储技术有限公司 | 计数控制电路、计数控制方法以及半导体存储器 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2089177B (en) * | 1980-11-18 | 1985-04-03 | Sony Coep | Signal error detecting |
| US4486752A (en) * | 1982-03-29 | 1984-12-04 | Rockwell International Corporation | Pulse width discriminator applicable to ATC transponders |
| JPS62151053A (ja) * | 1985-12-25 | 1987-07-06 | Iwatsu Electric Co Ltd | ノイズ除去回路 |
| JPS62245814A (ja) * | 1986-04-18 | 1987-10-27 | Fujitsu Ltd | パルス回路 |
| US4926072A (en) * | 1987-09-18 | 1990-05-15 | Aisin Seiki Kabushikikaisha | Noise elimination circuit |
-
1996
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