JPH09212414A - メモリのコンフィギュレーションの検出装置 - Google Patents
メモリのコンフィギュレーションの検出装置Info
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- JPH09212414A JPH09212414A JP9000345A JP34597A JPH09212414A JP H09212414 A JPH09212414 A JP H09212414A JP 9000345 A JP9000345 A JP 9000345A JP 34597 A JP34597 A JP 34597A JP H09212414 A JPH09212414 A JP H09212414A
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Abstract
(57)【要約】
【目的】 誤りのない制御のために必要な付加的な調整
ないしプログラミングコストを低減すること。 【構成】 少なくとも１つのアドレス−又は制御線路
（ＡＤＬ１…１３、ＳＬ１…８）が情報線路として定め
られており、メモリ（ＳＰ）から当該の少なくとも１つ
の情報線路を介してメモり制御部への接続（路）中に挿
入領域ごとに個別のコンフィギュレーション情報の形成
及び伝達のためのコーディング手段（ＲＶ，Ｒ１，Ｒ１
２）を有し、情線路を介して伝達されるコンフィギュレ
ーション情報（ｋｉ，ｖｉ．ｔｉ）の挿入領域ごとに個
別の評価及び記憶のための評価手段（ＳＴ）がメモリ制
御部（ＳＡＳ）に設けられていること。
ないしプログラミングコストを低減すること。 【構成】 少なくとも１つのアドレス−又は制御線路
（ＡＤＬ１…１３、ＳＬ１…８）が情報線路として定め
られており、メモリ（ＳＰ）から当該の少なくとも１つ
の情報線路を介してメモり制御部への接続（路）中に挿
入領域ごとに個別のコンフィギュレーション情報の形成
及び伝達のためのコーディング手段（ＲＶ，Ｒ１，Ｒ１
２）を有し、情線路を介して伝達されるコンフィギュレ
ーション情報（ｋｉ，ｖｉ．ｔｉ）の挿入領域ごとに個
別の評価及び記憶のための評価手段（ＳＴ）がメモリ制
御部（ＳＡＳ）に設けられていること。
Description
【０００１】
【発明の属する技術分野】本発明は、メモリのコンフィ
ギュレーションの検出装置であって、前記メモリはメモ
リモジュールを収容する挿入領域によって形成されてお
り、前記挿入領域のところまでに、メモリ制御部から発
するアドレス線路が並列的に導かれており、また、前記
メモリ制御部から各挿入領域まで制御線路が、挿入領域
ごとに個別に設けられている、メモリのコンフィギュレ
ーションの検出装置に関する。
ギュレーションの検出装置であって、前記メモリはメモ
リモジュールを収容する挿入領域によって形成されてお
り、前記挿入領域のところまでに、メモリ制御部から発
するアドレス線路が並列的に導かれており、また、前記
メモリ制御部から各挿入領域まで制御線路が、挿入領域
ごとに個別に設けられている、メモリのコンフィギュレ
ーションの検出装置に関する。
【０００２】
【従来の技術】メモリは、通常挿入領域により形成さ
れ、該挿入領域内にはメモリモジュールが挿入可能であ
る。ここで、挿入領域ないしプラグ（差込）ロケーショ
ン（場所）は、市販のメモリモジュールないしメモリブ
ロックに整合されている。メモリにおける情報の読み出
し及び書込は、通常メモリ制御部で実施される。読み出
された、又は書き込まれるべきデータの伝達、伝送に必
要なデータ線路のほかにｎ本のアドレス線路−例えば、
１３本のアドレス線路が、メモリ制御部から、挿入領域
ないしプラグ（差込）領域まで導かれている。上記のア
ドレス線路では、メモリ制御部（ＳＡＳ）にて電圧電位
が次のように制御される、即ち、２進コード化されたア
ドレス情報がすべての挿入領域ないし、この中に差し込
まれた、ないし挿入されたメモリモジュールに達するよ
うに制御される。
れ、該挿入領域内にはメモリモジュールが挿入可能であ
る。ここで、挿入領域ないしプラグ（差込）ロケーショ
ン（場所）は、市販のメモリモジュールないしメモリブ
ロックに整合されている。メモリにおける情報の読み出
し及び書込は、通常メモリ制御部で実施される。読み出
された、又は書き込まれるべきデータの伝達、伝送に必
要なデータ線路のほかにｎ本のアドレス線路−例えば、
１３本のアドレス線路が、メモリ制御部から、挿入領域
ないしプラグ（差込）領域まで導かれている。上記のア
ドレス線路では、メモリ制御部（ＳＡＳ）にて電圧電位
が次のように制御される、即ち、２進コード化されたア
ドレス情報がすべての挿入領域ないし、この中に差し込
まれた、ないし挿入されたメモリモジュールに達するよ
うに制御される。
【０００３】誤りのない制御のためにはメモリ制御部
は、メモリ（記憶）装置のメモリのコンフィギュレーシ
ョンに就いての知識を得ていなければならない。つまり
メモリ制御部にて、挿入領域内でのメモリモジュールの
存在に就いての知識及び挿入されたメモリモジュールの
記憶容量に就いての知識が可用でなければならない。こ
のことは、通常、メモリ制御部の接続部に加えられる情
報−例えば電圧電位−により又は、内部メモリのプログ
ラミングにより達成される。つまり、付加的な調整−な
いしプログラミングコストを要するのである。
は、メモリ（記憶）装置のメモリのコンフィギュレーシ
ョンに就いての知識を得ていなければならない。つまり
メモリ制御部にて、挿入領域内でのメモリモジュールの
存在に就いての知識及び挿入されたメモリモジュールの
記憶容量に就いての知識が可用でなければならない。こ
のことは、通常、メモリ制御部の接続部に加えられる情
報−例えば電圧電位−により又は、内部メモリのプログ
ラミングにより達成される。つまり、付加的な調整−な
いしプログラミングコストを要するのである。
【０００４】
【発明が解決しようとする課題】本発明の基礎を成す課
題とするところは、上記の付加的な調整ないしプログラ
ミングコストを低減することにある。
題とするところは、上記の付加的な調整ないしプログラ
ミングコストを低減することにある。
【０００５】
【課題を解決するための手段】上記課題は請求項１記載
の構成要件により解決される。
の構成要件により解決される。
【０００６】本発明の手法の重要な側面は、挿入領域へ
導かれている複数の制御線路又はアドレス線路のうちの
少なくとも１つが、付加的な情報線路として利用される
ことである。このために、容量線路（請求項２）を介し
て容量情報の形成及び伝達のため、そして、存在情報の
形成及び伝達のため、コーディング手段が設けられてお
り、ここで、存在情報は、挿入領域に挿入されたメモリ
モジュール（の状態）−即ちそれの存在（の状態）−を
指示し、そして、容量情報は、それの記憶容量を指示す
る。メモリ制御部中には、容量線路及び存在線路を介し
て伝送される容量−及び存在情報を、挿入領域ごとに個
別の評価をするため評価手段が設けられている。
導かれている複数の制御線路又はアドレス線路のうちの
少なくとも１つが、付加的な情報線路として利用される
ことである。このために、容量線路（請求項２）を介し
て容量情報の形成及び伝達のため、そして、存在情報の
形成及び伝達のため、コーディング手段が設けられてお
り、ここで、存在情報は、挿入領域に挿入されたメモリ
モジュール（の状態）−即ちそれの存在（の状態）−を
指示し、そして、容量情報は、それの記憶容量を指示す
る。メモリ制御部中には、容量線路及び存在線路を介し
て伝送される容量−及び存在情報を、挿入領域ごとに個
別の評価をするため評価手段が設けられている。
【０００７】本発明の有利な発展形態によれば、それぞ
れ１つの各挿入領域に対して、夫夫少なくとも１つのア
ドレス−又は制御線路がタイプ（型式）−（状態表示）
線路として定められている。メモリモジュールごとに個
別のタイプ（型式）−情報を形成、伝達するため、挿入
領域ごとに個別の付加的なコーディング手段が設けられ
ており、ここで、タイプ（型式）−情報は、挿入された
メモリモジュール（ＳＭ）のタイプ（型式）を指示する
ように構成されている。タイプ（型式）−線路を介して
伝達されるタイプ（型式）−情報の挿入領域ごとに個別
の評価及び記憶のための付加的な評価手段がメモリ制御
部に設けられている（請求項４項記載）。つまり、メモ
リモジュールにて表されたタイプ情報−例えばＤＲＡＭ
又はＳＲＡＭをメモリ制御部へ伝送するための本発明の
手法の拡大を意味する。
れ１つの各挿入領域に対して、夫夫少なくとも１つのア
ドレス−又は制御線路がタイプ（型式）−（状態表示）
線路として定められている。メモリモジュールごとに個
別のタイプ（型式）−情報を形成、伝達するため、挿入
領域ごとに個別の付加的なコーディング手段が設けられ
ており、ここで、タイプ（型式）−情報は、挿入された
メモリモジュール（ＳＭ）のタイプ（型式）を指示する
ように構成されている。タイプ（型式）−線路を介して
伝達されるタイプ（型式）−情報の挿入領域ごとに個別
の評価及び記憶のための付加的な評価手段がメモリ制御
部に設けられている（請求項４項記載）。つまり、メモ
リモジュールにて表されたタイプ情報−例えばＤＲＡＭ
又はＳＲＡＭをメモリ制御部へ伝送するための本発明の
手法の拡大を意味する。
【０００８】本発明の有利な発展形態によれば、コーデ
ィング手段として、下記の接続構成がなされており、 −メモリ制御部では、所定の電圧電位に接続された抵抗
が各容量（状態表示）−、存在状態表示）−、ないしタ
イプ（型式）−線路に接続されており、そして、１つの
挿入領域内に挿入された各メモリモジュール）にて、そ
れの容量（状態）、存在状態）ないしタイプ（型式）を
指示する抵抗がそれぞれの容量（状態表示）−、存在状
態表示）−ないしタイプ（型式）−線路及び所定の電圧
電位に接続されている。つまり、例えばメモリモジュー
ルの記憶容量に依存して−例えば１又は４メガバイトの
−次のような抵抗が定められる、即ち、容量線路及び所
定の電圧電位に接続された抵抗が定められる。メモリ制
御部にて所定の電圧電位で設定される抵抗の場合、容量
線路の分圧器点にて、挿入領域ないしメモリモジュール
にて調整された抵抗の高さに依存して、種々の電圧電位
が生じ、該電圧電位により、メモリ制御部のメモリモジ
ュールの記憶容量（状態表示）−、存在状態表示）−、
ないしタイプ（型式）−が指示される。一義的な分圧器
機能を達成するため、メモリ制御部では抵抗は電圧給電
のため設けられた電圧電位と接続され、そして、挿入領
域では抵抗は、アース電位に接続されているのである
（請求項６）。本発明の請求項７に規定した発展形態に
よれば、メモリ制御部及び挿入領域における容量−、存
在−、ないしタイプ線路ごとに設けられた抵抗は、次の
ように選定されており、即ち、メモリ制御部により、制
御なしアドレス情報の生成されるべく形成される制御線
路への、電圧電位が制御可能であるように選定されてお
り、ここで、コンフィギュレーション情報の伝達中制御
ないしアドレス情報の形成が行われないように接続構成
されているのである。つまり、メモリ制御部及び挿入領
域にて抵抗は次のように選定される、即ち、アドレス情
報及び制御情報形成のための電圧電位がｎ本のアドレス
−ないし制御線路に加えられ得、そしてメモリのアドレ
ッシング、ないし相応の制御作用を行わせ得る電圧電位
が得られるように選定される。
ィング手段として、下記の接続構成がなされており、 −メモリ制御部では、所定の電圧電位に接続された抵抗
が各容量（状態表示）−、存在状態表示）−、ないしタ
イプ（型式）−線路に接続されており、そして、１つの
挿入領域内に挿入された各メモリモジュール）にて、そ
れの容量（状態）、存在状態）ないしタイプ（型式）を
指示する抵抗がそれぞれの容量（状態表示）−、存在状
態表示）−ないしタイプ（型式）−線路及び所定の電圧
電位に接続されている。つまり、例えばメモリモジュー
ルの記憶容量に依存して−例えば１又は４メガバイトの
−次のような抵抗が定められる、即ち、容量線路及び所
定の電圧電位に接続された抵抗が定められる。メモリ制
御部にて所定の電圧電位で設定される抵抗の場合、容量
線路の分圧器点にて、挿入領域ないしメモリモジュール
にて調整された抵抗の高さに依存して、種々の電圧電位
が生じ、該電圧電位により、メモリ制御部のメモリモジ
ュールの記憶容量（状態表示）−、存在状態表示）−、
ないしタイプ（型式）−が指示される。一義的な分圧器
機能を達成するため、メモリ制御部では抵抗は電圧給電
のため設けられた電圧電位と接続され、そして、挿入領
域では抵抗は、アース電位に接続されているのである
（請求項６）。本発明の請求項７に規定した発展形態に
よれば、メモリ制御部及び挿入領域における容量−、存
在−、ないしタイプ線路ごとに設けられた抵抗は、次の
ように選定されており、即ち、メモリ制御部により、制
御なしアドレス情報の生成されるべく形成される制御線
路への、電圧電位が制御可能であるように選定されてお
り、ここで、コンフィギュレーション情報の伝達中制御
ないしアドレス情報の形成が行われないように接続構成
されているのである。つまり、メモリ制御部及び挿入領
域にて抵抗は次のように選定される、即ち、アドレス情
報及び制御情報形成のための電圧電位がｎ本のアドレス
−ないし制御線路に加えられ得、そしてメモリのアドレ
ッシング、ないし相応の制御作用を行わせ得る電圧電位
が得られるように選定される。
【０００９】挿入領域の識別のため請求項１０の発展形
態によれば、複数の容量（状態表示）−、存在状態表
示）−、ないしタイプ（型式）−線路の場合容量（状態
表示）−、存在状態表示）−、ないしタイプ（型式）−
情報が２進コード化された容量（状態表示）−、存在状
態表示）−、ないしタイプ（型式）−情報により形成さ
れているのである。つまり、容量（状態表示）−、存在
状態表示）−、ないしタイプ（型式）−線路へ加えられ
る、それぞれ、２進０又は１情報を表す電圧電位が次の
ように制御される、即ち、容量（状態表示）−、存在
（状態表示）−、ないしタイプ（型式）−線路に生じる
電圧電位の併合的考察により、２進コード化された容量
（状態表示）−、存在状態表示）−、ないしタイプ（型
式）−情報が表されるように制御されるのである。本発
明のさらなる有利な発展形態は、さらなる請求項に示さ
れている。
態によれば、複数の容量（状態表示）−、存在状態表
示）−、ないしタイプ（型式）−線路の場合容量（状態
表示）−、存在状態表示）−、ないしタイプ（型式）−
情報が２進コード化された容量（状態表示）−、存在状
態表示）−、ないしタイプ（型式）−情報により形成さ
れているのである。つまり、容量（状態表示）−、存在
状態表示）−、ないしタイプ（型式）−線路へ加えられ
る、それぞれ、２進０又は１情報を表す電圧電位が次の
ように制御される、即ち、容量（状態表示）−、存在
（状態表示）−、ないしタイプ（型式）−線路に生じる
電圧電位の併合的考察により、２進コード化された容量
（状態表示）−、存在状態表示）−、ないしタイプ（型
式）−情報が表されるように制御されるのである。本発
明のさらなる有利な発展形態は、さらなる請求項に示さ
れている。
【００１０】
【実施例】本発明の装置を実施例に即して説明する。
【００１１】このブロック接続図は、１つのメモリ制御
部ＳＡＳ及び、４つの挿入領域ＥＢ１…４（これらは合
わさってメモりＳＰを形成する）のうちの２つを示す。
４つの挿入領域ＥＢ１…４の代わりに本発明によればそ
れぞれの適用例に適合可能な種々の挿入領域が構成され
得る。さらに、実施例に関連して仮定してあるところに
よれば、上記の挿入領域ＥＢ１…４（これは適当な差込
（プラグ）ロケーション（場所）により実現されてい
る）内には１又は４メガバイトの記憶容量Ｋ１．４を有
するメモリモジュールＳＭを挿入又は差込得ることであ
る。実施例中ではメモリモジュールＳＭは、集積化ＲＡ
Ｍメモリ（Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒ
ｙ）を備えた小さなプリント配線板（台板）を成し、該
配線板は、例えばＰＣにて使用されーブロック接続図で
は括弧に示されたＲＡＭにより示されている。メモリ制
御部ＳＡＳは、制御部ＳＴを有し、該制御部は、市販の
ＲＡＭメモリ制御部（これは、ＲＡＭーコントローラと
して知られている）の公知の機能を備える。
部ＳＡＳ及び、４つの挿入領域ＥＢ１…４（これらは合
わさってメモりＳＰを形成する）のうちの２つを示す。
４つの挿入領域ＥＢ１…４の代わりに本発明によればそ
れぞれの適用例に適合可能な種々の挿入領域が構成され
得る。さらに、実施例に関連して仮定してあるところに
よれば、上記の挿入領域ＥＢ１…４（これは適当な差込
（プラグ）ロケーション（場所）により実現されてい
る）内には１又は４メガバイトの記憶容量Ｋ１．４を有
するメモリモジュールＳＭを挿入又は差込得ることであ
る。実施例中ではメモリモジュールＳＭは、集積化ＲＡ
Ｍメモリ（Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒ
ｙ）を備えた小さなプリント配線板（台板）を成し、該
配線板は、例えばＰＣにて使用されーブロック接続図で
は括弧に示されたＲＡＭにより示されている。メモリ制
御部ＳＡＳは、制御部ＳＴを有し、該制御部は、市販の
ＲＡＭメモリ制御部（これは、ＲＡＭーコントローラと
して知られている）の公知の機能を備える。
【００１２】各挿入領域ＥＢ１…４からは、各２つの制
御線路ＳＬ１…８がメモリ制御部ＳＡＳ内へ導かれてい
る。上記の制御線路ＳＬ１…８を介して、例えばメモリ
制御部ＳＡＳにより屡々使用されるＲＡＳ信号ＲＡＳＯ
…７（Ｒｏｗ Ａｄｄｒｅｓｓ Ｓｔｒｏｂｅ）が伝送
される。ＣＡＳ信号（Ｃｏｌｕｍｎ ＡｄｄｒｅｓｓＳ
ｔｒｏｂｅ）と共に、メモリＳＰの列（コラム）ないし
行（ロー）がアドレッシングされる。換言すれば、所定
の電圧電位のもとで、生じているアドレスがコラム−な
いしローアドレスとして定められる（設定される）。Ｒ
ＡＳ信号ＲＡＳＯ…７が生じている場合、制御線路ＳＬ
１…８は、それぞれ高い電圧電位を有し、ここで、上記
電圧は、実際上、実現上のトレランスに基づき種々のも
のであり得る。上記の電圧変動を回避するためメモリ制
御部ＳＡＳでは各制御線路ＳＬ１…８は、前記抵抗ＲＶ
を介して安定化電圧給電源＋Ｖに接続されており、ブロ
ック接続図中８つの制御線路ＳＬ１…８に対して示され
ている。更に、メモリ制御部ＳＡＳでは、各１つの線路
送受信ユニットＬＳＥが各制御線路…８に接続されてお
り、例えばブロック接続図中８つの線路送受信ユニット
のうちの１つが示されている。各線路送受信ユニットＬ
ＳＥでは制御線路ＳＬ１…８は、線路アンプＬＶの入力
側と、さらなる線路アンプＬＶの出力側とに接続されて
いる。両線路アンプＬＶの出力側ないし入力側は、制御
部ＳＴに接続されている。線路アンプＬＶによっては、
受信された、ないし伝送さるべき電圧電位が変わらない
ままで転送され、ここで、たんに、インピーダンス変換
のみが実施される。容量（状態表示）−、存在（状態表
示）−、ないしタイプ（型式）−情報ｋｉ，ｖｉ，ｔｉ
の伝送の際、挿入領域ＥＢ１…４の方向に作用する線路
アンプＬＶは高オーム状態になる、換言すれば非作用状
態におかれる。制御部ＳＴの方向に作用する線路アンプ
ＬＶは、作用状態に保持され、そして、測定及び評価の
ため、分圧器点ＳＰＴに現れる電圧電位を制御部Ｔに転
送する。
御線路ＳＬ１…８がメモリ制御部ＳＡＳ内へ導かれてい
る。上記の制御線路ＳＬ１…８を介して、例えばメモリ
制御部ＳＡＳにより屡々使用されるＲＡＳ信号ＲＡＳＯ
…７（Ｒｏｗ Ａｄｄｒｅｓｓ Ｓｔｒｏｂｅ）が伝送
される。ＣＡＳ信号（Ｃｏｌｕｍｎ ＡｄｄｒｅｓｓＳ
ｔｒｏｂｅ）と共に、メモリＳＰの列（コラム）ないし
行（ロー）がアドレッシングされる。換言すれば、所定
の電圧電位のもとで、生じているアドレスがコラム−な
いしローアドレスとして定められる（設定される）。Ｒ
ＡＳ信号ＲＡＳＯ…７が生じている場合、制御線路ＳＬ
１…８は、それぞれ高い電圧電位を有し、ここで、上記
電圧は、実際上、実現上のトレランスに基づき種々のも
のであり得る。上記の電圧変動を回避するためメモリ制
御部ＳＡＳでは各制御線路ＳＬ１…８は、前記抵抗ＲＶ
を介して安定化電圧給電源＋Ｖに接続されており、ブロ
ック接続図中８つの制御線路ＳＬ１…８に対して示され
ている。更に、メモリ制御部ＳＡＳでは、各１つの線路
送受信ユニットＬＳＥが各制御線路…８に接続されてお
り、例えばブロック接続図中８つの線路送受信ユニット
のうちの１つが示されている。各線路送受信ユニットＬ
ＳＥでは制御線路ＳＬ１…８は、線路アンプＬＶの入力
側と、さらなる線路アンプＬＶの出力側とに接続されて
いる。両線路アンプＬＶの出力側ないし入力側は、制御
部ＳＴに接続されている。線路アンプＬＶによっては、
受信された、ないし伝送さるべき電圧電位が変わらない
ままで転送され、ここで、たんに、インピーダンス変換
のみが実施される。容量（状態表示）−、存在（状態表
示）−、ないしタイプ（型式）−情報ｋｉ，ｖｉ，ｔｉ
の伝送の際、挿入領域ＥＢ１…４の方向に作用する線路
アンプＬＶは高オーム状態になる、換言すれば非作用状
態におかれる。制御部ＳＴの方向に作用する線路アンプ
ＬＶは、作用状態に保持され、そして、測定及び評価の
ため、分圧器点ＳＰＴに現れる電圧電位を制御部Ｔに転
送する。
【００１３】挿入領域ＥＢ１…４の各々中に、制御線路
ＳＬ１…８のうちの１つが容量線路として定められ、そ
して、１つが存在（状態表示）ー線路として定められて
いる。実施例中では、第１挿入領域ＥＢ１に対しては、
第１制御線路ＳＬ１が容量線路として、そして、第２制
御線路ＳＬ２が存在（状態表示）ー線路として用いられ
る。１つの挿入領域ＥＢ１…４の２つの制御線路ＳＬ１
…８は、それぞれ抵抗Ｒ１………８に接続可能である。
抵抗Ｒ１………８の接続コンフィギュレーションは、差
し込まれたメモリモジュールＳＭ及びそれの記憶容量に
依存して実施される。メモリモジュールＳＭが差し込ま
れていない場合には、負の電位−Ｖ（実際上はアース電
位）から第２抵抗Ｒ２，４，６，８を経てそれぞれの存
在（状態表示）ー線路を表す制御線路ＳＬ２，４，６，
８への接続は形成されない。メモリモジュールＳＭの挿
入の際、台板ないしメモリモジュールＳＭ上に配置され
た第２抵抗Ｒ２，４，６，８を介してアース電位ーＶか
ら存在（状態表示）ー線路を表すそれぞれの制御線路Ｓ
Ｌ２，４，６，８までの接続（路）が形成される。つま
りメモリ制御部ＳＡＳでは、それぞれの制御線路ＳＬ
２，４，６，８に対する分圧点ＳＰＴにおける電圧レベ
ルが、低い電圧レベルに低下する（挿入領域ＥＢ１…４
の方向に作用する線路アンプＬＶが制御ＳＴにより高オ
ームに制御される限り）。従って、低い電圧レベルがメ
モリ制御部ＳＡＳに指示することは、それぞれの挿入領
域ＥＢ１内にメモリモジュールＳＭが差し込まれている
ことであり、そして、高い電圧電位が指示していること
は、それぞれの挿入領域ＥＢ１…４内にメモリモジュー
ルＳＭが差し込まれていることである。制御ユニットＳ
Ｔにより測定された電圧レベルに相応して、上記制御ユ
ニット中にて存在情報ｖｉが形成され、−有利には、２
進情報により表され、−そして、記憶される。制御ユニ
ットＳＴは、挿入領域ＥＢ１…４方向に作用する線路ア
ンプＬＶを、たんに、伝送された容量（状態表示）−、
存在状態表示）−、ないしタイプ（型式）−情報ｋｉ，
ｖｉ．ｔｉの測定のため高抵抗にスイッチング制御す
る。
ＳＬ１…８のうちの１つが容量線路として定められ、そ
して、１つが存在（状態表示）ー線路として定められて
いる。実施例中では、第１挿入領域ＥＢ１に対しては、
第１制御線路ＳＬ１が容量線路として、そして、第２制
御線路ＳＬ２が存在（状態表示）ー線路として用いられ
る。１つの挿入領域ＥＢ１…４の２つの制御線路ＳＬ１
…８は、それぞれ抵抗Ｒ１………８に接続可能である。
抵抗Ｒ１………８の接続コンフィギュレーションは、差
し込まれたメモリモジュールＳＭ及びそれの記憶容量に
依存して実施される。メモリモジュールＳＭが差し込ま
れていない場合には、負の電位−Ｖ（実際上はアース電
位）から第２抵抗Ｒ２，４，６，８を経てそれぞれの存
在（状態表示）ー線路を表す制御線路ＳＬ２，４，６，
８への接続は形成されない。メモリモジュールＳＭの挿
入の際、台板ないしメモリモジュールＳＭ上に配置され
た第２抵抗Ｒ２，４，６，８を介してアース電位ーＶか
ら存在（状態表示）ー線路を表すそれぞれの制御線路Ｓ
Ｌ２，４，６，８までの接続（路）が形成される。つま
りメモリ制御部ＳＡＳでは、それぞれの制御線路ＳＬ
２，４，６，８に対する分圧点ＳＰＴにおける電圧レベ
ルが、低い電圧レベルに低下する（挿入領域ＥＢ１…４
の方向に作用する線路アンプＬＶが制御ＳＴにより高オ
ームに制御される限り）。従って、低い電圧レベルがメ
モリ制御部ＳＡＳに指示することは、それぞれの挿入領
域ＥＢ１内にメモリモジュールＳＭが差し込まれている
ことであり、そして、高い電圧電位が指示していること
は、それぞれの挿入領域ＥＢ１…４内にメモリモジュー
ルＳＭが差し込まれていることである。制御ユニットＳ
Ｔにより測定された電圧レベルに相応して、上記制御ユ
ニット中にて存在情報ｖｉが形成され、−有利には、２
進情報により表され、−そして、記憶される。制御ユニ
ットＳＴは、挿入領域ＥＢ１…４方向に作用する線路ア
ンプＬＶを、たんに、伝送された容量（状態表示）−、
存在状態表示）−、ないしタイプ（型式）−情報ｋｉ，
ｖｉ．ｔｉの測定のため高抵抗にスイッチング制御す
る。
【００１４】１つの挿入領域ＥＢ１…４内にてメモリモ
ジュールＳＭの差込まれている場合、第１抵抗Ｒ１，
３，５，７のコンフィギュレーションにより記憶容量が
表される。メモリモジュール内に配送さるべき第１の抵
抗Ｒ１，３，５，７，がアース電位−Ｖから容量線路を
表すそれぞれの制御線路ＳＬ１，３，５，７，迄の接続
線路中で作用（挿入）接続状態におかれていない場合
は、挿入されたメモリモジュールＳＭは大きな記憶容量
を呈する。そして、第１の抵抗Ｒ１，３，５，７が作用
接続状態にかれる場合、挿入されたメモリモジュールＳ
Ｍは、小さな記憶容量を呈する、例えば１メガバイトを
呈する。
ジュールＳＭの差込まれている場合、第１抵抗Ｒ１，
３，５，７のコンフィギュレーションにより記憶容量が
表される。メモリモジュール内に配送さるべき第１の抵
抗Ｒ１，３，５，７，がアース電位−Ｖから容量線路を
表すそれぞれの制御線路ＳＬ１，３，５，７，迄の接続
線路中で作用（挿入）接続状態におかれていない場合
は、挿入されたメモリモジュールＳＭは大きな記憶容量
を呈する。そして、第１の抵抗Ｒ１，３，５，７が作用
接続状態にかれる場合、挿入されたメモリモジュールＳ
Ｍは、小さな記憶容量を呈する、例えば１メガバイトを
呈する。
【００１５】メモリ制御部ＳＡＳではそれぞれの制御線
路ＳＬ１，３，５，７の分圧器点ＳＰＴには第１抵抗Ｒ
１，３，５，７のコンフィギュレーションに依存して、
種々の電圧レベルが生じ、該電圧レベルは線路送受信ユ
ニットＬＳＥを介して制御ユニットへ転送され、そし
て、そこで測定される。測定された電圧レベルの高さに
依存して、各挿入領域ＥＢ１…４に対して大きな、又は
小さな記憶容量を指示する容量情報ｋｉが形成され、そ
して、挿入領域ごとに個別に記憶される。両抵抗Ｒ１…
８は、その都度、メモリモジュールＳＭないし台板の作
製の最後とにコンフィギュレーション構成され得る、換
言すれば、上記メモリモジュールないし台板にて作製技
術上経済的に作り込まれ得る。
路ＳＬ１，３，５，７の分圧器点ＳＰＴには第１抵抗Ｒ
１，３，５，７のコンフィギュレーションに依存して、
種々の電圧レベルが生じ、該電圧レベルは線路送受信ユ
ニットＬＳＥを介して制御ユニットへ転送され、そし
て、そこで測定される。測定された電圧レベルの高さに
依存して、各挿入領域ＥＢ１…４に対して大きな、又は
小さな記憶容量を指示する容量情報ｋｉが形成され、そ
して、挿入領域ごとに個別に記憶される。両抵抗Ｒ１…
８は、その都度、メモリモジュールＳＭないし台板の作
製の最後とにコンフィギュレーション構成され得る、換
言すれば、上記メモリモジュールないし台板にて作製技
術上経済的に作り込まれ得る。
【００１６】更に実施例中、メモリ制御部ＳＡＳの制御
ユニットＳＴから出発して、１３のアドレス線路ＡＤＬ
１…１３は、それぞれ、１つの線路送受信ユニットＬＳ
Ｅを介して並列的に各挿入領域ＥＢ１…４に接続されて
いる。各挿入領域ＥＢ１…４では、アドレス線路ＡＤＬ
は、メモリモジュールＳＭに接続されている。実施例に
対して仮定してあるところによれば、アドレス線路ＡＤ
Ｌ１…１３各１つを介して、付加的なコンフィギュレー
ション情報、即ち各タイプ情報ｔｉが伝送されるべきも
のである。このために、第１ないし第４アドレス線路Ａ
ＤＬ１…４は、タイプ線路として定められている。タイ
プ情報ｔｉとしては、例えば高い電圧電位は高速のメモ
リモジュールを表し、そして、低い電圧電位は、緩慢な
メモリモジュールを表す。
ユニットＳＴから出発して、１３のアドレス線路ＡＤＬ
１…１３は、それぞれ、１つの線路送受信ユニットＬＳ
Ｅを介して並列的に各挿入領域ＥＢ１…４に接続されて
いる。各挿入領域ＥＢ１…４では、アドレス線路ＡＤＬ
は、メモリモジュールＳＭに接続されている。実施例に
対して仮定してあるところによれば、アドレス線路ＡＤ
Ｌ１…１３各１つを介して、付加的なコンフィギュレー
ション情報、即ち各タイプ情報ｔｉが伝送されるべきも
のである。このために、第１ないし第４アドレス線路Ａ
ＤＬ１…４は、タイプ線路として定められている。タイ
プ情報ｔｉとしては、例えば高い電圧電位は高速のメモ
リモジュールを表し、そして、低い電圧電位は、緩慢な
メモリモジュールを表す。
【００１７】制御線路ＳＬ１…８の接続線路に類似して
メモリ制御部ＳＡＳにて４つの所定のアドレス線路ＡＤ
Ｌ１…４がそれぞれ抵抗ＲＶを介して正の給電電圧＋Ｖ
と接続されており、ブロック接続図中では抵抗ＲＶによ
って示されている。挿入領域ＥＢ１…４では所属のアド
レス線路ＡＤＬ１…４に、アース電位ーＶに接続された
タイプ抵抗ＲＴが接続可能であり、図示の抵抗ＲＴによ
って示されている。実施例に関連して、挿入された高速
のメモリモジュール１ＳＭの場合抵抗ＲＴは作用接続さ
れず、そして、低速のメモリモジュールＳＭの場合抵抗
ＲＴは作用接続される。分圧器点ＳＰＴにおける電圧電
位の伝送及び測定は容量−及び存在情報ｖｉの伝送及び
測定の場合におけると類似の手法で行われる。それらの
測定によっては、挿入領域ＥＢ１…４の誤った装着組み
付けが確認され得る、即ち換言すれば、すべての挿入領
域ＥＢ１…４には低速又は高速のメモリモジュールＳＭ
を組み付けられねばならない。それというのは、異なる
アクセス速度を有するメモリモジュールＳＭは共働しな
いからでる。それぞれの挿入領域ＥＢ１…４では、結線
されていない、換言すれば、抵抗配線を有しないアドレ
ス線路ＡＤＬ２ー１２…Ａ１ー３／５−１３は、メモリ
モジュールＳＭの差込（プラグ）装置に接続されてい
る。
メモリ制御部ＳＡＳにて４つの所定のアドレス線路ＡＤ
Ｌ１…４がそれぞれ抵抗ＲＶを介して正の給電電圧＋Ｖ
と接続されており、ブロック接続図中では抵抗ＲＶによ
って示されている。挿入領域ＥＢ１…４では所属のアド
レス線路ＡＤＬ１…４に、アース電位ーＶに接続された
タイプ抵抗ＲＴが接続可能であり、図示の抵抗ＲＴによ
って示されている。実施例に関連して、挿入された高速
のメモリモジュール１ＳＭの場合抵抗ＲＴは作用接続さ
れず、そして、低速のメモリモジュールＳＭの場合抵抗
ＲＴは作用接続される。分圧器点ＳＰＴにおける電圧電
位の伝送及び測定は容量−及び存在情報ｖｉの伝送及び
測定の場合におけると類似の手法で行われる。それらの
測定によっては、挿入領域ＥＢ１…４の誤った装着組み
付けが確認され得る、即ち換言すれば、すべての挿入領
域ＥＢ１…４には低速又は高速のメモリモジュールＳＭ
を組み付けられねばならない。それというのは、異なる
アクセス速度を有するメモリモジュールＳＭは共働しな
いからでる。それぞれの挿入領域ＥＢ１…４では、結線
されていない、換言すれば、抵抗配線を有しないアドレ
ス線路ＡＤＬ２ー１２…Ａ１ー３／５−１３は、メモリ
モジュールＳＭの差込（プラグ）装置に接続されてい
る。
【００１８】複数のアドレス線路の場合、選択的に、伝
送さるべきタイプ情報ｔｉはアドレス線路ＡＤＬの２進
コード化（図示せず）により表示され、ここで、接続さ
れていない抵抗ＲＴは、高い電位、もって、２進ー１−
情報を意味し、接続された抵抗ＲＴ（の状態）は、分圧
器点ＳＰにて低い電圧電位、もって、２進−０−情報を
意味する。タイプ情報ｔｉによっては、殊に、挿入され
たメモリモジュールＳＭのタイプは、既存のアドレス線
路ＡＤＬを介して指定され、（例えばＳＲＡＭ又はＤＲ
ＡＭ）、ここで、所定数のアドレス線路ＡＤＬが、１つ
の挿入領域ＥＢ１…４に対応付けられる。メモリモジュ
ールＳＭは通常極めて様々の構成ブロック及び構成ブロ
ックータイプによって実現されているので、メモリ制御
部ＳＡＳの制御ユニットＳＴへの制御情報ｔｉの伝送に
より、次のような点に就いてのチェックが可能である、
即ち、どの程度統一的に、又は、実際上共働するメモリ
構成ブロックタイプがそれぞれの挿入領域ＥＢ１…４内
に挿入されているかに就いてのチェックが可能である。
送さるべきタイプ情報ｔｉはアドレス線路ＡＤＬの２進
コード化（図示せず）により表示され、ここで、接続さ
れていない抵抗ＲＴは、高い電位、もって、２進ー１−
情報を意味し、接続された抵抗ＲＴ（の状態）は、分圧
器点ＳＰにて低い電圧電位、もって、２進−０−情報を
意味する。タイプ情報ｔｉによっては、殊に、挿入され
たメモリモジュールＳＭのタイプは、既存のアドレス線
路ＡＤＬを介して指定され、（例えばＳＲＡＭ又はＤＲ
ＡＭ）、ここで、所定数のアドレス線路ＡＤＬが、１つ
の挿入領域ＥＢ１…４に対応付けられる。メモリモジュ
ールＳＭは通常極めて様々の構成ブロック及び構成ブロ
ックータイプによって実現されているので、メモリ制御
部ＳＡＳの制御ユニットＳＴへの制御情報ｔｉの伝送に
より、次のような点に就いてのチェックが可能である、
即ち、どの程度統一的に、又は、実際上共働するメモリ
構成ブロックタイプがそれぞれの挿入領域ＥＢ１…４内
に挿入されているかに就いてのチェックが可能である。
【００１９】従って、本発明の装置により、容量−及び
存在情報並びにタイプ情報及びさらなる説明されていな
いコンフィギュレーション情報の伝送が可能であり、そ
れにより、制御ユニットＳＴにて、記憶容量及びメモリ
モジュールＳＭの存在に就いての知識並びに使用された
記憶構成ブロックに就いての知識が得られる。タイプ線
路を表すアドレス線路の分圧点に現れる電圧電位が制御
ユニットＳＴへ転送される。この制御ユニットでは電圧
電位が測定され、そして、デコーディングの後タイプ情
報として−有利には２進形態にて記憶される。ここで、
留意すべきことは、その都度所定のアドレス線路ＡＤＬ
が、使用されたアドレッシングプロセスないしアドレッ
シングメソッドの考慮下で、所定の挿入領域ＥＢ１…４
に対応付けられ、それにより、挿入領域ＥＢ１…４へ
の、伝送されたタイプ情報ｔｉの一義的対応付けを達成
し得るということである。
存在情報並びにタイプ情報及びさらなる説明されていな
いコンフィギュレーション情報の伝送が可能であり、そ
れにより、制御ユニットＳＴにて、記憶容量及びメモリ
モジュールＳＭの存在に就いての知識並びに使用された
記憶構成ブロックに就いての知識が得られる。タイプ線
路を表すアドレス線路の分圧点に現れる電圧電位が制御
ユニットＳＴへ転送される。この制御ユニットでは電圧
電位が測定され、そして、デコーディングの後タイプ情
報として−有利には２進形態にて記憶される。ここで、
留意すべきことは、その都度所定のアドレス線路ＡＤＬ
が、使用されたアドレッシングプロセスないしアドレッ
シングメソッドの考慮下で、所定の挿入領域ＥＢ１…４
に対応付けられ、それにより、挿入領域ＥＢ１…４へ
の、伝送されたタイプ情報ｔｉの一義的対応付けを達成
し得るということである。
【００２０】分圧器点ＳＰＴに加わる電圧電位の測定
は、外部に配置されたＡ／Ｄ変換器ブロックにより、又
は制御ユニットＳＴ内に統合化された、又は既にその中
に設けられたＡ／Ｄ変換器ブロック（図示せず）により
実施し得る。外部配置の場合、線路送受信ユニットＬＳ
Ｅは、外部にて実現さるべきである、換言すれば、メモ
リ制御部ＳＡＳ内に実現さるべきでなものもある。記憶
されたコンフィギュレーション情報ｋｉ，ｖｉ，ｔｉを
用いて、メモリ制御部ＳＡＳの制御ユニットＳＴにより
独立的に、即ち、自動的に、挿入されたメモリモジュー
ルＳＭの制御のための適当な調整（セッティング）状態
を検出出来、ここで、メモリ制御部ＳＡＳは公知のよう
にマイクロプロセッサＭＰと接続され、該マイクロプロ
セッサはメモリ制御部ＳＡＳを制御し、監視するもので
ある。
は、外部に配置されたＡ／Ｄ変換器ブロックにより、又
は制御ユニットＳＴ内に統合化された、又は既にその中
に設けられたＡ／Ｄ変換器ブロック（図示せず）により
実施し得る。外部配置の場合、線路送受信ユニットＬＳ
Ｅは、外部にて実現さるべきである、換言すれば、メモ
リ制御部ＳＡＳ内に実現さるべきでなものもある。記憶
されたコンフィギュレーション情報ｋｉ，ｖｉ，ｔｉを
用いて、メモリ制御部ＳＡＳの制御ユニットＳＴにより
独立的に、即ち、自動的に、挿入されたメモリモジュー
ルＳＭの制御のための適当な調整（セッティング）状態
を検出出来、ここで、メモリ制御部ＳＡＳは公知のよう
にマイクロプロセッサＭＰと接続され、該マイクロプロ
セッサはメモリ制御部ＳＡＳを制御し、監視するもので
ある。
【００２１】
【発明の効果】本発明によれば、誤りのない制御のため
に必要な付加的な、調整ないしプログラミングコストを
低減するという効果が奏される。
に必要な付加的な、調整ないしプログラミングコストを
低減するという効果が奏される。
【図１】本発明の装置の実施例のブロック接続図であ
る。
る。
ＥＢ１…４ 挿入領域 ＳＡＳ メモリ制御部 ＳＴ 制御ユニット ＳＭ メモリモジュール ＳＬ１…８ 制御線路 ＬＳＥ 線路送受信ユニット ＬＶ 線路アンプ
Claims (11)
- 【請求項１】 メモリのコンフィギュレーションの検出
装置であって、前記メモリはメモリモジュール（ＳＭ）
を収容する挿入領域（ＥＢ１…ＥＢ４）によって形成さ
れており、前記挿入領域のところまでには、メモリ制御
部（ＳＡＳ）から発するアドレス線路（ＡＤＬ１…１
３）が並列的に導かれており、また、前記メモリ制御部
（ＳＡＳ）から各挿入領域（ＥＢ１…ＥＢ４）まで制御
線路（ＳＬ１…８）が、挿入領域ごとに個別に設けられ
ており、 −各挿入領域（ＥＢ１…ＥＢ４）に対して、少なくとも
１つのアドレス−又は制御線路（ＡＤＬ１…１３、ＳＬ
１…８）が情報線路として定められており、 −メモリ（ＳＰ）から当該の少なくとも１つの情報線路
を介してメモり制御部までの接続（路）中に挿入領域ご
とに個別のコンフィギュレーション情報の形成及び伝達
のためのコーディング手段（ＲＶ，Ｒ１，Ｒ１２）を有
し、 −情報線路を介して伝達されるコンフィギュレーション
情報（ｋｉ，ｖｉ．ｔｉ）の挿入領域ごとに個別の評価
及び記憶のための評価手段（ＳＴ）がメモリ制御部（Ｓ
ＡＳ）に設けられていることを特徴とするメモリのコン
フィギュレーションの検出装置 - 【請求項２】 各挿入領域（ＥＢ１…ＥＢ４）に対し
て、夫夫少なくとも１つのアドレス−又は制御線路（Ａ
ＤＬ１…１３、ＳＬ１…８）が容量（状態表示）線路
（ＳＬ１，３，５，７）として定められており前記容量
（状態表示）線路（ＳＬ１，３，５，７）は、メモリ制
御部（ＳＡＳ）と挿入領域（ＥＢ１…ＥＢ４）との間に
延びており、 −容量情報(Ｋｉ)をそれぞれの容量線路を介して形成、
伝達するため、挿入領域ごとに個別のコーディング手段
（Ｒ１，Ｒ２，ＲＶ）が設けられており、ここで、容量
情報（Ｋｉ）はそれぞれ挿入されたメモリモジュール
（ＳＭ）のメモリ容量を指示するように構成されている
ことを特徴とする請求項１記載の装置。 - 【請求項３】 各挿入領域（ＥＢ１…ＥＢ４）に対し
て、夫夫少なくとも１つのアドレス−又は制御線路（Ａ
ＤＬ１…１３、ＳＬ１…８）が存在（状態表示）線路
（ＳＬ１，３，５，７）として定められており、前記存
在（状態表示）線路（ＳＬ１，３，５，７）は、メモリ
制御部（ＳＡＳ）と挿入領域（ＥＢ１…ＥＢ４）との間
に延びており、また存在（表示）情報（ｖｉ）をそれぞ
れの存在（状態表示）線路を介して形成、伝達するため
の、挿入領域ごとに個別のコーディング手段（Ｒ１，Ｒ
２，ＲＶ）が設けられており、ここで、存在−情報（Ｖ
ｉ）は、それぞれ１つの各挿入領域（ＥＢ１…ＥＢ４）
中に挿入されたメモリモジュール（ＳＭ）の存在（状
態）を指示するように構成されていることを特徴とする
請求項１又は２記載の装置。 - 【請求項４】 各挿入領域（ＥＢ１…ＥＢ４）に対し
て、夫夫少なくとも１つのアドレス−又は制御線路（Ａ
ＤＬ１…１３、ＳＬ１…８）がタイプ（型式）−（状態
表示）線路（ＡＤＬ１…４）として使用されるように定
められており −メモリモジュールごとに個別のタイプ（型式）−情報
（ｔｉ）を形成、伝達するため、挿入領域ごとに個別の
付加的なコーディング手段（ＲＶ、ＴＲ）が設けられて
おり、ここで、タイプ（型式）−情報（ｔｉ）は、挿入
されたメモリモジュール（ＳＭ）のタイプ（型式）を指
示するように構成されており、 −タイプ（型式）−線路（ｔｉ）を介して伝達されるタ
イプ（型式）−情報（ｋｉ，ｖｉ．ｔｉ）の挿入領域ご
とに個別の評価及び記憶のための付加的な評価手段（Ｓ
Ｔ）がメモリ制御部（ＳＡＳ）に設けられていることを
特徴とする請求項１から３までのうちいずれか１項記載
の装置。 - 【請求項５】 コーディング手段（ＲＶ，Ｒ１，Ｒ１
２）として、下記の接続構成がなされており、 −メモリ制御部（ＳＡＳ）では、所定の電圧電位（＋
Ｖ）に接続された所定の抵抗（ＲＶ）が各容量（状態表
示）−、存在（状態表示）−、ないしタイプ（型式）−
線路に接続されており、 −１つの挿入領域（ＥＢ１…４）内に挿入された各メモ
リモジュール（ＳＭ）にて、それの容量（状態）、存在
状態）ないしタイプ（型式）を指示する抵抗（Ｒ１，Ｒ
２，ＲＴ）がそれぞれの容量（状態表示）−、存在状態
表示）−、ないしタイプ（型式）−線路及び所定の電圧
電位（＋Ｖ）に接続されていることを特徴とする請求項
１から４までのうちいずれか１項記載の装置。 - 【請求項６】 メモリ制御部（ＳＡＳ）では抵抗（Ｒ
Ｖ）は電圧給電のため設けられた電圧電位（ｔＶ）と接
続され、そして、挿入領域（ＥＢ１…４）では抵抗（Ｒ
１、Ｒ２、Ｒ７）は、アース電位（−Ｖ）に接続されて
いることを特徴とする請求項５記載の装置。 - 【請求項７】 メモリ制御部（ＳＡＳ）及び挿入領域
（ＥＢ１…４）における容量（状態表示）−、存在状態
表示）−、ないしタイプ（型式）−線路ごとに設けられ
た抵抗（ＲＶ，Ｒ１，Ｒ２，Ｒ７）は、次のように選定
されており、即ち、メモリ制御部（ＳＡＳ）により、制
御−ないしアドレス情報の生成されるように形成される
制御線路（ＡＤＬ１…１３）への、電圧電位が制御可能
であるように選定されており、コンフィギュレーション
情報（ｋｉ、ｖｉ，ｔｉ）の伝達中制御−ないしアドレ
ス情報の形成作用が生じないように接続構成されている
ことを特徴とする請求項５又は６記載の装置。 - 【請求項８】 メモリ制御部（ＳＡＳ）内には容量（状
態表示）−、存在状態表示）−、ないしタイプ（型式）
−線路に加わる電圧電位の評価のための電圧評価手段
（ＳＴ）が設けられており、該電圧評価手段は次のよう
に構成されており、即ち各挿入領域（ＥＢ１…４）に対
する印加される電圧電位に依存して、挿入されたメモリ
モジュール（ＳＭ）の記憶容量（状態）、存在状態）、
ないしタイプ（型式）を指示する容量（状態表示）−、
存在状態表示）−、ないしタイプ（型式）−情報、（ｋ
ｉ，ｖｉ，ｔｉ）がメモリ（状態）に従って形成され、
記憶され、ここで、挿入領域（ＥＢ１…４）へ制御及び
アドレス情報を伝達するための手段（ＬＤ）が高抵抗に
接続されていることを特徴とする請求項７記載の装置。 - 【請求項９】 容量（状態表示）−、存在状態表示）
−、ないしタイプ（型式）−情報（ｋｉ，ｖｉ，ｔｉ）
は、２進情報により表され、記憶されるように構成され
ていることを特徴とする請求項８記載の装置。 - 【請求項１０】 複数の容量（状態表示）−、存在状態
表示）−、ないしタイプ（型式）−線路が設けられてい
る場合には、容量（状態表示）−、存在状態表示）−、
ないしタイプ（型式）−情報、（ｋｉ，ｖｉ，ｔｉ）
が、２進コード化された容量（状態表示）−、存在（状
態表示）−、ないしタイプ（型式）−情報により形成さ
れていることを特徴とする請求項１から９までのうちい
ずれか１項記載の装置。 - 【請求項１１】 メモリ制御部（ＳＡＳ）内では、容量
（状態表示）−、存在状態表示）−、ないしタイプ（型
式）−線路に加わる２進コード化された電圧電位の評価
のための付加的なデコーディング手段（ＳＴ）が設けら
れており、該デコーディング手段（ＳＴ）は、次のよう
に構成されている、即ち、印加される２進コード化され
た電圧電位に依存して、挿入されたメモリモジュール
（ＤＭ）の記憶容量（状態）、存在（状態）ないしタイ
プ（型式）を指示する容量（状態表示）−、存在状態表
示）−、ないしタイプ（型式）−情報（ｋｉ、ｖｉ、ｔ
ｉ）が形成され、記憶されるように構成されていること
を特徴とする請求項１０記載の装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE19549062.2 | 1995-12-29 | ||
| DE19549062 | 1995-12-29 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09212414A true JPH09212414A (ja) | 1997-08-15 |
Family
ID=7781602
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9000345A Pending JPH09212414A (ja) | 1995-12-29 | 1997-01-06 | メモリのコンフィギュレーションの検出装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5835931A (ja) |
| EP (1) | EP0782076A1 (ja) |
| JP (1) | JPH09212414A (ja) |
| SG (1) | SG74002A1 (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6230216B1 (en) * | 1999-01-28 | 2001-05-08 | Vlsi Technology, Inc. | Method for eliminating dual address cycles in a peripheral component interconnect environment |
| US20090265525A1 (en) * | 1999-10-18 | 2009-10-22 | Micron Technology, Inc. | Determining memory upgrade options |
| ATE357020T1 (de) * | 1999-11-22 | 2007-04-15 | A Data Technology Co Ltd | Zwei-schnittstellenspeicherkarte und anpassungsmodul dafür |
| US6842840B1 (en) * | 2001-02-27 | 2005-01-11 | Intel Corporation | Controller which determines presence of memory in a node of a data network |
| US6766401B2 (en) * | 2001-04-27 | 2004-07-20 | International Business Machines Corporation | Increasing control information from a single general purpose input/output (GPIO) mechanism |
| DE10153752A1 (de) | 2001-10-31 | 2003-05-28 | Infineon Technologies Ag | Vorrichtung zum Zugriff auf registrierte Schaltungseinheiten |
| JP2004015501A (ja) * | 2002-06-07 | 2004-01-15 | Nec Corp | 動画像符号化装置および動画像符号化方法 |
| US20060004930A1 (en) * | 2004-06-30 | 2006-01-05 | Joseph Patino | Expanded accessory identification |
Family Cites Families (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5128450B2 (ja) * | 1971-10-06 | 1976-08-19 | ||
| US4030080A (en) * | 1974-01-07 | 1977-06-14 | Texas Instruments Incorporated | Variable module memory |
| US4481570A (en) * | 1981-08-07 | 1984-11-06 | The United States Of America As Represented By The Administrator Of The National Aeronautics And Space Administration | Automatic multi-banking of memory for microprocessors |
| US4777590A (en) * | 1984-10-29 | 1988-10-11 | Pictorial, Inc. | Portable computer |
| US4825404A (en) * | 1985-11-27 | 1989-04-25 | Tektronix, Inc. | Interface system which generates configuration control signal and duplex control signal for automatically determining the configuration of removable modules |
| US5237674A (en) * | 1987-04-11 | 1993-08-17 | Apple Computer, Inc. | Self identifying scheme for memory module including circuitry for identfying accessing speed |
| JPH02287646A (ja) * | 1989-04-27 | 1990-11-27 | Toshiba Corp | メモリ拡張方式 |
| US5182801A (en) * | 1989-06-09 | 1993-01-26 | Digital Equipment Corporation | Apparatus and method for providing fast data transfer between multiple devices through dynamic reconfiguration of the memory space of the devices |
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