JPH09212420A

JPH09212420A - データ処理装置及びキャッシュメモリ制御方法

Info

Publication number: JPH09212420A
Application number: JP9007250A
Authority: JP
Inventors: Tadahiko Nishimukai; 忠彦西向井; Atsushi Hasegawa; 淳長谷川
Original assignee: Hitachi Microcomputer System Ltd; Hitachi Ltd
Current assignee: Hitachi Microcomputer System Ltd; Hitachi Ltd
Priority date: 1997-01-20
Filing date: 1997-01-20
Publication date: 1997-08-15
Anticipated expiration: 2017-01-20
Also published as: JP2791319B2

Abstract

(57)【要約】【目的】バッファ記憶としてのキャッシュメモリを設
けても、共有メモリ（８２）等のデータアクセスを矛盾
無くを行うデータ処理装置を提供する。【構成】キャッシュメモリ（１１）を有するプロセッ
サ（１０）からのバス（１００）上のアクセスアドレス
が共有メモリ（８２）をアクセスする際に制御信号（１
３７）が信号発生回路（３）から発生され、共有メモリ
（８２）のデータがキャッシュメモリ（１１）に書き込
まれることが禁止される。【効果】共有メモリ（８２）のデータがキャッシュメ
モリ（１１）に書き込まれることによる矛盾が解消され
る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はバッファ記憶としてのキ
ャッシュ・メモリを有するデータ処理装置に係わる。

【０００２】

【従来の技術】従来、マイクロコンピュータ等では入出
力装置を制御するために専用の命令を設けず、一般の命
令を用いて主メモリと同一のアドレス空間にある入出力
制御レジスタをアクセスすることによって入出力装置を
制御するメモリマップドＩ／Ｏ方式が多く用いられてい
る。

【０００３】図１はメモリマップドＩ／Ｏ方式の例を示
すシステムのブロック図である。システムバス１００に
接続された主メモリ２、入出力制御回路３，５はプロセ
ッサ１により制御される。主メモリ２、入出力制御回路
３，５にはそれぞれ固有のアドレスが割当てられ、プロ
セッサ１により入出力制御回路３，５内の制御レジスタ
の値が書き換えられて、入出力装置４，６が制御され
る。また、入出力装置４，６は、自己の状態が変化した
とき、入出力制御回路３，５内の状態レジスタの値を書
き換える。プロセッサ１は、ストア命令等により主メモ
リ２内の内容を書き換える場合、システムバス１００に
主メモリ２の書き込みアドレス、書き込むデータおよび
ライトコマンドを出力する。また、ロード命令等により
主メモリ内の内容を読み出す場合、システムバス１００
に主メモリ２の読み出しアドレスとリードコマンドを出
力し、主メモリ２からシステムバス１００に出力される
データを読み出しデータとして取り込む。入出力装置４
が起動されるのは入出力制御回路３内の制御レジスタの
スタートビットがオンにされたときである。

【０００４】例えば、ストア命令を実行するとき、書き
込みアドレスを制御レジスタの固有アドレスとして、ス
トア命令を実行することにより入出力装置４が起動され
る。一方、入出力装置４の動作の完了を知るために、上
述のロード命令等で入出力制御回路３内の状態レジスタ
を読み出して、この状態レジスタの動作完了ビットがオ
ンかどうかをチェックする。動作完了ビットがオンであ
れば、状態レジスタの他のビットをチェックすることに
より正常終了、異常終了等の完了状態を知ることができ
る。

【０００５】このように、メモリマップドＩ／Ｏ方式を
用いれば、専用の入出力命令を設けなくとも一般の命令
で入出力装置をきめこまかく制御できるという利点があ
る。

【０００６】

【発明が解決しようとする課題】一方、マイクロプロセ
ッサ等の性能向上を図るために、マイクロプロセッサ等
にバッファ記憶（キャッシュ・メモリ）を設けている。
このバッファ記憶と上述したメモリマップドＩ／Ｏ方式
を組合わせた方式を採用すると次のような問題が発生す
る。図２を用いてこの問題点を明らかにする。

【０００７】図２は、メモリマップドＩ／Ｏ方式におい
てバッファ記憶を用いたシステムの例を示すブロック図
である。

【０００８】図２において、プロセッサ１は命令を実行
するプロセッサ本体１０とバッファ記憶１１から成り、
バッファ記憶１１は主メモリ２を参照するためのアドレ
スとそのアドレスで示されている領域のデータを記憶し
ている。いま、命令フェッチやデータ読み出し等のため
プロセッサ本体１０で主メモリ２上の領域のデータの参
照要求が生じると、まず最初に、バッファ記憶１１がチ
ェックされ、この主メモリ２上の領域のデータがバッフ
ァ記憶１１に記憶されている場合、バッファ記憶１１の
該当するデータをプロセッサ本体１０へ送り、読み出し
を終了する。しかし、主メモリ２上の領域のデータがバ
ッファ記憶１１に記憶されていない場合、システムバス
１００を介して主メモリ２から該当するデータの読み出
しを行い、読み出したデータをプロセッサ本体１０へ送
ると共に、バッファ記憶１１に記憶する。また、データ
書き込み時には、プロセッサ本体１０から出力された書
き込みデータと書き込みアドレスは、システムバス１０
０を介して主メモリ２に送られ、該当する書き込みデー
タが主メモリ２に書き込まれる。これと同時に、この書
き込みデータと書き込みアドレスは、バッファ記憶１１
にも記憶される。

【０００９】バッファ記憶１１は主メモリ２と比べてア
クセス速度が速いため、以上のような制御を行うと、一
度読み出しまたは書き込みを行った主メモリ２上の領域
のデータはバッファ記憶１１に記憶されているため、再
度主メモリ２上の同一領域のデータを参照するときのア
クセス時間を短縮できるという利点がある。

【００１０】ところが、入出力制御回路３または５内の
状態レジスタを参照する場合、次のような問題が生じ
る。

【００１１】いま、プロセッサ１が状態レジスタをチェ
ックし、入出力装置４の動作完了を待つプログラムの実
行を行うものとする。プロセッサ本体１０は、入出力制
御回路３内の状態レジスタの参照要求を行うと、状態レ
ジスタの値はプロセッサ本体１０へ送られると同時に、
バッファ記憶１１にも記憶される。プロセッサ本体１０
は状態レジスタの完了ビットをチェックし、オンであれ
ば次のプログラムへ進み、オフであれば状態レジスタの
読み出しと完了ビットのチェックを繰り返す。しかし、
２回目以降の状態レジスタの読み出しではバッファ記憶
１１に記憶された値が返されるため、入出力装置４が入
出力動作を完了し、入出力制御回路３内の状態レジスタ
の完了ビットをオンにしても、プロセッサ１はこれを検
出できないという問題がある。

【００１２】また、制御レジスタと状態レジスタが同じ
アドレスの異なるビットに割付けられている場合、およ
び同じアドレスに割付けられており、書き込み時には制
御レジスタが、読み出し時には状態レジスタがアクセス
されるような構成をとっている場合には、制御レジスタ
に書き込んだ値がバッファ記憶１１に記憶されているた
め状態レジスタの読み出しを行うと制御レジスタの値が
読み出されるという問題がある。

【００１３】次に、負荷分散のために複数個のプロセッ
サを結合したマルチプロセッサ方式においてバッファ記
憶とプロセッサ間のメッセージの転送において発生する
問題について説明する。

【００１４】例えば、２つのプロセッサ間でメッセージ
の転送を行いながら処理を進めるシステムの場合の例
を、図３および図４のブロック図で示す。

【００１５】図３は、プロセッサ１と７、それぞれのプ
ロセッサ専用のローカルメモリ２と２′およびメッセー
ジ通信用の共有メモリ８から成るシステムのブロック図
である。通常、各々のプロセッサ１または７は、自プロ
セッサのローカルメモリ２または２′を用いて処理を行
っているが、プロセッサ１からプロセッサ７に処理依頼
を行う場合、プロセッサ１は処理内容と処理に必要なデ
ータを共有メモリ８の予め定められた領域に書き、プロ
セッサ７に割込みをかける。プロセッサ７は割込みが生
ずると、共有メモリ８の内容を読み出し依頼された処理
を行う。プロセッサ７は、処理を終了すると、プロセッ
サ１に連絡するため共有メモリ８に結果を書き込み、プ
ロセッサ１に割込みをかける。その後、プロセッサ７は
以前の処理を続行する。プロセッサ１は、プロセッサ７
からの割込みにより共有メモリ８から処理結果を取り出
し、引き続き処理を続行する。プロセッサ１はプロセッ
サ７に依頼した処理が実行されている間は、ローカルメ
モリ２を用いて他の処理を行うことが出来る。

【００１６】図４は、２つのプロセッサ１，７がそれぞ
れ共通のシステムバス１００に接続され、主メモリ２を
共有しているシステムのブロック図である。それぞれの
プロセッサは、互いに独立に主メモリ２にアクセスを行
うが、一方のプロセッサが主メモリ２をアクセス中の場
合、他方のプロセッサのアクセス要求は待たされるよう
制御される。このシステムにおいて、プロセッサ間のメ
ッセージ通信は、主メモリ２の特定領域を用いて行なわ
れ、メッセージを書く領域が主メモリ２内の特定領域で
ある点を除いて、図３に示されるシステムと同様の方式
がとられている。

【００１７】この２つのシステムにおいて、各プロセッ
サ１，７に一般的なバッファ記憶１１，７１を設ける
と、例えばプロセッサ１がメッセージ通信用領域に書き
込みを行った場合、プロセッサ１の有するバッファ記憶
１１の値は書き込みと同時に更新されるが、プロセッサ
７のバッファ記憶７１に同じアドレスの値が記憶されて
いてもその更新が行われないために、プロセッサ７がメ
ッセージ領域をアクセスしてもバッファ記憶７１の情報
が読み出されてしまい、プロセッサ１からのメッセージ
を正しく受け取れないという問題が生じる。

【００１８】従って本発明の目的とするところは、上記
問題点を解決するためになされたもので、マイクロプロ
セッサ等を有するデータ処理装置において、性能向上を
図るためのバッファ記憶を設けても、矛盾なくデータア
クセスを行うことにある。

【００１９】

【課題を解決するための手段】バッファ記憶を有するマ
イクロプロセッサを用いる場合、入出力制御回路内のレ
ジスタや共有メモリのメッセージ領域などは当該マイク
ロプロセッサ以外の装置等の特定要因によってデータが
変化するものであり、このようなデータの変化を当該マ
イクロプロセッサが検出するのが困難な記憶手段上のデ
ータについてはバッファ記憶に保持しないように制御す
れば、当該マイクロプロセッサはバッファ記憶にアクセ
スせず外部の記憶手段に対してアクセスを行うため、常
に最新のデータを得ることが出来る。

【００２０】本願で開示される代表的な発明の概要は、
下記の通りである。

【００２１】すなわち、命令の実行と論理アドレスの発
生を行うプロセッサ(10)と、上記プロセッサから受けた
論理アドレスの物理アドレスへの変換を行うメモリマネ
ージメントユニット(9)と、上記メモリマネージメント
ユニットから物理アドレスを受けるバス(100)と、メモ
リ回路(82)と、上記メモリ回路から読み出されたデータ
を記憶するために上記プロセッサに接続されたキャッシ
ュメモリ(11)と、上記バスに接続された制御回路(81,1
3)とを具備し、上記制御回路は、上記バスを介して上記
メモリーマネージメントユニットから物理アドレスを受
け取り、上記バスからの上記物理アドレスで上記メモリ
回路の所定のアドレスをアクセスする際に上記メモリー
回路から読み出されたデータの上記キャッシュメモリへ
の書き込みを禁止するというものである。

【００２２】本発明のその他の目的と特徴は、以下の実
施例から明らかとなろう。

【００２３】

【実施例】以下、本発明の一実施例を図５から図１０を
用いて詳細に説明する。図５は本発明の一実施例を示す
全体システム構成図、図６から図１０はそれぞれ図５中
の各ブロックの回路図である。

【００２４】図５において、マイクロプロセッサ１（以
下ＭＰＵと略す）、メモリマネージメントユニット９
（以下ＭＭＵと略す）、主メモリ２、共有メモリ８、入
出力制御回路３、入出力装置４、システムバス１００お
よびシステムバスに接続される図示されない他のマイク
ロプロセッサ（以下ＭＰＵＸと略す）から成る。

【００２５】ＭＰＵ１は、命令の実行を行うプロセッサ
本体１０、キャッシュメモリ１１、キャッシュメモリ制
御回路１３、リード／ライト制御回路１４およびＯＲゲ
ート１５から成り、アドレス信号１１６、データ信号１
２２、リード信号１２５、ライト信号１２４、ＰＵＲＧ
Ｅ信号１２６、ＡＣＫ信号１２８およびＲＭＡ信号１２
７によってＭＭＵ９と接続され、また、データ信号１２
２、リード信号１２５、ライト信号１２４、ＡＣＫ信号
１２８およびＲＭＡ信号１２７によってシステムバス１
００と接続されている。ここで、ＡＣＫ信号は動作終了
を示す信号であり、また、ＲＭＡ信号はキャッシュ・メ
モリ１１への書き込みの可否を表わす信号である。

【００２６】ＭＭＵ９は、仮想記憶方式をサポートする
ためのアドレス変換機構であり、アドレス信号１１６上
の論理アドレスを内蔵するアドレス変換テーブルによっ
て物理アドレスに変換し、アドレス信号１２９を介して
システムバス１００に出力する。主メモリ２は、主メモ
リ制御回路２１と主メモリ記憶部２２から成り、データ
信号１５２、アドレス信号１５９、リード信号１５５、
ライト信号１５４およびＡＣＫ信号１５８によってシス
テムバス１００に接続され、ＭＰＵ１で処理を行うため
の命令およびデータを記憶する。

【００２７】共有メモリ８は、共有メモリ制御回路８１
および共有メモリ記憶部８２から成り、データ信号１４
２、アドレス信号１４９、リード信号１４５、ライト信
号１４４、ＡＣＫ信号１４８およびＲＭＡ信号１４７に
よってシステムバス１００に接続され、ＭＰＵ１とＭＰ
ＵＸのメッセージ通信のためのデータおよびＭＰＵＸで
処理を行うための命令とデータを記憶する。

【００２８】入出力制御回路３は、データ信号１３２、
アドレス信号１３９、リード信号１３５、ライト信号１
３４、ＡＣＫ信号１３８およびＲＭＡ信号１３７によっ
てシステムバス１００に接続され、信号１３０を介して
入出力装置４の制御および入出力データの転送を行う。

【００２９】システムバス１００において各装置のＡＣ
Ｋ信号１３８，１４８，１５８およびＲＭＡ信号１３
７，１４７はそれぞれワイアードＯＲされ、ＭＭＵ９、
主メモリ２、共有メモリ８または入出力制御回３のいず
れかによりＡＣＫ信号またはＲＭＡ信号がオンにされる
と、ＭＰＵ１に入力されるＡＣＫ信号１２８またはＲＭ
Ａ信号１２７がオンになる。逆に、上記の装置すべての
ＡＣＫ信号またはＲＭＡ信号がオフにされると、ＭＰＵ
１に入力されるＡＣＫ信号１２８またはＲＭＡ信号１２
７はオフとなる。

【００３０】以上の構成において、パワーオンリセット
時には、プロセッサ本体１０により、信号１１３がオン
にされ、キャッシュメモリ制御回路１３にキャッシュメ
モリ１１のクリアが指示される。キャッシュメモリ制御
回路１３は信号１１７をオンにして、キャッシュメモリ
１１の記憶内容をすべて無効化する。

【００３１】また、読み出しを行うときは、プロセッサ
本体１０により読み出すアドレスがアドレス信号１１６
に出力され信号１１１がオンにされる。読み出しまたは
書き込みの完了を表わす信号１１２がオンとなると、プ
ロセッサ本体１０により、信号１１５上のデータが読み
出したデータとして取り込まれ、アドレス信号１１６へ
の出力をやめ、信号１１１がオフにされて読み出し動作
を終了する。

【００３２】さらに、書き込みを行うとき、プロセッサ
本体１０により、書き込みを行うアドレスがアドレス信
号１１６に、書き込むデータが信号１１５に出力され信
号１１０がオンにされる。読み出しまたは書き込みの完
了を表わす信号１１２がオンとなると、プロセッサ本体
１０により、アドレス信号１１６および信号１１５への
出力をやめ、信号１１０がオフにされて書き込み動作を
終了する。

【００３３】次に、主メモリ２からの読み出しについ
て、キャッシュメモリ１１との関係において説明する。
キャッシュメモリ１１は、アドレス信号１１６に出力さ
れたアドレスが保持されているかどうかをチェックし、
保持されていれば信号１２１をオンにする。リード／ラ
イト制御回路１４は、信号１１１がオンでかつ信号１２
１がオンのとき、キャッシュメモリ１１から読み出しを
行うものと判断して信号１１４をオンにしプロセッサ本
体１０に読み出しの完了を通知する。これと並行して、
キャッシュメモリ制御回路１３は、信号１１１および信
号１２１がオンのとき、信号１１９をオンにし、該当す
るデータをキャッシュメモリ１１から信号１１５に出力
するように指示する。プロセッサ本体１０はこの値を取
り込んで読み出しを終了する。

【００３４】一方、キャッシュメモリ１１に該当するデ
ータが保持されていない場合には、信号１２１はオフと
なる。信号１１１がオンでかつ信号１２１がオフの場
合、リード／ライト制御回路１４は、プロセッサ外部か
らの読み出しを行うために、リード信号１２５をオンに
する。ＭＰＵ１から出力されたアドレスは、ＭＭＵ９で
変換されシステムバス１００に送られる。主メモリ制御
回路２１は、アドレス信号１５９とリード信号１５５か
ら読み出し要求がなされたことを認識し、主メモリ記憶
部２２から該当するデータを読み出し、データ信号１５
２に出力するように制御を行う。読み出しが完了する
と、主メモリ制御回路２１はＡＣＫ信号１５８をオンに
してＭＰＵ１に知らせる。主メモリ制御回路２１はＲＭ
Ａ信号と接続されていないため、ＲＭＡ信号１２７はオ
フ、ＡＣＫ信号１２８はオンとなる。ＡＣＫ信号１２８
は、ＯＲゲート１５を介してプロセッサ本体１０に接続
されており、読み出し完了が通知される。また、この
時、キャッシュメモリ制御回路１３は信号１１９をオフ
にし、データ信号１２２と信号１１５を接続するように
キャッシュメモリ１１に指示し、読み出されたデータは
プロセッサ本体１０に転送される。さらにこの条件でか
つＡＣＫ信号１２８がオン、ＲＭＡ信号１２７がオフの
とき、キャッシュメモリ制御回路１３は、信号１２０を
オン、信号１１８をオンにしてキャッシュメモリ１１に
読み出したデータを記憶するように指示する。キャッシ
ュメモリ１１は既に記憶しているデータの一つを消去
し、この読み出したデータとそのアドレスを記憶する。
以後、このアドレスへの読み出し要求があると、キャッ
シュメモリ１１に記憶されたデータが読み出される。

【００３５】次に、主メモリ２に対する書き込みについ
て説明する。信号１１０がオンになると、キャッシュメ
モリ制御回路１３は、信号１１９をオフにし、キャッシ
ュメモリ１１に対して信号１１５と信号１２２を接続す
るように指示する。この指示により書き込みデータがシ
ステムバス１００へ転送される。リード／ライト制御回
路１４は、信号１１０がオンになるとライト信号１２４
をオンにし、プロセッサ外部へ書き込みを指示し、ま
た、アドレス信号１１６上のアドレスは、ＭＭＵ９で変
換されシステムバス１００へ送られる。主メモリ制御回
路２１は、アドレス信号１５９およびライト信号１５４
によって書き込み要求がなされたことを認識すると、デ
ータ信号１５２の値を該当するアドレスへ書き込むよう
に主メモリ記憶部２２の制御を行い、終了時にＡＣＫ信
号１５８をオンにする。これにより、ＡＣＫ信号１２８
がオンになりＯＲゲート１５を介してプロセッサ本体１
０に書き込みの終了が通知される。

【００３６】書き込み時にも、キャッシュメモリ１１に
は該当アドレスのデータが記憶されているかどうかのチ
ェックが行われ、その結果が信号１２１に出力される。
ＡＣＫ信号１２８がオン、ＲＭＡ信号１２７がオフ、信
号１１０がオンの状態になると、キャッシュメモリ制御
回路１３はキャッシュメモリ１１への書き込みを指示す
るが、信号１２１がオンのときには信号１１８をオンお
よび信号１２０をオフにして、既に記憶されているアド
レスおよびデータのうちデータのみを書き換えるように
指示し、また、信号１２１がオフのときには信号１１８
と信号１２０をともにオンにし、既に記憶されているデ
ータの一つを消去して書き込みアドレスとデータを記憶
するように指示する。

【００３７】次に、メモリマップドＩ／Ｏ方式におい
て、入出力制御回路３内部の制御レジスタまたは状態レ
ジスタの読み出しの場合は、入出力制御回路３は、アド
レス信号１３９およびリード信号１３５からその要求を
知ると、読み出しデータをデータ信号１３２に出力し、
ＡＣＫ信号１３８とＲＭＡ信号１３７をオンにする。信
号１１１がオン、ＡＣＫ信号１２８およびＲＭＡ信号１
２７がオンの場合、キャッシュメモリ制御回路１３は信
号１１８をオンにしないためキャッシュメモリ１１への
書き込みは行われない。ところが、信号１２１がオフで
あるため、信号１２２および信号１１５が接続されて、
読み出されたデータはプロセッサ本体１０に転送され
る。

【００３８】また、入出力制御回路３内部の制御レジス
タまたは状態レジスタへの書き込みの場合、入出力制御
回路３はアドレス信号１３９およびライト信号１３４か
らその要求を知ると、データ信号１３２の値を書き込
み、ＡＣＫ信号１３８およびＲＭＡ信号１３７をオンに
する。信号１１０がオン、ＡＣＫ信号１２８およびＲＭ
Ａ信号１２７がオンの場合、キャッシュメモリ制御回路
１３は信号１１８をオンにしないため、入出力制御回路
３内部の制御レジスタまたは状態レジスタのアドレスお
よびデータがキャッシュメモリ１１に書き込まれること
はない。

【００３９】入出力制御回路３内部の制御レジスタおよ
び状態レジスタの読み出しまたは書き込みにおいて、キ
ャッシュメモリ１１内にデータが記憶されているかどう
かのチェックが行われるが、データが記憶されていない
ため、信号１２１はオフとなる。したがって、読み出し
時には、常にプロセッサ外部から読み出される。

【００４０】従って、キャッシュメモリをバッファ記憶
として設けてもメモリマップＩ／Ｏ方式において、入出
力の制御を矛盾なく行うことができる。

【００４１】次に、共有メモリ８に対する読み出しおよ
び書き込みについて説明する。共有メモリ８は、ＭＰＵ
１とＭＰＵＸとのメッセージ通信領域とＭＰＵＸで処理
する命令およびデータを記憶する領域の２つの領域に分
けられ、ＭＰＵ１からはメッセージ通信領域のみにアク
セスが行われる。共有メモリ制御回路８１は、メッセー
ジ通信領域からの読み出しおよび書き込みの場合、常に
ＲＭＡ信号１４７をオンにするため、前述した入出力制
御回路３内部の制御レジスタおよび状態レジスタと同様
にメッセージ通信領域のデータもＭＰＵ１のキャッシメ
モリ１１に記憶されることはない。またＭＰＵＸもＭＰ
Ｕ１と同様の構成であれば、ＭＰＵＸのキャッシメモリ
へメッセージ通信領域のデータが記憶されることはな
い。一方、ＭＰＵＸのための命令およびデータを記憶す
る領域を読み出しまたは書き込んだ場合、共有メモリ制
御回路８１はＲＭＡ信号１４７をオフにするため、ＭＰ
ＵＸは、該領域の値を自己のキャッシュメモリに書き込
むことができ、ＭＰＵ１における主メモリ２と同様の処
理を行う。

【００４２】この制御は、共有メモリ制御回路８１内
に、アドレスがＭＰＵ１の領域に属すかＭＰＵＸの領域
に属すかを判定する回路を設けることにより実現され
る。

【００４３】従って、マルチプロセッサ方式において、
キャッシュメモリをバッファ記憶として設けても、メッ
セージの交信を矛盾なく行うことができる。

【００４４】ここでは、２個のプロセッサによるマルチ
プロセッサ方式の例を示したが、３個以上のプロセッサ
による場合も、同様の効果が得られることは容易に理解
できる。

【００４５】さて、図５の各ブロックのうち主要なもの
の内部回路を図６〜図１０を用いて説明する。

【００４６】図６はキャッシュメモリ１１の回路図であ
り、連想メモリ１６、カウンタ１７、ＡＮＤゲート１８
およびスイッチ１９から成る。連想メモリ１６は、アド
レス、データおよび有効ビットを記憶しており、アドレ
スチェックを行う場合には、アドレス信号１１６と一致
するアドレスを記憶しているエントリのデータおよび有
効ビットをそれぞれ信号１６０および信号１２１に出力
する。一致するアドレスが無い場合、信号１２１はオフ
にされる。また、信号１１７がオンにされると、連想メ
モリ１６のすべての有効ビットがオフにされ、すべての
記憶の無効化が行われる。一方、信号１１８は連想メモ
リ１６への書き込み信号であり、信号１２０がオフなら
ばアドレス信号１１６と一致するアドレスを有するエン
トリのデータフィールドに信号１１５の値を書き当該エ
ントリの有効ビットをオンにする。信号１２０がオンの
場合には、カウンタ１７によって示されるエントリにア
ドレス信号１１６および信号１１５の値を書き込み有効
ビットをオンにする。この際、ＡＮＤゲート１８の出力
がオンとなりカウンタ１７の値は＋１される。すなわ
ち、カウンタ１７は、連想メモリ１６に既に記憶されて
いるデータのうち一つを新しいものに書き換える場合
に、書き換えるべきエントリを示す働きをする。スイッ
チ１９は信号１１９がオンのとき信号１６０と信号１１
５を接続し、オフのとき信号１２２と信号１１５を接続
する双方向性のスイッチである。

【００４７】図７はバッファ記憶にデータの保持を禁止
する手段を有するキャッシュメモリ制御回路１３の回路
図であり、ＯＲゲート５１，５３、ＡＮＤゲート５２，
５４およびラッチ５５から成り、ＯＲゲート５１によっ
て、キャッシュメモリ１１を無効化する信号１１７と、
ＯＲゲート５３およびＡＮＤゲート５２によってキャッ
シュメモリ１１への書き込みを指示する信号１１８と、
ＡＮＤゲート５４によってキャッシュメモリ１１内のス
イッチ１９を制御する信号１１９とを発生させる。ま
た、ラッチ５５は信号１２１の値を保持し、連想メモリ
１６へアドレスおよび有効ビットを書き込むことにより
信号１２１の値が変化することを防止する。

【００４８】図８はリード／ライト制御回路１４の回路
図であり、遅延回路５６、ＡＮＤゲート５７，５８およ
び否定ゲート５９より成り、キャッシュメモリ１１でア
ドレスのチェックが行われ、信号１２１が確定するまで
の間、遅延回路５６により信号１２１を参照しないよう
にする。

【００４９】図９は検出手段を有する入出力制御回路３
の回路図であり、デコーダ６０，ＡＮＤゲート６３，６
５，６６、ＯＲゲート６４、トライステートバッファ６
８、オープンエミッタバッファ６１，６２および状態レ
ジスタ６７から成り、デコーダ６０は、アドレス信号１
３９をデコードし、入出力制御回路３が選択されている
かどうかの判定と、どのレジスタが選択されているかを
判定する。選択されているレジスタが予め定めた特定領
域に相当する状態レジスタであれば、ＲＭＡ信号１３７
をオンにする。また、オープンエミッタバッファ６１
は、ＲＭＡ信号１３７のドライブを行い、オープンエミ
ッタバツファ６２は、ＡＣＫ信号１３８をドライブし、
ＲＭＡ信号１３７、ＡＣＫ信号１３８は、ワイアードＯ
Ｒされるため、オープンエミッタバッファ６１，６２で
ドライブする。状態レジスタ６７への書き込み時には、
ＡＮＤゲート６５の出力がオンとされて書き込みが行わ
れ、また、状態レジスタ６７の読み出し時には、ＡＮＤ
ゲート６６の出力がオンとされて、トライステートバッ
ファ６８からデータ信号１３２への出力が行われる。状
態レジスタ６７の各ビットは入出力装置４からの信号に
よってオンまたはオフに変化する。

【００５０】図１０は検出手段を有する共有メモリ制御
回路８１の回路図であり、デコーダ６９，８０、オープ
ンエミッタバッファ８６，８７、ＯＲゲート８３、ＡＮ
Ｄゲート８４、タイミング制御回路８５から成る。デコ
ーダ６９は、共有メモリ８が選択されているかどうかの
判定と、共有メモリ記憶部８２へ送るアドレスの生成を
行い、またデコーダ８０は選択されているのが予め定め
られた特定領域すなわちメッセージ通信領域かどうかの
判定を行う。特定領域であればＲＭＡ信号１４７をオン
にする。オープンエミッタバッファ８６，８７は、ＲＭ
Ａ信号１４７およびＡＣＫ信号１４８のドライブを行
う。ＡＮＤゲート８４の出力がオンとなるのは、共有メ
モリ８へのアクセス要求があったときのみである。ま
た、タイミング制御回路８５は共有メモリ記憶部８２の
アクセスに必要な制御信号と動作完了信号を生成する。

【００５１】本実施例によれば、キャッシュメモリ１１
とキャッシュメモリ制御回路１３を含むマイクロプロセ
ッサ１において、キャッシュメモリ１１にデータを書き
込むことを禁止するＲＭＡ信号がマイクロプロセッサ１
内のキャッシュメモリ制御回路１３に入力されるように
構成されており、例えば、特定領域を示す情報を禁止条
件としてマイクロプロセッサ１と独立に構成できるた
め、汎用性のあるマイクロプロセッサを提供することが
できる。

【００５２】ところで、図５において、ＭＭＵ９内部に
ある仮想記憶方式に用いられるアドレス変換テーブル
は、ＭＰＵ１からメモリマップドＩ／Ｏ方式によってア
クセスが可能である。

【００５３】アドレス信号１１６の値がアドレス変換テ
ーブルのアドレスであり、リード信号１２５またはライ
ト信号１２４がオンのときには、アドレス変換は行われ
ずアドレス変換テーブルの読み出しまたは書き込みが行
われる。この場合にも、ＡＣＫ信号１２８およびＲＭＡ
信号１２７がオンにされる。

【００５４】書き込みの場合には、さらにＰＵＲＧＥ信
号１２６がオンにされる。キャッシュメモリ制御回路１
３はＰＵＲＧＥ信号１２６を受けると、信号１１７をオ
ンにし、キャッシュメモリ１１をすべて無効化する。

【００５５】この無効化によって、キャッシュメモリ１
１内の論理アドレスのデータと実際のメモリ上の物理ア
ドレスのデータとの対応関係がくずれるのを防止するこ
とができる。例えば、論理アドレス１００番地のデータ
がキャッシュメモリ１１に記憶されているとする。この
データを読み出したときにはアドレス変換により物理ア
ドレス１０００番地に対応していたものをアドレス変換
テーブルを書き換えて５００番地に対応するようにした
とすると、プロセッサが１００番地を読み出すとキャッ
シュメモリ１１にある物理アドレス１０００番地のデー
タが読み出されてしまい矛盾が生じる。これを防ぐた
め、アドレス変換テーブルが書き換えられた場合には、
ＰＵＲＧＥ信号を出して、キャッシュメモリ１１を無効
化する。

【００５６】

【発明の効果】以上の説明から明らかなように、本発明
によれば、特定要因によって記憶内容が変化する特定領
域を含む記憶手段に対してプロセッサがアクセスすると
き、特定領域へのアクセスであればそのデータをバッフ
ァ記憶に保持することを禁止することにより、アクセス
したデータに矛盾が発生しないようになる。

【図面の簡単な説明】

【図１】従来のメモリマップドＩ／Ｏ方式のシステムの
ブロック図である。

【図２】従来のメモリマップドＩ／Ｏ方式のシステムの
ブロック図である。

【図３】共有メモリを有する従来のマルチプロセッサ方
式のシステムのブロック図である。

【図４】共有メモリを有する従来のマルチプロセッサ方
式のシステムのブロック図である。

【図５】本発明の一実施例を示す全体システム構成図で
ある。

【図６】図５で示すキャッシュメモリの回路図である。

【図７】図５で示すキャッシュメモリ制御回路の回路図
である。

【図８】図５で示すリード／ライト制御回路の回路図で
ある。

【図９】図５で示す入出力制御回路の回路図である。

【図１０】図５で示す共有メモリ制御回路の回路図であ
る。

【符号の説明】

１，７…マイクロプロセッサ（ＭＰＵ，ＭＰＵＸ）、
２，２′…主メモリ、３…入出力制御回路、４…入出力
装置、８…共有メモリ、９…メモリマネジメントユニッ
ト（ＭＭＵ）、１０…プロセッサ本体、１１…キャッシ
ュメモリ、１３…キャッシュメモリ制御回路、１４…リ
ード／ライト制御回路、２１…主メモリ制御回路、２２
…主メモリ記憶部、８１…共有メモリ制御回路、８２…
共有メモリ記憶部、１００…システムバス、１２７，１
３７，１４７…ＲＭＡ信号、１２８，１３８，１４８，
１５８…ＡＣＫ信号、１１６，１２９，１３９，１４
９，１５９…アドレス信号、１２２，１３２，１４２，
１５２…データ信号、１２４，１３４，１４４，１５４
…ライト信号、１２５，１３５，１４５，１５５…リー
ド信号、１２６…ＰＵＲＧＥ信号。

Claims

【特許請求の範囲】

【請求項１】命令の実行と論理アドレスの発生を行うプ
ロセッサと、上記プロセッサから受けた論理アドレスの物理アドレス
への変換を行うメモリマネージメントユニットと、上記メモリマネージメントユニットから物理アドレスを
受けるバスと、メモリ回路と、上記メモリ回路から読み出されたデータを記憶するため
に上記プロセッサに接続されたキャッシュメモリと、上記バスに接続された制御回路とを具備し、上記制御回路は、上記バスを介して上記メモリーマネー
ジメントユニットから物理アドレスを受け取り、上記バ
スからの上記物理アドレスで上記メモリ回路の所定のア
ドレスをアクセスする際に上記メモリー回路から読み出
されたデータの上記キャッシュメモリへの書き込みを禁
止することを特徴とするデータ処理装置。
【請求項２】上記メモリ回路の上記所定のアドレスは、
マルチプロセッサ方式におけるプロセッサの間のメッセ
ージ通信領域であることを特徴とする特許請求の範囲第
１項に記載のデータ処理装置。
【請求項３】上記メモリ回路は、マルチプロセッサ方式
におけるプロセッサ間の共有メモリーであることを特徴
とする特許請求の範囲第１項に記載のデータ処理装置。
【請求項４】上記制御回路は、上記メモリマネージメン
トユニットからの物理アドレスを受け取り、該物理アド
レスによって上記メモリ回路の上記所定のアドレスがア
クセスされることを示す制御信号を発生する制御信号発
生回路と、上記制御信号に応答して上記キャッシュメモ
リへのデータ書き込みを禁止するキャッシュメモリ制御
回路とを具備することを特徴とする特許請求の範囲第１
項に記載のデータ処理装置。
【請求項５】上記バスへ接続された入出力制御回路を有
することを特徴とする特許請求の範囲第１項に記載のデ
ータ処理装置。
【請求項６】複数のメモリアドレス領域が割り当てられ
たデータ処理装置において、バスと、命令の実行及び論
理アドレスの発生を行うプロセッサと、上記プロセッサ
に接続され、データを記憶するキャッシュメモリと、上
記キャッシュメモリに接続され、上記キャッシュメモリ
にデータを記憶する動作を制御するキャッシュメモリ制
御回路と、上記プロセッサ及び上記バスに接続され、論
理アドレスを上記複数のメモリアドレス領域に属する物
理のアドレスに変換し、上記物理アドレスを上記バスに
出力するメモリマネージメントユニットと、上記バスに
接続され、上記複数のメモリアドレス領域の第１のメモ
リアドレス領域が指定されたメモリ回路と、上記バスに
接続され、上記複数のメモリアドレス領域の第２のメモ
リアドレス領域が指定された第１の装置と、上記バスを
介して上記物理アドレスを受け、上記物理アドレスが上
記第２のメモリアドレス領域に属することを示す制御信
号を上記キャッシュメモリ制御回路に発生する制御信号
発生回路とを具備し、上記キャッシュメモリ制御回路
は、上記制御信号によって上記キャッシュメモリへのデ
ータ書き込み動作を禁止することを特徴とするデータ処
理装置。
【請求項７】上記第１の装置は入出力制御装置であるこ
とを特徴とする特許請求の範囲第６項に記載のデータ処
理装置。
【請求項８】命令の実行と論理アドレスの発生を行うプ
ロセッサと、上記プロセッサからの論理アドレスを物理
のアドレスに変換するメモリマネージメントユニット
と、上記メモリマネージメントユニットへ接続され、上
記メモリマネージメントユニットからの上記物理アドレ
スを受け取るバスと、上記バスに接続され、第１のメモ
リアドレス領域に属する物理アドレスによりアクセスさ
れる第１のメモリ回路と、上記バスに接続され、第２の
メモリアドレス領域に属する物理アドレスによりアクセ
スされる第２のメモリ回路と、上記プロセッサへ接続さ
れ、上記第１又は第２のメモリ回路から読み出されたデ
ータを記憶するキャッシュメモリと、上記バスに接続さ
れ、上記キャッシュメモリへのデータ書き込み動作を制
御するキャッシュメモリ制御回路と、上記メモリマネー
ジメントユニット及び上記キャッシュメモリ制御回路に
接続され、上記メモリマネージメントユニットからの上
記物理アドレスを受け取り、上記物理アドレスが上記第
２のメモリアドレス領域に属するときに上記キャッシュ
メモリ制御回路の上記キャッシュメモリへのデータ書き
込み動作を禁止する制御信号を発生する制御信号発生回
路とを具備することを特徴とするデータ処理装置。
【請求項９】上記第２のメモリ回路は上記バスに接続さ
れた入出力制御回路であり、上記入出力回路は状態レジ
スタを含むことを特徴とする特許請求の範囲第８項に記
載のデータ処理装置。
【請求項１０】上記第１のメモリ回路は上記バスに接続
された主メモリ回路であることを特徴とする特許請求の
範囲第８項に記載のデータ処理装置。
【請求項１１】複数のメモリアドレス領域を持つデータ
処理装置において、バスと、上記バスへ接続されるマイ
クロプロセッサとを具備し、上記マイクロプロセッサ
は、命令の実行と論理アドレスの発生を行うプロセッサ
と、上記プロセッサに接続され、データを記憶するキャ
ッシュメモリと、上記キャッシュメモリの動作を制御す
るキャッシュメモリ制御回路と、上記プロセッサから入
力された論理アドレスを上記複数のメモリアドレス領域
における物理のアドレスに変換し、上記バスに該物理ア
ドレスを出力するメモリマネージメントユニットと、上
記バスに接続され、上記物理アドレスによってアクセス
される第１と第２のメモリ回路と、上記メモリマネージ
メントユニットに接続され、上記物理アドレスが上記第
２のメモリ回路へのアクセスを示すときに上記キャッシ
ュメモリへの書き込み動作を禁止する入力される制御信
号発生回路とを有することを特徴とするデータ処理装
置。
【請求項１２】バスと、上記バスに接続され、少なくと
も論理アドレスを発生させる命令を実行するためのプロ
セッサ及びキャッシュメモリを含むマイクロプロセッサ
と、上記バスに接続されたメモリ回路とを有するデータ
処理装置におけるキャッシュメモリ制御方法において、
データ処理装置に複数の物理メモリアドレス領域を割り
当てる工程と、上記メモリ回路に上記複数の物理メモリ
アドレス領域の第１の物理メモリアドレス領域を割り当
てる工程と、上記バスに接続され、データを記憶するた
めのメモリ回路を含む第１の装置に物理メモリアドレス
領域の上記複数の第２の物理メモリアドレス領域を割り
当てる工程と、上記プロセッサによって発生された論理
アドレスをメモリマネージメントユニットに入力する工
程と、上記メモリマネージメントユニットによって論理
アドレスを物理アドレスに変換する工程と、上記メモリ
マネージメントユニットによって変換された物理アドレ
スを上記バスに出力する工程と、上記バス上の物理アド
レスを上記バスに接続された検出回路によって検出する
工程と、上記検出回路によって検出された物理アドレス
が上記第１の装置に割り当てられた上記第２の物理メモ
リアドレス領域に属するときに、上記検出回路から上記
バスに制御信号を発生する工程と、上記制御信号に応答
してキャッシュメモリへのデータ書き込み動作を禁止す
る工程とを具備することを特徴とするキャッシュメモリ
制御方法。
【請求項１３】バスと、上記バスに接続され、少なくと
も論理アドレスを発生させる命令を実行するためのプロ
セッサ及びキャッシュメモリと、上記キャッシュメモリ
の動作を制御するキャッシュメモリ制御装置とを含むマ
イクロプロセッサと、上記バスに接続された第１及び第
２のメモリ回路とを有するデータ処理装置におけるキャ
ッシュメモリ制御方法において、第１のメモリ回路に上
記複数の物理メモリアドレス領域の第１の物理メモリア
ドレス領域を割り当てる工程と、第２のメモリ回路に上
記複数の物理メモリアドレス領域の第２の物理メモリア
ドレス領域を割り当てる工程と、上記プロセッサによっ
て発生された論理アドレスをメモリマネージメントユニ
ットに入力する工程と、上記メモリマネージメントユニ
ットによって論理アドレスを物理アドレスに変換する工
程と、上記メモリマネージメントユニットによって変換
された物理アドレスを上記バスに出力する工程と、上記
バス上の物理アドレスを上記バスに接続された検出回路
によって検出する工程と、上記検出回路によって検出さ
れた物理アドレスが上記第２のメモリ回路に割り当てら
れた上記第２の物理メモリアドレス領域に属するとき
に、上記検出回路から上記バスに制御信号を発生する工
程と、上記制御信号に応答してキャッシュメモリへのデ
ータ書き込み動作を禁止する工程とを具備することを特
徴とするキャッシュメモリ制御方法。