JPH09213708A - ラテラル・バイポーラトランジスタおよびその製造方法 - Google Patents
ラテラル・バイポーラトランジスタおよびその製造方法Info
- Publication number
- JPH09213708A JPH09213708A JP8014067A JP1406796A JPH09213708A JP H09213708 A JPH09213708 A JP H09213708A JP 8014067 A JP8014067 A JP 8014067A JP 1406796 A JP1406796 A JP 1406796A JP H09213708 A JPH09213708 A JP H09213708A
- Authority
- JP
- Japan
- Prior art keywords
- region
- emitter region
- emitter
- conductivity type
- collector
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000004519 manufacturing process Methods 0.000 title claims description 8
- 239000004020 conductor Substances 0.000 claims abstract description 27
- 239000004065 semiconductor Substances 0.000 claims abstract description 20
- 239000000758 substrate Substances 0.000 claims abstract description 20
- 239000012535 impurity Substances 0.000 claims description 20
- 150000002500 ions Chemical class 0.000 claims description 9
- 238000000034 method Methods 0.000 claims description 8
- 230000001133 acceleration Effects 0.000 claims description 3
- 238000000059 patterning Methods 0.000 claims description 2
- 239000010410 layer Substances 0.000 description 80
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 20
- 229920005591 polysilicon Polymers 0.000 description 20
- 229910052796 boron Inorganic materials 0.000 description 7
- 230000015556 catabolic process Effects 0.000 description 7
- 230000015572 biosynthetic process Effects 0.000 description 6
- 239000005380 borophosphosilicate glass Substances 0.000 description 6
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 5
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 5
- 238000007796 conventional method Methods 0.000 description 5
- 238000005468 ion implantation Methods 0.000 description 5
- 239000011574 phosphorus Substances 0.000 description 5
- 229910052698 phosphorus Inorganic materials 0.000 description 5
- 229910052710 silicon Inorganic materials 0.000 description 5
- 239000010703 silicon Substances 0.000 description 5
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 4
- -1 phosphorus ions Chemical class 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 238000002955 isolation Methods 0.000 description 3
- 238000000206 photolithography Methods 0.000 description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 229910052785 arsenic Inorganic materials 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 239000011521 glass Substances 0.000 description 2
- 238000010438 heat treatment Methods 0.000 description 2
- 238000002513 implantation Methods 0.000 description 2
- 239000011229 interlayer Substances 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- 238000009825 accumulation Methods 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- HAYXDMNJJFVXCI-UHFFFAOYSA-N arsenic(5+) Chemical compound [As+5] HAYXDMNJJFVXCI-UHFFFAOYSA-N 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 239000003870 refractory metal Substances 0.000 description 1
- 230000001629 suppression Effects 0.000 description 1
- 230000001052 transient effect Effects 0.000 description 1
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 description 1
- 229910021342 tungsten silicide Inorganic materials 0.000 description 1
Landscapes
- Bipolar Transistors (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Bipolar Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】微細なラテラル・バイポーラトランジスタにお
いて、エミッタ領域とコレクタ領域との間の耐圧を向上
させる。 【解決手段】本発明のラテラル・バイポーラトランジス
タでは、一導電型の半導体基板の表面に酸化膜を介して
形成された導電体パターンと、前記導電体パターンに対
しセルフアラインに形成された逆導電型のエミッタ領域
とコレクタ領域とを有し、前記エミッタ領域とコレクタ
領域の間のベース領域上に前記導電体パターンが存在し
ており、前記導電体のパターンがエミッタ領域と同電位
になるように接続される。
いて、エミッタ領域とコレクタ領域との間の耐圧を向上
させる。 【解決手段】本発明のラテラル・バイポーラトランジス
タでは、一導電型の半導体基板の表面に酸化膜を介して
形成された導電体パターンと、前記導電体パターンに対
しセルフアラインに形成された逆導電型のエミッタ領域
とコレクタ領域とを有し、前記エミッタ領域とコレクタ
領域の間のベース領域上に前記導電体パターンが存在し
ており、前記導電体のパターンがエミッタ領域と同電位
になるように接続される。
Description
【０００１】
【発明の属する技術分野】本発明はラテラル・バイポー
ラトランジスタおよびその製造方法に関し、特にバイポ
ーラトランジスタとＭＯＳトラジスタが混在するＢｉＣ
ＭＯＳと称される半導体集積回路中に形成されるラテラ
ル・バイポーラトランジスタに関する。
ラトランジスタおよびその製造方法に関し、特にバイポ
ーラトランジスタとＭＯＳトラジスタが混在するＢｉＣ
ＭＯＳと称される半導体集積回路中に形成されるラテラ
ル・バイポーラトランジスタに関する。
【０００２】
【従来の技術】ＢｉＣＭＯＳで構成される半導体集積回
路装置では、ラテラル・バイポーラトランジスタのエミ
ッタ領域とコレクタ領域がＰチャネルＭＯＳトランジス
タと同様にゲート電極パターンに自己整合的（セルフア
ライン）に形成できる。
路装置では、ラテラル・バイポーラトランジスタのエミ
ッタ領域とコレクタ領域がＰチャネルＭＯＳトランジス
タと同様にゲート電極パターンに自己整合的（セルフア
ライン）に形成できる。
【０００３】このように形成したラテラル・バイポーラ
トランジスタについて、図５で説明する。図５は特開昭
６４−８２５６０号公報に記載されたラテラル・バイポ
ーラトランジスタの断面図である。図５に示すように、
導電型がＰ型のシリコン基板３１の表面に導電型がＮ型
のエピタキシャル層３２が形成される。そして、ラテラ
ル・ＰＮＰトラジスタ（以下、Ｌ−ＰＮＰトランジスタ
という）の形成される領域がＰ型分離領域３３とフィー
ルド酸化膜３４により分離されている。そして、エピタ
キシャル層３２の下部にＮ型の埋込み層３５が設けられ
ている。この埋込み層３５はエミッタ領域３６、コレク
タ領域３７およびベースコンタクト領域３８が設けられ
ている領域にわたって形成される。
トランジスタについて、図５で説明する。図５は特開昭
６４−８２５６０号公報に記載されたラテラル・バイポ
ーラトランジスタの断面図である。図５に示すように、
導電型がＰ型のシリコン基板３１の表面に導電型がＮ型
のエピタキシャル層３２が形成される。そして、ラテラ
ル・ＰＮＰトラジスタ（以下、Ｌ−ＰＮＰトランジスタ
という）の形成される領域がＰ型分離領域３３とフィー
ルド酸化膜３４により分離されている。そして、エピタ
キシャル層３２の下部にＮ型の埋込み層３５が設けられ
ている。この埋込み層３５はエミッタ領域３６、コレク
タ領域３７およびベースコンタクト領域３８が設けられ
ている領域にわたって形成される。
【０００４】ベースとなるエピタキシャル層３２の表面
には、酸化膜３９上に形成されたポリシリコン層４０を
マスクとしてセルフアラインにエミッタ領域３６とコレ
クタ領域３７がＰ型不純物のイオン注入または拡散によ
り形成されている。そして、ポリシコン層４０は残存し
ており、その上から層間絶縁膜４１が堆積され、エミッ
タ領域３６、コレクタ領域３７、ベースコンタクト領域
３８およびポリシリコン層４０上にそれぞれコンタクト
孔があけられ、それぞれのコンタクト孔を通して接続さ
れるエミッタ電極４２、コレクタ電極４３、ベース電極
４４およびポリシリコン層電極４５が形成されている。
には、酸化膜３９上に形成されたポリシリコン層４０を
マスクとしてセルフアラインにエミッタ領域３６とコレ
クタ領域３７がＰ型不純物のイオン注入または拡散によ
り形成されている。そして、ポリシコン層４０は残存し
ており、その上から層間絶縁膜４１が堆積され、エミッ
タ領域３６、コレクタ領域３７、ベースコンタクト領域
３８およびポリシリコン層４０上にそれぞれコンタクト
孔があけられ、それぞれのコンタクト孔を通して接続さ
れるエミッタ電極４２、コレクタ電極４３、ベース電極
４４およびポリシリコン層電極４５が形成されている。
【０００５】そして、これらの電極のうちベース電極４
４とポリシリコン層電極４５とは短絡されている。
４とポリシリコン層電極４５とは短絡されている。
【０００６】この技術では、ベース領域であるエピタキ
シャル層３２とポリシリコン層４０とが同電位に保持さ
れるようになる。そして、エミッタ領域３６とコレクタ
領域３７の間のベース領域で空乏層が形成されにくくな
る。
シャル層３２とポリシリコン層４０とが同電位に保持さ
れるようになる。そして、エミッタ領域３６とコレクタ
領域３７の間のベース領域で空乏層が形成されにくくな
る。
【０００７】
【発明が解決しようとする課題】しかし、この従来の技
術の場合には、ベース領域の不純物濃度が低いためエミ
ッタ領域とコレクタ領域間の耐圧は低い上に、さらに、
Ｌ−ＰＮＰトラジスタの動作状態により、エミッタ領域
３６とコレクタ領域３７間のベース領域の空乏層の形成
抑制が不十分になる。それは、特に、ベース電極４４お
よびポリシリコン層電極４５が正電位から０Ｖに変化す
る時に現れる。これは、埋込み層３５を含むエピタキシ
ャル層３２の抵抗のため、ベース電極４４が０Ｖになっ
ても、一時的にはエミッタ領域３６とコレクタ領域３７
間のベース領域の電位が正電位のままになるからであ
る。そして、瞬間的に、ポリシリコン層電極４５下のベ
ース領域表面に、上記の空乏層が形成され易くなる。
術の場合には、ベース領域の不純物濃度が低いためエミ
ッタ領域とコレクタ領域間の耐圧は低い上に、さらに、
Ｌ−ＰＮＰトラジスタの動作状態により、エミッタ領域
３６とコレクタ領域３７間のベース領域の空乏層の形成
抑制が不十分になる。それは、特に、ベース電極４４お
よびポリシリコン層電極４５が正電位から０Ｖに変化す
る時に現れる。これは、埋込み層３５を含むエピタキシ
ャル層３２の抵抗のため、ベース電極４４が０Ｖになっ
ても、一時的にはエミッタ領域３６とコレクタ領域３７
間のベース領域の電位が正電位のままになるからであ
る。そして、瞬間的に、ポリシリコン層電極４５下のベ
ース領域表面に、上記の空乏層が形成され易くなる。
【０００８】更には、この従来の技術の場合には、ポリ
シリコン層４０にホウ素不純物が多く導入されると、ポ
リシリコン層４０のフェルミ準位が下ってくる。ここ
で、このホウ素不純物の導入は、Ｐ+ 型のエミッタ領域
３６およびコレクタ領域３７を形成する時に起る。この
場合には、エミッタ領域３６とコレクタ領域３７間のベ
ース領域とポリシリコン層４０との間に大きな内部電位
が生じる。そして、この内部電位は、上記の空乏層を形
成し易くする。これらの空乏層の形成は、エミッタ領域
とコレクタ領域間のパンチスルー耐圧を低下させる。
シリコン層４０にホウ素不純物が多く導入されると、ポ
リシリコン層４０のフェルミ準位が下ってくる。ここ
で、このホウ素不純物の導入は、Ｐ+ 型のエミッタ領域
３６およびコレクタ領域３７を形成する時に起る。この
場合には、エミッタ領域３６とコレクタ領域３７間のベ
ース領域とポリシリコン層４０との間に大きな内部電位
が生じる。そして、この内部電位は、上記の空乏層を形
成し易くする。これらの空乏層の形成は、エミッタ領域
とコレクタ領域間のパンチスルー耐圧を低下させる。
【０００９】本発明の目的は、上記の問題点を解決し、
上記の空乏層を完全に抑制しエミッタ領域とコレクタ領
域との間で生じ易いパンチスルーを防止することにあ
る。
上記の空乏層を完全に抑制しエミッタ領域とコレクタ領
域との間で生じ易いパンチスルーを防止することにあ
る。
【００１０】
【課題を解決するための手段】このために、本発明のラ
テラル・バイポーラトランジスタは、一導電型の半導体
基板の表面に酸化膜を介して形成された導電体パターン
と、前記導電体パターンに対しセルフアラインに形成さ
れた逆導電型のエミッタ領域とコレクタ領域とを有し、
前記エミッタ領域とコレクタ領域の間のベース領域上に
前記導電体パターンが存在しており、前記導電体のパタ
ーンがエミッタ領域と同電位になるように接続されてい
る。
テラル・バイポーラトランジスタは、一導電型の半導体
基板の表面に酸化膜を介して形成された導電体パターン
と、前記導電体パターンに対しセルフアラインに形成さ
れた逆導電型のエミッタ領域とコレクタ領域とを有し、
前記エミッタ領域とコレクタ領域の間のベース領域上に
前記導電体パターンが存在しており、前記導電体のパタ
ーンがエミッタ領域と同電位になるように接続されてい
る。
【００１１】また、本発明のラテラル・バイポーラトラ
ンジスタでは、前記半導体基板の表面であり前記導電体
パターン、エミッタ領域およびコレクタ領域の外側に位
置する領域にベースコンタクト領域が形成され、更に、
前記半導体基板の内部であり、前記導電体パターン、エ
ミッタ領域、コレクタ領域およびベースコンタクト領域
の下部に位置する領域全体にわたって同導電型で高濃度
不純物を有する埋込み層が形成されている。
ンジスタでは、前記半導体基板の表面であり前記導電体
パターン、エミッタ領域およびコレクタ領域の外側に位
置する領域にベースコンタクト領域が形成され、更に、
前記半導体基板の内部であり、前記導電体パターン、エ
ミッタ領域、コレクタ領域およびベースコンタクト領域
の下部に位置する領域全体にわたって同導電型で高濃度
不純物を有する埋込み層が形成されている。
【００１２】本発明のラテラル・バイポーラトランジス
タの製造方法は、一導電型の半導体基板の表面から同導
電型の不純物イオンを高加速エネルギーで選択的にイオ
ン注入し、前記半導体基板の内部に高濃度不純物を有す
る埋込み層を形成する工程と、前記半導体基板の表面に
酸化膜を介して導電体膜を成膜しパターニングする工程
と、前記パターニングした導電体膜をマスクにし逆導電
型の不純物イオンをイオン注入し、前記半導体基板の表
面にエミッタ領域とコレクタ領域とを形成する工程と、
前記エミッタ領域とコレクタ領域の外側に位置する領域
に同導電型の不純物をイオン注入しベースコンタクト領
域を形成する工程と、前記エミッタ領域、コレクタ領
域、ベースコンタクト領域およびパターニングした導電
体膜上にそれぞれ電極を形成し前記エミッタ領域上の電
極と前記パターニングした導電体膜上の電極とを接続す
る工程とを含む。
タの製造方法は、一導電型の半導体基板の表面から同導
電型の不純物イオンを高加速エネルギーで選択的にイオ
ン注入し、前記半導体基板の内部に高濃度不純物を有す
る埋込み層を形成する工程と、前記半導体基板の表面に
酸化膜を介して導電体膜を成膜しパターニングする工程
と、前記パターニングした導電体膜をマスクにし逆導電
型の不純物イオンをイオン注入し、前記半導体基板の表
面にエミッタ領域とコレクタ領域とを形成する工程と、
前記エミッタ領域とコレクタ領域の外側に位置する領域
に同導電型の不純物をイオン注入しベースコンタクト領
域を形成する工程と、前記エミッタ領域、コレクタ領
域、ベースコンタクト領域およびパターニングした導電
体膜上にそれぞれ電極を形成し前記エミッタ領域上の電
極と前記パターニングした導電体膜上の電極とを接続す
る工程とを含む。
【００１３】導電体パターンの電位がエミッタの電位と
同電位になると、この電位は、前記導電体パターンの酸
化膜を介した下部のベース領域をキャリア蓄積の状態に
する働きを有する。このため、この導電体パターンにセ
ルフアラインに形成されるエミッタ領域とコレクタ領域
間での空乏層の形成が抑えられ、これらの間の耐圧が向
上するようになる。
同電位になると、この電位は、前記導電体パターンの酸
化膜を介した下部のベース領域をキャリア蓄積の状態に
する働きを有する。このため、この導電体パターンにセ
ルフアラインに形成されるエミッタ領域とコレクタ領域
間での空乏層の形成が抑えられ、これらの間の耐圧が向
上するようになる。
【００１４】
【発明の実施の形態】次に、本発明の実施の形態を図１
に基づいて説明する。図１は、本発明の場合のＬ−ＰＮ
Ｐトランジスタの断面図である。
に基づいて説明する。図１は、本発明の場合のＬ−ＰＮ
Ｐトランジスタの断面図である。
【００１５】図１に示すように、従来の技術と同様にし
て導電型がＰ型のシリコン基板１の表面に導電型がＮ型
のエピタキシャル層２が形成される。ここで、このエピ
タキシャル層２の膜厚は１〜２μｍである。そして、こ
の層の不純物濃度は１０16原子／ｃｍ3 程度に設定され
ている。さらに、Ｌ−ＰＮＰトランジスタの形成される
領域がＰ型分離領域（図示されず）とフィールド酸化膜
３により分離されている。そして、エピタキシャル層２
の下部にＮ型の埋込み層４が設けられている。この埋込
み層４は、図１に示すように、エピタキシャル層２上の
表面のエミッタ領域５、コレクタ領域６およびベースコ
ンタクト領域７が設けられている領域にわたって形成さ
れる。
て導電型がＰ型のシリコン基板１の表面に導電型がＮ型
のエピタキシャル層２が形成される。ここで、このエピ
タキシャル層２の膜厚は１〜２μｍである。そして、こ
の層の不純物濃度は１０16原子／ｃｍ3 程度に設定され
ている。さらに、Ｌ−ＰＮＰトランジスタの形成される
領域がＰ型分離領域（図示されず）とフィールド酸化膜
３により分離されている。そして、エピタキシャル層２
の下部にＮ型の埋込み層４が設けられている。この埋込
み層４は、図１に示すように、エピタキシャル層２上の
表面のエミッタ領域５、コレクタ領域６およびベースコ
ンタクト領域７が設けられている領域にわたって形成さ
れる。
【００１６】また、従来の技術と同様に、ベースとなる
エピタキシャル層２の表面には、酸化膜８上に形成され
たポリサイド層９をマスクとしてセルフアラインにエミ
ッタ領域５とコレクタ領域６が形成されている。そし
て、ポリサイド層９は残存したままで、その上からＣＶ
Ｄ酸化膜１０が堆積され、さらに、このＣＶＤ酸化膜１
０に被着してＢＰＳＧ酸化膜１１が堆積される。そし
て、エミッタ領域５、コレクタ領域６、ベースコンタク
ト領域７およびポリサイド層９上にそれぞれコンタクト
孔があけられ、それぞれのコンタクト孔を通して接続さ
れるエミッタ電極１２、コレクタ電極１３、ベース電極
１４およびポリサイド層電極１５が形成されている。
エピタキシャル層２の表面には、酸化膜８上に形成され
たポリサイド層９をマスクとしてセルフアラインにエミ
ッタ領域５とコレクタ領域６が形成されている。そし
て、ポリサイド層９は残存したままで、その上からＣＶ
Ｄ酸化膜１０が堆積され、さらに、このＣＶＤ酸化膜１
０に被着してＢＰＳＧ酸化膜１１が堆積される。そし
て、エミッタ領域５、コレクタ領域６、ベースコンタク
ト領域７およびポリサイド層９上にそれぞれコンタクト
孔があけられ、それぞれのコンタクト孔を通して接続さ
れるエミッタ電極１２、コレクタ電極１３、ベース電極
１４およびポリサイド層電極１５が形成されている。
【００１７】そして、これらの電極のうちエミッタ電極
１２とポリサイド層電極１５とが短絡されている。
１２とポリサイド層電極１５とが短絡されている。
【００１８】本発明の場合には、エミッタ領域１２とポ
リサイド層９とが同電位に保持されるようになる。そし
て、このポリサイド層１５には、Ｌ−ＰＮＰトランジス
タで最も高い電圧が印加されることになる。
リサイド層９とが同電位に保持されるようになる。そし
て、このポリサイド層１５には、Ｌ−ＰＮＰトランジス
タで最も高い電圧が印加されることになる。
【００１９】次に、本発明の構造のラテラル・バイポー
ラトランジスタの製造方法を図２および図３に基づいて
説明する。図２および図３は上記の実施の形態で説明し
たＬ−ＰＮＰトランジスタの製造工程順の断面図であ
る。
ラトランジスタの製造方法を図２および図３に基づいて
説明する。図２および図３は上記の実施の形態で説明し
たＬ−ＰＮＰトランジスタの製造工程順の断面図であ
る。
【００２０】図２（ａ）に示すように、Ｐ導電型のシリ
コン基板１の表面にＮ導電型のエピタキシャル層２を形
成した後、マスク１６をイオン注入マスクにしてリンイ
オンを注入し熱処理を加えて埋込み層４を形成する。こ
こで、エピタキシャル層２の膜厚は１．５μｍに設定さ
れ、Ｎ型不純物の濃度は５×１０16原子／ｃｍ3 に設定
される。また、リン不純物のイオン注入では、２価イオ
ンのリンの加速エネルギーは５００ｋｅＶ、イオンのド
ーズ量は５×１０14イオン／ｃｍ2 に設定される。
コン基板１の表面にＮ導電型のエピタキシャル層２を形
成した後、マスク１６をイオン注入マスクにしてリンイ
オンを注入し熱処理を加えて埋込み層４を形成する。こ
こで、エピタキシャル層２の膜厚は１．５μｍに設定さ
れ、Ｎ型不純物の濃度は５×１０16原子／ｃｍ3 に設定
される。また、リン不純物のイオン注入では、２価イオ
ンのリンの加速エネルギーは５００ｋｅＶ、イオンのド
ーズ量は５×１０14イオン／ｃｍ2 に設定される。
【００２１】次に、マスク１６を除去し、図２（ｂ）に
示すように、公知のＬＯＣＯＳ法でフィールド酸化膜３
を形成した後、熱酸化によりエピタキシャル層２の表面
に酸化膜８を形成する。ここで、この酸化膜８の膜厚は
２０ｎｍ程度である。そして、リン不純物を含む膜厚１
００ｎｍのポリシリコン層と膜厚２００ｎｍのタングス
テンシリサイド層を積層して堆積させ、公知のフォトリ
ソグラフィ技術とドライエッチング技術とでパターニン
グしポリサイド層９を形成する。
示すように、公知のＬＯＣＯＳ法でフィールド酸化膜３
を形成した後、熱酸化によりエピタキシャル層２の表面
に酸化膜８を形成する。ここで、この酸化膜８の膜厚は
２０ｎｍ程度である。そして、リン不純物を含む膜厚１
００ｎｍのポリシリコン層と膜厚２００ｎｍのタングス
テンシリサイド層を積層して堆積させ、公知のフォトリ
ソグラフィ技術とドライエッチング技術とでパターニン
グしポリサイド層９を形成する。
【００２２】次に、図２（ｃ）に示すように、レジスト
マスク１７を公知のフォトリソグラフィ技術で形成し、
これをマスクにしてボロンイオン１８の注入を行う。こ
こで、注入エネルギーは２０ｋｅＶであり、そのドーズ
量は１×１０15イオン／ｃｍ2 である。このようにし
て、エピタキシャル層２の表面に、ポリサイド層９とフ
ィールド酸化膜３にセルフアラインにエミッタ領域５と
コレクタ領域６とを形成する。
マスク１７を公知のフォトリソグラフィ技術で形成し、
これをマスクにしてボロンイオン１８の注入を行う。こ
こで、注入エネルギーは２０ｋｅＶであり、そのドーズ
量は１×１０15イオン／ｃｍ2 である。このようにし
て、エピタキシャル層２の表面に、ポリサイド層９とフ
ィールド酸化膜３にセルフアラインにエミッタ領域５と
コレクタ領域６とを形成する。
【００２３】次に、レジストマスク１７を除去した後、
図３（ａ）に示すように、レジストマスク１９を公知の
フォトリソグラフィ技術で形成する。そして、これをマ
スクにしてヒ素イオン２０の注入を行う。ここで注入エ
ネルギーは５０ｋｅＶであり、そのドーズ量は５×１０
15イオン／ｃｍ2 である。このようにして、エピタキシ
ャル層２の表面にフィールド酸化膜３にセルフアライン
にベースコンタクト領域７を形成する。
図３（ａ）に示すように、レジストマスク１９を公知の
フォトリソグラフィ技術で形成する。そして、これをマ
スクにしてヒ素イオン２０の注入を行う。ここで注入エ
ネルギーは５０ｋｅＶであり、そのドーズ量は５×１０
15イオン／ｃｍ2 である。このようにして、エピタキシ
ャル層２の表面にフィールド酸化膜３にセルフアライン
にベースコンタクト領域７を形成する。
【００２４】次に、レジストマスク１９を除去した後、
図３（ｂ）に示すように、膜厚が１００ｎｍ程度のＣＶ
Ｄ酸化膜１０を堆積させ、更に、膜厚が５００ｎｍ程度
のＢＰＳＧ酸化膜１１を堆積させる。そして、９００℃
程度で２０分間の熱処理を施し、イオン注入で導入した
ホウ素とヒ素の活性化とＢＰＳＧ酸化膜１１のリフロー
を行う。ここで、ＣＶＤ酸化膜１０は化学気相成長（Ｃ
ＶＤ）法で成膜されるシリコン酸化膜であり、ＢＰＳＧ
酸化膜１１はＣＶＤ法で成膜されるボロンガラスとリン
ガラスを含むシリコン酸化膜である。
図３（ｂ）に示すように、膜厚が１００ｎｍ程度のＣＶ
Ｄ酸化膜１０を堆積させ、更に、膜厚が５００ｎｍ程度
のＢＰＳＧ酸化膜１１を堆積させる。そして、９００℃
程度で２０分間の熱処理を施し、イオン注入で導入した
ホウ素とヒ素の活性化とＢＰＳＧ酸化膜１１のリフロー
を行う。ここで、ＣＶＤ酸化膜１０は化学気相成長（Ｃ
ＶＤ）法で成膜されるシリコン酸化膜であり、ＢＰＳＧ
酸化膜１１はＣＶＤ法で成膜されるボロンガラスとリン
ガラスを含むシリコン酸化膜である。
【００２５】そして、エミッタ領域５、コレクタ領域
６、ベースコンタクト領域７およびポリサイド層９上の
ＣＶＤ酸化膜１０とＢＰＳＧ酸化膜１１にそれぞれコン
タクト孔があけられ、それぞれのコンタクト孔を通して
接続されるエミッタ電極１２、コレクタ電極１３、ベー
ス電極１４およびポリサイド層電極１５が形成される。
更に、これらの電極のうちエミッタ電極１２とポリサイ
ド層電極１５とが短絡されて図１で説明した本発明のＬ
−ＰＮＰトランジスタが完成する。
６、ベースコンタクト領域７およびポリサイド層９上の
ＣＶＤ酸化膜１０とＢＰＳＧ酸化膜１１にそれぞれコン
タクト孔があけられ、それぞれのコンタクト孔を通して
接続されるエミッタ電極１２、コレクタ電極１３、ベー
ス電極１４およびポリサイド層電極１５が形成される。
更に、これらの電極のうちエミッタ電極１２とポリサイ
ド層電極１５とが短絡されて図１で説明した本発明のＬ
−ＰＮＰトランジスタが完成する。
【００２６】次に、本発明のラテラル・バイポーラトラ
ンジスタを半導体集積回路に用いた場合の効果につい
て、図４に基づいて説明する。図４は、抵抗２１と２１
ａ、負荷用ＰＮＰトランジスタ２２と２２ａ、駆動用Ｐ
ＮＰトランジスタ２３と２３ａ、入力端子２４、出力端
子２５で構成される回路の一部である。このような回路
において、入力端子２４に印加される小信号が高い正電
圧値から低い正電圧値に下る時、すなわち駆動用ＰＮＰ
トランジスタ２３および２３ａが非導通の状態から導通
の状態に変化する時、出力端子２５は高い正電圧たとえ
ば５Ｖから０Ｖに近い低い電圧に低下する。そして、こ
の時に、負荷用ＰＮＰトランジスタ２２および２２ａの
ベースの電位も高い電圧から０Ｖに近い低い電圧に低下
する。
ンジスタを半導体集積回路に用いた場合の効果につい
て、図４に基づいて説明する。図４は、抵抗２１と２１
ａ、負荷用ＰＮＰトランジスタ２２と２２ａ、駆動用Ｐ
ＮＰトランジスタ２３と２３ａ、入力端子２４、出力端
子２５で構成される回路の一部である。このような回路
において、入力端子２４に印加される小信号が高い正電
圧値から低い正電圧値に下る時、すなわち駆動用ＰＮＰ
トランジスタ２３および２３ａが非導通の状態から導通
の状態に変化する時、出力端子２５は高い正電圧たとえ
ば５Ｖから０Ｖに近い低い電圧に低下する。そして、こ
の時に、負荷用ＰＮＰトランジスタ２２および２２ａの
ベースの電位も高い電圧から０Ｖに近い低い電圧に低下
する。
【００２７】このような電圧の変化する過渡の状態で、
従来の技術の場合には、ポリシリコン層４５はベース電
極４４に接続されているため、先述した発明が解決しよ
うとする課題で触れているように、負荷用ＰＮＰトラジ
スタ２２および２２ａのベース領域内に電位差が生じ、
コレクタ領域とベース領域との間に空乏層が形成され易
くなる。そして、半導体素子の微細化でベース幅が狭く
なってくると、エミッタ領域とコレクタ領域間にパンチ
スルーが生じるようになる。
従来の技術の場合には、ポリシリコン層４５はベース電
極４４に接続されているため、先述した発明が解決しよ
うとする課題で触れているように、負荷用ＰＮＰトラジ
スタ２２および２２ａのベース領域内に電位差が生じ、
コレクタ領域とベース領域との間に空乏層が形成され易
くなる。そして、半導体素子の微細化でベース幅が狭く
なってくると、エミッタ領域とコレクタ領域間にパンチ
スルーが生じるようになる。
【００２８】これに対し本発明の場合には、先述したポ
リサイド層９は最も高い正電圧であるエミッタ電極に接
続されているため、先述したような回路がどのような状
態にあろうとベース領域の空乏層の形成を抑えるように
働く。
リサイド層９は最も高い正電圧であるエミッタ電極に接
続されているため、先述したような回路がどのような状
態にあろうとベース領域の空乏層の形成を抑えるように
働く。
【００２９】このために、本発明の場合には、半導体素
子が微細になりベース幅が小さくなった場合でもエミッ
タ領域とコレクタ領域間で十分な耐圧が得られる。
子が微細になりベース幅が小さくなった場合でもエミッ
タ領域とコレクタ領域間で十分な耐圧が得られる。
【００３０】以上に説明した本発明の実施の形態では、
ベース領域上に酸化膜を介してポリサイド層が形成され
る場合について説明したが、このポリサイド層は他の導
電体材料たとえば高融点金属等で形成されてもよいこと
に言及しておく。
ベース領域上に酸化膜を介してポリサイド層が形成され
る場合について説明したが、このポリサイド層は他の導
電体材料たとえば高融点金属等で形成されてもよいこと
に言及しておく。
【００３１】また、本発明の実施の形態ではＬ−ＰＮＰ
トランジスタがエピタキシャル層に形成される場合につ
いて説明されたが、このＬ−ＰＮＰトランジスタはシリ
コン基板表面のウェル層に形成されてもよい。
トランジスタがエピタキシャル層に形成される場合につ
いて説明されたが、このＬ−ＰＮＰトランジスタはシリ
コン基板表面のウェル層に形成されてもよい。
【００３２】また、本発明は、実施の形態で説明したＬ
−ＰＮＰトラジスタに限定されるものでなく、Ｌ−ＮＰ
Ｎトランジスタでも同様に形成される。そして、Ｌ−Ｐ
ＮＰトランジスタで説明したのと同様の効果が得られ
る。この場合は、トランジスタの形成において実施の形
態とは逆の導電型不純物が使用される。
−ＰＮＰトラジスタに限定されるものでなく、Ｌ−ＮＰ
Ｎトランジスタでも同様に形成される。そして、Ｌ−Ｐ
ＮＰトランジスタで説明したのと同様の効果が得られ
る。この場合は、トランジスタの形成において実施の形
態とは逆の導電型不純物が使用される。
【００３３】
【発明の効果】以上に説明したように、本発明では、ラ
テラル・バイポーラトランジスタにおいて、ゲート電極
形状にパターニングされたポリサイド層にセルフアライ
ンに形成されるエミッタ領域とコレクタ領域とを有し、
このポリサイド層とエミッタ領あとが同電位になるよう
に電気接続されている。
テラル・バイポーラトランジスタにおいて、ゲート電極
形状にパターニングされたポリサイド層にセルフアライ
ンに形成されるエミッタ領域とコレクタ領域とを有し、
このポリサイド層とエミッタ領あとが同電位になるよう
に電気接続されている。
【００３４】このため、ラテラル・バイポーラトランジ
スタの動作状態がどのような状態であろうとも、エミッ
タ領域とコレクタ領域間に形成される空乏層は抑制され
るようになり、その間のパンチスルーも抑制されて、エ
ミッタ領域とコレクタ領域間の耐圧が向上するようにな
る。
スタの動作状態がどのような状態であろうとも、エミッ
タ領域とコレクタ領域間に形成される空乏層は抑制され
るようになり、その間のパンチスルーも抑制されて、エ
ミッタ領域とコレクタ領域間の耐圧が向上するようにな
る。
【００３５】更には、従来の技術の場合に生じる問題、
すなわち、ポリシリコン層４０にホウ素不純物が多く導
入されると、ポリシリコン層４０のフェルミ準位が下っ
てくる。そして、この場合にエミッタ領域３６とコレク
タ領域３７間のベース領域とポリシリコン層４０との間
に大きな内部電位が生じる。そして、この内部電位は、
上記の空乏層を形成し易くしエミッタ領域とコレクタ領
域の耐圧を低下させるという問題も無くなる。
すなわち、ポリシリコン層４０にホウ素不純物が多く導
入されると、ポリシリコン層４０のフェルミ準位が下っ
てくる。そして、この場合にエミッタ領域３６とコレク
タ領域３７間のベース領域とポリシリコン層４０との間
に大きな内部電位が生じる。そして、この内部電位は、
上記の空乏層を形成し易くしエミッタ領域とコレクタ領
域の耐圧を低下させるという問題も無くなる。
【００３６】このように本発明は、上記のような空乏層
を完全に抑制しエミッタ領域とコレクタ領域との間で生
じ易いパンチスルーを防止し耐圧の低下を抑制する。そ
して、ラテラル・バイポーラトランジスタの微細化を促
進するようになる。
を完全に抑制しエミッタ領域とコレクタ領域との間で生
じ易いパンチスルーを防止し耐圧の低下を抑制する。そ
して、ラテラル・バイポーラトランジスタの微細化を促
進するようになる。
【図１】本発明のラテラル・バイポーラトランジスタを
説明する断面図である。
説明する断面図である。
【図２】本発明のラテラル・バイポーラトランジスタの
製造工程順の断面図である。
製造工程順の断面図である。
【図３】本発明のラテラル・バイポーラトランジスタの
製造工程順の断面図である。
製造工程順の断面図である。
【図４】本発明の効果を説明するための回路図である。
【図５】従来を技術を説明するためのバイポーラトラン
ジスタの断面図である。
ジスタの断面図である。
１，３１ シリコン基板 ２，３２ エピタキシャル層 ３，３４ フィールド酸化膜 ４，３５ 埋込み層 ５，３６ エミッタ領域 ６，３７ コレクタ領域 ７，３８ ベースコンタクト領域 ８，３９ 酸化膜 ９ ポリサイド層 １０ ＣＶＤ酸化膜 １１ ＢＰＳＧ酸化膜 １２，４２ エミッタ電極 １３，４３ コレクタ電極 １４，４４ ベース電極 １５ ポリサイド層電極 １６ マスク １７，１９ レジストマスク １８ ボロンイオン ２０ ヒ素イオン ２１ 抵抗 ２２，２２ａ 負荷用ＰＮＰトランジスタ ２３，２３ａ 駆動用ＰＮＰトランジスタ ２４ 入力端子 ２５ 出力端子 ３３ Ｐ型分離領域 ４０ ポリシリコン層 ４１ 層間絶縁膜 ４５ ポリシリコン層電極
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/082
Claims (3)
- 【請求項１】 一導電型の半導体基板の表面に酸化膜を
介して形成された導電体パターンと、前記導電体パター
ンに対しセルフアラインに形成された逆導電型のエミッ
タ領域とコレクタ領域とを有し、前記エミッタ領域とコ
レクタ領域の間のベース領域上に前記導電体パターンが
存在しており、前記導電体のパターンがエミッタ領域と
同電位になるように接続されていることを特徴とするラ
テラル・バイポーラトランジスタ。 - 【請求項２】 前記半導体基板の表面であり、前記導電
体パターン、エミッタ領域およびコレクタ領域の外側に
位置する領域にベースコンタクト領域が形成され、更
に、前記半導体基板の内部であり、前記導電体パター
ン、エミッタ領域、コレクタ領域およびベースコンタク
ト領域の下部に位置する領域全体にわたって同導電型で
高濃度不純物を有する埋込み層が形成されていることを
特徴とする請求項１記載のラテラル・バイポーラトラン
ジスタ。 - 【請求項３】 一導電型の半導体基板の表面から同導電
型の不純物イオンを高加速エネルギーで選択的にイオン
注入し、前記半導体基板の内部に高濃度不純物を有する
埋込み層を形成する工程と、前記半導体基板の表面に酸
化膜を介して導電体膜を成膜しパターニングする工程
と、前記パターニングした導電体膜をマスクにし逆導電
型の不純物イオンをイオン注入し、前記半導体基板の表
面にエミッタ領域とコレクタ領域とを形成する工程と、
前記エミッタ領域とコレクタ領域の外側に位置する領域
に同導電型の不純物をイオン注入しベースコンタクト領
域を形成する工程と、前記エミッタ領域、コレクタ領
域、ベースコンタクト領域およびパターニングした導電
体膜上にそれぞれ電極を形成し前記エミッタ領域上の電
極と前記パターニングした導電体膜上の電極とを接続す
る工程と、を含むことを特徴とするラテラル・バイポー
ラトランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8014067A JPH09213708A (ja) | 1996-01-30 | 1996-01-30 | ラテラル・バイポーラトランジスタおよびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8014067A JPH09213708A (ja) | 1996-01-30 | 1996-01-30 | ラテラル・バイポーラトランジスタおよびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09213708A true JPH09213708A (ja) | 1997-08-15 |
Family
ID=11850762
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8014067A Pending JPH09213708A (ja) | 1996-01-30 | 1996-01-30 | ラテラル・バイポーラトランジスタおよびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09213708A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006253686A (ja) * | 2005-03-07 | 2006-09-21 | Taiwan Semiconductor Manufacturing Co Ltd | Ｃｍｏｓ製造技術と両立可能なバイポーラデバイス |
| US8450672B2 (en) | 2009-06-30 | 2013-05-28 | Taiwan Semiconductor Manufacturing Company, Ltd. | CMOS image sensors formed of logic bipolar transistors |
| EP2779241A1 (en) * | 2013-03-14 | 2014-09-17 | Linear Technology Corporation | Bipolar transistor with lowered 1/F noise |
-
1996
- 1996-01-30 JP JP8014067A patent/JPH09213708A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006253686A (ja) * | 2005-03-07 | 2006-09-21 | Taiwan Semiconductor Manufacturing Co Ltd | Ｃｍｏｓ製造技術と両立可能なバイポーラデバイス |
| US7723803B2 (en) | 2005-03-07 | 2010-05-25 | Taiwan Semiconductor Manufacturing Co., Ltd. | Bipolar device compatible with CMOS process technology |
| US8049284B2 (en) | 2005-03-07 | 2011-11-01 | Taiwan Semiconductor Manufacturing Co., Ltd. | Bipolar device compatible with CMOS process technology |
| US8445970B2 (en) | 2005-03-07 | 2013-05-21 | Taiwan Semiconductor Manufacturing Co., Ltd. | Bipolar device compatible with CMOS process technology |
| US8450672B2 (en) | 2009-06-30 | 2013-05-28 | Taiwan Semiconductor Manufacturing Company, Ltd. | CMOS image sensors formed of logic bipolar transistors |
| EP2779241A1 (en) * | 2013-03-14 | 2014-09-17 | Linear Technology Corporation | Bipolar transistor with lowered 1/F noise |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5013678A (en) | Method of making an integrated circuit comprising load resistors arranged on the field oxide zones which separate the active transistor zones | |
| US4663825A (en) | Method of manufacturing semiconductor device | |
| US5554554A (en) | Process for fabricating two loads having different resistance levels in a common layer of polysilicon | |
| US5523242A (en) | Method of manufacturing a BiMOS device | |
| JPH0783024B2 (ja) | バイポ−ラトランジスタの製造方法 | |
| JPH0348457A (ja) | 半導体装置およびその製造方法 | |
| KR960006104B1 (ko) | 반도체 집적회로장치 및 그 제조방법 | |
| US5045493A (en) | Semiconductor device and method of manufacturing the same | |
| JP2509412B2 (ja) | 半導体装置の製造方法 | |
| US4517731A (en) | Double polysilicon process for fabricating CMOS integrated circuits | |
| KR970003898B1 (ko) | 반도체 집적 회로 장치의 제조 방법 | |
| JPH07142419A (ja) | 半導体装置の製造方法 | |
| JPH09213708A (ja) | ラテラル・バイポーラトランジスタおよびその製造方法 | |
| JPH06232351A (ja) | ＢｉＣＭＯＳ型半導体装置及びその製造方法 | |
| JPS62232164A (ja) | 半導体装置およびその製造方法 | |
| US5950080A (en) | Semiconductor device and method of manufacturing the same | |
| US5894155A (en) | Metal gate high voltage integrated circuit/process | |
| JP2573319B2 (ja) | 半導体装置の製造方法 | |
| JPH10284438A (ja) | 半導体集積回路及びその製造方法 | |
| JPH056961A (ja) | 半導体装置の製造方法 | |
| KR930008898B1 (ko) | 반도체장치의 제조방법 | |
| JPH02241057A (ja) | 半導体集積回路の製造方法 | |
| JPH0878435A (ja) | 半導体装置の製造方法 | |
| JP3164375B2 (ja) | トランジスタを形成する方法 | |
| KR940009359B1 (ko) | 바이씨모스(bicmos)의 구조 및 제조방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19981215 |