JPH09213904A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
- Publication number
- JPH09213904A JPH09213904A JP8016399A JP1639996A JPH09213904A JP H09213904 A JPH09213904 A JP H09213904A JP 8016399 A JP8016399 A JP 8016399A JP 1639996 A JP1639996 A JP 1639996A JP H09213904 A JPH09213904 A JP H09213904A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- film
- metal film
- ferroelectric
- metal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】電極部分の劣化のないキャパシタ、及びそれを
用いた、微細加工性に優れかつ電気的特性の良好な半導
体装置を提供する。 【解決手段】強誘電体膜４を有するキャパシタの下部電
極に、導電性ホウ化物層もしくは導電性炭化物層２とＰ
ｔ等の金属層３の積層の電極を用いる。 【効果】キャパシタの接触抵抗の増大や直列寄生容量の
発生を抑さえることができ、電極部分の劣化がなく、微
細加工性に優れ、かつ電気的特性の良好な半導体装置を
得ることができる。
用いた、微細加工性に優れかつ電気的特性の良好な半導
体装置を提供する。 【解決手段】強誘電体膜４を有するキャパシタの下部電
極に、導電性ホウ化物層もしくは導電性炭化物層２とＰ
ｔ等の金属層３の積層の電極を用いる。 【効果】キャパシタの接触抵抗の増大や直列寄生容量の
発生を抑さえることができ、電極部分の劣化がなく、微
細加工性に優れ、かつ電気的特性の良好な半導体装置を
得ることができる。
Description
【０００１】
【発明の属する技術分野】本発明は、特に強誘電体を使
用したキャパシタ及びそれを用いたメモリ、無線通信用
等の半導体装置及びその製造方法に関する。
用したキャパシタ及びそれを用いたメモリ、無線通信用
等の半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】近年、電子機器の小型化や高性能化に伴
い、例えばダイナミックランダムアクセスメモリ（ＤＲ
ＡＭ）のセルキャパシタや通信用ＩＣのバイパスコンデ
ンサ等に、高容量のキャパシタが必要とされている。こ
のため最近キュリー点以下の温度において強誘電性を示
す材料（以下強誘電体材料と呼ぶ）をキャパシタの誘電
体材料として用いる試みがなされている。強誘電体材料
としては、例えばペロブスカイト系材料やタングステン
ブロンズ系誘電体材料が知られている。ペロブスカイト
化合物の具体例としては、チタン酸ストロンチウム（Ｓ
ｒＴｉＯ3）、チタン酸バリウム（ＢａＴｉＯ3）、ジル
コン酸チタン酸鉛（Ｐｂ（Ｚｒ，Ｔｉ）Ｏ3）等が挙げ
られる。これらの強誘電体材料では、比誘電率が１００
以上であり、従来のＳｉＯ2やＳｉ3Ｎ4に比べ大きいこ
とが特徴である。
い、例えばダイナミックランダムアクセスメモリ（ＤＲ
ＡＭ）のセルキャパシタや通信用ＩＣのバイパスコンデ
ンサ等に、高容量のキャパシタが必要とされている。こ
のため最近キュリー点以下の温度において強誘電性を示
す材料（以下強誘電体材料と呼ぶ）をキャパシタの誘電
体材料として用いる試みがなされている。強誘電体材料
としては、例えばペロブスカイト系材料やタングステン
ブロンズ系誘電体材料が知られている。ペロブスカイト
化合物の具体例としては、チタン酸ストロンチウム（Ｓ
ｒＴｉＯ3）、チタン酸バリウム（ＢａＴｉＯ3）、ジル
コン酸チタン酸鉛（Ｐｂ（Ｚｒ，Ｔｉ）Ｏ3）等が挙げ
られる。これらの強誘電体材料では、比誘電率が１００
以上であり、従来のＳｉＯ2やＳｉ3Ｎ4に比べ大きいこ
とが特徴である。
【０００３】特開平４−１８１７６６号には、上記強誘
電体を用いるキャパシタについて、強誘電体に接して設
けられる電極にしばしばＰｔとＴｉＮの２層構造を用い
ることが記載されている。第１層にＰｔを用いるのはＰ
ｔが耐酸化性に優れかつ上記高誘電体や強誘電体と反応
しにくいためであり、第２層のＴｉＮはＰｔと下地の半
導体もしくは金属との反応を抑える働きを有する。
電体を用いるキャパシタについて、強誘電体に接して設
けられる電極にしばしばＰｔとＴｉＮの２層構造を用い
ることが記載されている。第１層にＰｔを用いるのはＰ
ｔが耐酸化性に優れかつ上記高誘電体や強誘電体と反応
しにくいためであり、第２層のＴｉＮはＰｔと下地の半
導体もしくは金属との反応を抑える働きを有する。
【０００４】また、特開平７−７８７２７号には、Ｔｉ
Ｂ等のホウ化物を電極に用いることが記載されている。
Ｂ等のホウ化物を電極に用いることが記載されている。
【０００５】さらに、特開昭６２−２０７７８４号に
は、チタン酸系セラミックス上に炭化チタン層を形成す
ることが記載されている。
は、チタン酸系セラミックス上に炭化チタン層を形成す
ることが記載されている。
【０００６】
【発明が解決しようとする課題】上記ＰｔとＴｉＮの２
層構造電極を有するキャパシタを作成する際、強誘電体
薄膜堆積時、あるいは結晶化に必要な酸素雰囲気中での
熱処理時において酸素がＰｔ層を貫通して下層のＴｉＮ
層に達し、Ｐｔ層とＴｉＮ層の界面にＴｉＯ2が形成さ
れる。このためＰｔ／ＴｉＮ間の接触抵抗が増大したり
直列寄生容量が発生する。この問題を回避するために
は、Ｐｔ層の厚さを充分厚くする必要があり、２００ｎ
ｍ程度要求される。しかし、Ｐｔ層の加工には反応性イ
オンエッチング法等の微細加工技術が使えず、イオンミ
リング法等の微細加工に不向きな方法を用いなければな
らないため、Ｐｔ層が厚いと素子の微細化が非常に難し
くなる。
層構造電極を有するキャパシタを作成する際、強誘電体
薄膜堆積時、あるいは結晶化に必要な酸素雰囲気中での
熱処理時において酸素がＰｔ層を貫通して下層のＴｉＮ
層に達し、Ｐｔ層とＴｉＮ層の界面にＴｉＯ2が形成さ
れる。このためＰｔ／ＴｉＮ間の接触抵抗が増大したり
直列寄生容量が発生する。この問題を回避するために
は、Ｐｔ層の厚さを充分厚くする必要があり、２００ｎ
ｍ程度要求される。しかし、Ｐｔ層の加工には反応性イ
オンエッチング法等の微細加工技術が使えず、イオンミ
リング法等の微細加工に不向きな方法を用いなければな
らないため、Ｐｔ層が厚いと素子の微細化が非常に難し
くなる。
【０００７】またＴｉＢ等のホウ化物を電極に用いる場
合、一般的にホウ化物は耐酸化性に優れていると言うも
のの、直接強誘電体層を形成すると、強誘電体層とホウ
化物層との界面が酸化され遷移金属の酸化物が形成され
て直列の寄生容量となるため、キャパシタ全体の容量が
低下してしまう。同様に、ＴｉＣを電極に用いても、Ｔ
ｉＢほどではないが、強誘電体層と炭化物層との介面が
酸化され、キャパシタ全体の容量が低下してしまう。ま
た、ホウ化物の薄膜の結晶性はＰｔに比べ劣るため、ホ
ウ化物層の上に強誘電体薄膜を形成した場合、強誘電体
の結晶性も不十分となり、誘電率や抗電界等の膜の特性
が劣化する。
合、一般的にホウ化物は耐酸化性に優れていると言うも
のの、直接強誘電体層を形成すると、強誘電体層とホウ
化物層との界面が酸化され遷移金属の酸化物が形成され
て直列の寄生容量となるため、キャパシタ全体の容量が
低下してしまう。同様に、ＴｉＣを電極に用いても、Ｔ
ｉＢほどではないが、強誘電体層と炭化物層との介面が
酸化され、キャパシタ全体の容量が低下してしまう。ま
た、ホウ化物の薄膜の結晶性はＰｔに比べ劣るため、ホ
ウ化物層の上に強誘電体薄膜を形成した場合、強誘電体
の結晶性も不十分となり、誘電率や抗電界等の膜の特性
が劣化する。
【０００８】本発明の目的は強誘電体薄膜を用いるキャ
パシタにおける上記電極部分の劣化がなく、微細加工性
に優れ、かつ強誘電体の電気的特性の良好な半導体装置
を提供することにある。
パシタにおける上記電極部分の劣化がなく、微細加工性
に優れ、かつ強誘電体の電気的特性の良好な半導体装置
を提供することにある。
【０００９】
【課題を解決するための手段】上記目的は、４ａ族、５
ａ族、６ａ族、７ａ族、８族の遷移金属元素より選ばれ
た少なくとも１種類のホウ化物からなる第１の金属層
と、前記第１の金属層上にＰｔ、Ｐｄ、Ｉｒ、Ｒｈ、Ｒ
ｅ、ＲｕＯ2のいずれかの第２の金属層と、前記第２の
金属層上に強誘電体膜と、前記強誘電体膜上に上部電極
とを設けることにより達成される。Ｐｔ、Ｐｄ、Ｉｒ、
Ｒｈ、Ｒｅ、ＲｕＯ2のいずれかの金属層の厚さとして
は、１０ｎｍ以上１００ｎｍ以下に設定されることが好
ましい。
ａ族、６ａ族、７ａ族、８族の遷移金属元素より選ばれ
た少なくとも１種類のホウ化物からなる第１の金属層
と、前記第１の金属層上にＰｔ、Ｐｄ、Ｉｒ、Ｒｈ、Ｒ
ｅ、ＲｕＯ2のいずれかの第２の金属層と、前記第２の
金属層上に強誘電体膜と、前記強誘電体膜上に上部電極
とを設けることにより達成される。Ｐｔ、Ｐｄ、Ｉｒ、
Ｒｈ、Ｒｅ、ＲｕＯ2のいずれかの金属層の厚さとして
は、１０ｎｍ以上１００ｎｍ以下に設定されることが好
ましい。
【００１０】また上記目的は、４ａ族、５ａ族、６ａ
族、７ａ族、８族の遷移金属元素より選ばれた少なくと
も１種類の炭化物からなる第１の金属層と、前記第１の
金属層上にＰｔ、Ｐｄ、Ｉｒ、Ｒｈ、Ｒｅ、ＲｕＯ2の
いずれかからなる第２の金属層と、前記第２の金属層上
に強誘電体膜と、前記強誘電体膜上に上部電極とを設け
ることにより達成される。Ｐｔ、Ｐｄ、Ｉｒ、Ｒｈ、Ｒ
ｅ、ＲｕＯ2のいずれかの金属層の厚さとしては、１０
ｎｍ以上１００ｎｍ以下に設定されることが好ましい。
族、７ａ族、８族の遷移金属元素より選ばれた少なくと
も１種類の炭化物からなる第１の金属層と、前記第１の
金属層上にＰｔ、Ｐｄ、Ｉｒ、Ｒｈ、Ｒｅ、ＲｕＯ2の
いずれかからなる第２の金属層と、前記第２の金属層上
に強誘電体膜と、前記強誘電体膜上に上部電極とを設け
ることにより達成される。Ｐｔ、Ｐｄ、Ｉｒ、Ｒｈ、Ｒ
ｅ、ＲｕＯ2のいずれかの金属層の厚さとしては、１０
ｎｍ以上１００ｎｍ以下に設定されることが好ましい。
【００１１】以下、Ｐｔ、Ｐｄ、Ｉｒ、Ｒｈ、Ｒｅ、Ｒ
ｕＯ2のいずれかの金属のうちＰｔを用いた場合を例に
とり説明する。
ｕＯ2のいずれかの金属のうちＰｔを用いた場合を例に
とり説明する。
【００１２】上記ホウ化物としては、例えばＴｉＢ2、
ＺｒＢ2、ＷＢ2、ＭｏＢ2、ＲｅＢ2、ＲｕＢｘ等が挙げ
られる。これらの金属の耐酸化性は窒化物より優れる。
よって強誘電体薄膜堆積時、あるいは結晶化に必要な酸
素雰囲気中での熱処理時等にＰｔ層内部を拡散してくる
酸素との反応が少なく、Ｐｔ層との界面に高抵抗層を形
成しにくい。しかも、Ｐｔとも反応しにくく、Ｐｔに対
する良好な拡散バリアとして作用する。このためＰｔ層
を薄くしても接触抵抗や直列寄生容量の小さい良好なキ
ャパシタが得られる。また強誘電体層とホウ化物層は直
接接していないので、界面に酸化物層が形成される心配
もない。またＰｔ層はホウ化物層より結晶性に優れるの
で、この上に形成した強誘電体層の強誘電特性も良好と
なる。Ｐｔ層の厚さとしてはホウ化物層表面の酸化を抑
さえ、且つ上に堆積する強誘電体層の特性を確保するう
えで、１０ｎｍ以上が望ましく、また微細加工性を確保
する点で１００ｎｍ以下が望ましい。
ＺｒＢ2、ＷＢ2、ＭｏＢ2、ＲｅＢ2、ＲｕＢｘ等が挙げ
られる。これらの金属の耐酸化性は窒化物より優れる。
よって強誘電体薄膜堆積時、あるいは結晶化に必要な酸
素雰囲気中での熱処理時等にＰｔ層内部を拡散してくる
酸素との反応が少なく、Ｐｔ層との界面に高抵抗層を形
成しにくい。しかも、Ｐｔとも反応しにくく、Ｐｔに対
する良好な拡散バリアとして作用する。このためＰｔ層
を薄くしても接触抵抗や直列寄生容量の小さい良好なキ
ャパシタが得られる。また強誘電体層とホウ化物層は直
接接していないので、界面に酸化物層が形成される心配
もない。またＰｔ層はホウ化物層より結晶性に優れるの
で、この上に形成した強誘電体層の強誘電特性も良好と
なる。Ｐｔ層の厚さとしてはホウ化物層表面の酸化を抑
さえ、且つ上に堆積する強誘電体層の特性を確保するう
えで、１０ｎｍ以上が望ましく、また微細加工性を確保
する点で１００ｎｍ以下が望ましい。
【００１３】上記炭化物としては、例えばＴｉＣ、Ｚｒ
Ｃ、ＷＣ、ＭｏＣ、ＴａＣ等が挙げられる。これらの金
属の電気抵抗は従来のＴｉＮ等の窒化物と同等か小さ
く、かつ耐酸化性は窒化物のみならずホウ化物よりも優
れる。従って、炭化物層と強誘電体層の間にＰｔ等の金
属層を挿入すると、炭化物表面の酸化は更に抑さえられ
る。
Ｃ、ＷＣ、ＭｏＣ、ＴａＣ等が挙げられる。これらの金
属の電気抵抗は従来のＴｉＮ等の窒化物と同等か小さ
く、かつ耐酸化性は窒化物のみならずホウ化物よりも優
れる。従って、炭化物層と強誘電体層の間にＰｔ等の金
属層を挿入すると、炭化物表面の酸化は更に抑さえられ
る。
【００１４】本発明によるキャパシタにおける強誘電体
層としては、ペロブスカイト化合物やタングステンブロ
ンズ化合物が挙げられる。ペロブスカイト化合物の具体
例としては、チタン酸ストロンチウム（ＳｒＴｉ
Ｏ3）、チタン酸バリウム（ＢａＴｉＯ3）、ジルコン酸
チタン酸鉛（Ｐｂ（Ｚｒ，Ｔｉ）Ｏ3）等が挙げられ
る。
層としては、ペロブスカイト化合物やタングステンブロ
ンズ化合物が挙げられる。ペロブスカイト化合物の具体
例としては、チタン酸ストロンチウム（ＳｒＴｉ
Ｏ3）、チタン酸バリウム（ＢａＴｉＯ3）、ジルコン酸
チタン酸鉛（Ｐｂ（Ｚｒ，Ｔｉ）Ｏ3）等が挙げられ
る。
【００１５】また、炭化物層に含まれるＣはＳｉ中に拡
散しても電気的に不活性でありドナーやアクセプタにな
らない。従って下地材料がＳｉである場合、炭化物層が
下地のＳｉと反応しても電気的特性の劣化が殆ど起こら
ない利点がある。
散しても電気的に不活性でありドナーやアクセプタにな
らない。従って下地材料がＳｉである場合、炭化物層が
下地のＳｉと反応しても電気的特性の劣化が殆ど起こら
ない利点がある。
【００１６】なお、強誘電体薄膜層とＰｔ層、Ｐｔ層と
ホウ化物層、Ｐｔ層と炭化物層、強誘電体層と炭化物層
の間に密着性を向上させる等の理由により別の材料が挿
入されていてもよい。
ホウ化物層、Ｐｔ層と炭化物層、強誘電体層と炭化物層
の間に密着性を向上させる等の理由により別の材料が挿
入されていてもよい。
【００１７】
＜実施例１＞ホウ化物層としてＴｉＢ2、その上に形成
する金属層にＰｔを用いたキャパシタの一実施例を示
す。図１は作成したキャパシタの層構造を示す図であ
る。低抵抗シリコン基板１上に厚さ１００ナノメータの
ＴｉＢ2層２を、雰囲気ガスにＡｒを用い、ガス圧を２
Ｐａ、また投入ＲＦ電力を３００Ｗとして、燒結体をタ
ーゲット材に用いたＲＦスパッタ法により堆積した。こ
のＴｉＢ2層２上に、厚さ１００ナノメータのＰｔ層３
を、ＤＣスパッタ法により、雰囲気ガスにＡｒを用い、
ガス圧を２Ｐａ、投入電力を４００Ｗ、また基板温度を
５００℃として堆積した。このＰｔ層上に厚さ１００ナ
ノメータのチタン酸ジルコン酸鉛層４をゾルゲル法で形
成した。使用したゾルは、酢酸鉛、チタンイソプロポキ
シド、ジルコニウムイソプロポキシドをメトキシエタノ
−ル中で反応させたものである。酸素雰囲気中で６５０
℃、２分間のラピッド・サーマル・アニーリングを行い
結晶化させた。さらにメタルマスクを用いてＡｕ上部電
極５を形成してキャパシタを完成させた。
する金属層にＰｔを用いたキャパシタの一実施例を示
す。図１は作成したキャパシタの層構造を示す図であ
る。低抵抗シリコン基板１上に厚さ１００ナノメータの
ＴｉＢ2層２を、雰囲気ガスにＡｒを用い、ガス圧を２
Ｐａ、また投入ＲＦ電力を３００Ｗとして、燒結体をタ
ーゲット材に用いたＲＦスパッタ法により堆積した。こ
のＴｉＢ2層２上に、厚さ１００ナノメータのＰｔ層３
を、ＤＣスパッタ法により、雰囲気ガスにＡｒを用い、
ガス圧を２Ｐａ、投入電力を４００Ｗ、また基板温度を
５００℃として堆積した。このＰｔ層上に厚さ１００ナ
ノメータのチタン酸ジルコン酸鉛層４をゾルゲル法で形
成した。使用したゾルは、酢酸鉛、チタンイソプロポキ
シド、ジルコニウムイソプロポキシドをメトキシエタノ
−ル中で反応させたものである。酸素雰囲気中で６５０
℃、２分間のラピッド・サーマル・アニーリングを行い
結晶化させた。さらにメタルマスクを用いてＡｕ上部電
極５を形成してキャパシタを完成させた。
【００１８】以上で得られたキャパシタのＡｕ上部電極
ー基板間に電圧を印加して誘電特性を調べた結果を図２
に示す。図２からわかるように、良好なヒステリシスカ
ーブが得られている。これは基板からの給電が良好であ
ることを示しており、ＴｉＢ2層とＰｔ層の界面の酸化
やＴｉＢ2層と下地のＳｉ層との反応による影響が電気
的特性上無視できることを示している。
ー基板間に電圧を印加して誘電特性を調べた結果を図２
に示す。図２からわかるように、良好なヒステリシスカ
ーブが得られている。これは基板からの給電が良好であ
ることを示しており、ＴｉＢ2層とＰｔ層の界面の酸化
やＴｉＢ2層と下地のＳｉ層との反応による影響が電気
的特性上無視できることを示している。
【００１９】また、本実施例ではＰｔ電極をスパッタ法
により形成した場合について述べたが、真空蒸着法によ
り形成したＰｔ電極についても同様の結果が得られた。
により形成した場合について述べたが、真空蒸着法によ
り形成したＰｔ電極についても同様の結果が得られた。
【００２０】本実施例ではホウ化物としてＴｉＢ2を用
いた場合について説明したが、その他のホウ化物を用い
てもよい。またホウ化物層の上に形成するＰｔ層の代わ
りにＰｄ、Ｉｒ、Ｒｈ、Ｒｅ、ＲｕＯ2を用いた場合も
同様である。
いた場合について説明したが、その他のホウ化物を用い
てもよい。またホウ化物層の上に形成するＰｔ層の代わ
りにＰｄ、Ｉｒ、Ｒｈ、Ｒｅ、ＲｕＯ2を用いた場合も
同様である。
【００２１】また、本実施例ではＴｉＢ2層上にＰｔ層
を形成したが、ＴｉＣ層上に形成しても良い。ＴｉＣ膜
の形成方法としては、例えば燒結体をターゲット材に用
いたＲＦスパッタ法を用いればよい。
を形成したが、ＴｉＣ層上に形成しても良い。ＴｉＣ膜
の形成方法としては、例えば燒結体をターゲット材に用
いたＲＦスパッタ法を用いればよい。
【００２２】＜実施例２＞図３から図７は、本発明を用
いたメモリセルの実施例である。本実施例では、蓄積容
量部をトランジスタの上部に設けた平坦なメモリセル構
造を用いた。
いたメモリセルの実施例である。本実施例では、蓄積容
量部をトランジスタの上部に設けた平坦なメモリセル構
造を用いた。
【００２３】まず、図３に示すように、スイッチ用トラ
ンジスタを従来のＭＯＳＦＥＴ形成工程により形成す
る。ここで２１はｐ型半導体基板、２２は素子間分離絶
縁膜、２３はゲート酸化膜、２４はゲート電極となるワ
ード線、２５、２６はｎ型不純物拡散層（リン）、２７
は層間絶縁膜である。表面全体に公知のＣＶＤ法を用い
て厚さ５０ｎｍのＳｉＯ2２８と、厚さ６００ｎｍのＳ
ｉ3Ｎ4２９をそれぞれ堆積させ、膜厚分のＳｉ3Ｎ4をエ
ッチングすることによりワード線間に絶縁膜を埋め込ん
だ。ＳｉＯ2２８は、次の工程でビット線を加工する際
の下地となり、基板表面が露出したり素子間分離絶縁膜
が削られるのを防ぐ働きがある。
ンジスタを従来のＭＯＳＦＥＴ形成工程により形成す
る。ここで２１はｐ型半導体基板、２２は素子間分離絶
縁膜、２３はゲート酸化膜、２４はゲート電極となるワ
ード線、２５、２６はｎ型不純物拡散層（リン）、２７
は層間絶縁膜である。表面全体に公知のＣＶＤ法を用い
て厚さ５０ｎｍのＳｉＯ2２８と、厚さ６００ｎｍのＳ
ｉ3Ｎ4２９をそれぞれ堆積させ、膜厚分のＳｉ3Ｎ4をエ
ッチングすることによりワード線間に絶縁膜を埋め込ん
だ。ＳｉＯ2２８は、次の工程でビット線を加工する際
の下地となり、基板表面が露出したり素子間分離絶縁膜
が削られるのを防ぐ働きがある。
【００２４】次に図４に示すように、ビット線が基板表
面のｎ型拡散層と接触する部分２５および、蓄積電極が
基板表面のｎ型拡散層と接触する部分２６を公知のホト
リソグラフィ法とドライエッチング法を用いて開口し
た。ＣＶＤ法を用いて厚さ６００ｎｍのｎ型の不純物を
含む多結晶シリコンを堆積させた後、膜厚分のエッチン
グをすることにより、前述のエッチングにより形成され
た穴の内部に多結晶シリコン３１、３２を埋め込んだ。
面のｎ型拡散層と接触する部分２５および、蓄積電極が
基板表面のｎ型拡散層と接触する部分２６を公知のホト
リソグラフィ法とドライエッチング法を用いて開口し
た。ＣＶＤ法を用いて厚さ６００ｎｍのｎ型の不純物を
含む多結晶シリコンを堆積させた後、膜厚分のエッチン
グをすることにより、前述のエッチングにより形成され
た穴の内部に多結晶シリコン３１、３２を埋め込んだ。
【００２５】次に図５に示すように、表面全体に公知の
ＣＶＤ法を用いて絶縁膜４１を堆積させ、ビット線を基
板の拡散層２５と電気的に接続するため多結晶シリコン
３１の上部の絶縁膜４１を公知のホトリソグラフィ法と
ドライエッチング法を用いて開口した。次に、ビット線
材料である金属のシリサイドと多結晶シリコンの積層膜
を堆積し、この上に厚さ２００ｎｍのＳｉＯ2４３を堆
積し、ＳｉＯ2４３とビット線４２を公知のホトリソグ
ラフィ法とドライエッチング法を用いて加工して所望の
パターンを有するビット線４２を形成した。次に、膜厚
１５０ｎｍのＳｉ3Ｎ4をＣＶＤ法により堆積し、ドライ
エッチング法によりエッチングして、ビット線の側壁部
にＳｉ3Ｎ4のサイドウォールスペーサ４４を形成し、ビ
ット線を絶縁した。多結晶シリコン３２の上部の絶縁膜
４１を公知のホトリソグラフィ法とドライエッチング法
を用いて開口した。
ＣＶＤ法を用いて絶縁膜４１を堆積させ、ビット線を基
板の拡散層２５と電気的に接続するため多結晶シリコン
３１の上部の絶縁膜４１を公知のホトリソグラフィ法と
ドライエッチング法を用いて開口した。次に、ビット線
材料である金属のシリサイドと多結晶シリコンの積層膜
を堆積し、この上に厚さ２００ｎｍのＳｉＯ2４３を堆
積し、ＳｉＯ2４３とビット線４２を公知のホトリソグ
ラフィ法とドライエッチング法を用いて加工して所望の
パターンを有するビット線４２を形成した。次に、膜厚
１５０ｎｍのＳｉ3Ｎ4をＣＶＤ法により堆積し、ドライ
エッチング法によりエッチングして、ビット線の側壁部
にＳｉ3Ｎ4のサイドウォールスペーサ４４を形成し、ビ
ット線を絶縁した。多結晶シリコン３２の上部の絶縁膜
４１を公知のホトリソグラフィ法とドライエッチング法
を用いて開口した。
【００２６】次に、図６に示すように、ＢＰＳＧなどの
シリコン酸化膜系の絶縁膜５１を堆積させ、平坦化し
た。この絶縁膜５１は、基板表面を平坦化するのに十分
な膜厚とする必要がある。本実施例では、絶縁膜５１の
膜厚を５００ｎｍとした。ＣＶＤ法により基板表面にＳ
ｉＯ2を堆積し、エッチバック法により平坦化する方法
を用いても良い。次いで公知のホトリソグラフィ法とド
ライエッチング法を用いてコンタクト孔を形成する。次
に、埋め込み用のリンドープ非晶質シリコン膜５２をＣ
ＶＤ法により２００ｎｍ堆積した後、ドライエッチング
法によりエッチバックして、コンタクト孔を埋めた。
シリコン酸化膜系の絶縁膜５１を堆積させ、平坦化し
た。この絶縁膜５１は、基板表面を平坦化するのに十分
な膜厚とする必要がある。本実施例では、絶縁膜５１の
膜厚を５００ｎｍとした。ＣＶＤ法により基板表面にＳ
ｉＯ2を堆積し、エッチバック法により平坦化する方法
を用いても良い。次いで公知のホトリソグラフィ法とド
ライエッチング法を用いてコンタクト孔を形成する。次
に、埋め込み用のリンドープ非晶質シリコン膜５２をＣ
ＶＤ法により２００ｎｍ堆積した後、ドライエッチング
法によりエッチバックして、コンタクト孔を埋めた。
【００２７】次に、図７に示すように、厚さ１００ｎｍ
のＴｉＢ2膜６１を形成した。本実施例では、実施例１
で示した通りＴｉＢ2燒結体をターゲットに用いるＲＦ
スパッタ法により堆積した。さらに厚さ１００ｎｍのＰ
ｔ下地電極６２をＤＣスパッタ法により形成した。ＤＣ
スパッタ法によりＴｉＮ膜を５０ｎｍ被着し、フォトレ
ジストをマスクにＳＦ6を用いたドライエッチング法に
よりＴｉＮにパターンを転写し、このＴｉＮをマスクに
用いたスパッタエッチング法によりＰｔ下地電極６２を
パターニングした。次にウェットエッチング法によりマ
スクに用いたＴｉＮを除去した後、強誘電体薄膜６３を
形成した。本実施例では、前述のゾルゲル法により、厚
さ約１００ｎｍのチタン酸ジルコン酸鉛（Ｐｂ（Ｚｒ
0.5Ｔｉ0.5）Ｏ3）薄膜を形成した後、酸素雰囲気中で
６５０℃、１２０秒の熱処理を行ない結晶化させた。そ
の後、プレート電極を被着し、これをパターンニングし
てメモリセルのキャパシタを完成させる。但し図７にお
いては、図面が複雑になるためプレート電極は示されて
いない。
のＴｉＢ2膜６１を形成した。本実施例では、実施例１
で示した通りＴｉＢ2燒結体をターゲットに用いるＲＦ
スパッタ法により堆積した。さらに厚さ１００ｎｍのＰ
ｔ下地電極６２をＤＣスパッタ法により形成した。ＤＣ
スパッタ法によりＴｉＮ膜を５０ｎｍ被着し、フォトレ
ジストをマスクにＳＦ6を用いたドライエッチング法に
よりＴｉＮにパターンを転写し、このＴｉＮをマスクに
用いたスパッタエッチング法によりＰｔ下地電極６２を
パターニングした。次にウェットエッチング法によりマ
スクに用いたＴｉＮを除去した後、強誘電体薄膜６３を
形成した。本実施例では、前述のゾルゲル法により、厚
さ約１００ｎｍのチタン酸ジルコン酸鉛（Ｐｂ（Ｚｒ
0.5Ｔｉ0.5）Ｏ3）薄膜を形成した後、酸素雰囲気中で
６５０℃、１２０秒の熱処理を行ない結晶化させた。そ
の後、プレート電極を被着し、これをパターンニングし
てメモリセルのキャパシタを完成させる。但し図７にお
いては、図面が複雑になるためプレート電極は示されて
いない。
【００２８】このキャパシタの誘電特性を、図２に示し
たものと同様に測定した。キャパシタの面積を０．２〜
１００μｍ2まで変化させた試料について調べたとこ
ろ、いずれも基板からの給電が可能であり良好なヒステ
リシスカーブが得られた。
たものと同様に測定した。キャパシタの面積を０．２〜
１００μｍ2まで変化させた試料について調べたとこ
ろ、いずれも基板からの給電が可能であり良好なヒステ
リシスカーブが得られた。
【００２９】チタン酸ジルコン酸鉛（Ｐｂ（Ｚｒ0.5Ｔ
ｉ0.5）Ｏ3）薄膜の形成方法としては、高周波マグネト
ロンスパッタ法を用いてもよい。高周波パワ−２００
Ｗ、スパッタガスとしてＡｒ９０％、Ｏ2１０％を用
い、高周波パワ−２００Ｗ、ガス圧１０Ｐａ、基板温度
６５０℃で成膜した場合、ほぼ同様の特性が得られた。
従って本発明で示した方法で下部電極を形成すれば、非
晶質の強誘電体をポストアニールで結晶化する方法で
も、あるいは結晶化した膜を直接形成する方法でも拡散
防止膜とＰｔ膜の界面が酸化される心配がない。従って
反応性蒸着法やＣＶＤ法を用いてもよい。
ｉ0.5）Ｏ3）薄膜の形成方法としては、高周波マグネト
ロンスパッタ法を用いてもよい。高周波パワ−２００
Ｗ、スパッタガスとしてＡｒ９０％、Ｏ2１０％を用
い、高周波パワ−２００Ｗ、ガス圧１０Ｐａ、基板温度
６５０℃で成膜した場合、ほぼ同様の特性が得られた。
従って本発明で示した方法で下部電極を形成すれば、非
晶質の強誘電体をポストアニールで結晶化する方法で
も、あるいは結晶化した膜を直接形成する方法でも拡散
防止膜とＰｔ膜の界面が酸化される心配がない。従って
反応性蒸着法やＣＶＤ法を用いてもよい。
【００３０】本実施例は、強誘電体としてチタン酸ジル
コン酸鉛（Ｐｂ（ＴｉxＺｒ1-x）Ｏ3，ｘ＝０．５の場
合）を例として示したが、組成の異なるチタン酸ジルコ
ン酸鉛やチタン酸バリウム・ストロンチウム（（Ｂａx
Ｓｒ1-x）ＴｉＯ3（ｘは０以上１以下））、チタン酸ジ
ルコン酸バリウム鉛、ビスマス系層状強誘電体を用いて
も同様にメモリセルを形成できる。
コン酸鉛（Ｐｂ（ＴｉxＺｒ1-x）Ｏ3，ｘ＝０．５の場
合）を例として示したが、組成の異なるチタン酸ジルコ
ン酸鉛やチタン酸バリウム・ストロンチウム（（Ｂａx
Ｓｒ1-x）ＴｉＯ3（ｘは０以上１以下））、チタン酸ジ
ルコン酸バリウム鉛、ビスマス系層状強誘電体を用いて
も同様にメモリセルを形成できる。
【００３１】
【発明の効果】本発明によれば、強誘電体薄膜を用いる
キャパシタにおける接触抵抗の増大や直列寄生容量の発
生を抑さえることができ、電極部分の劣化がなく、微細
加工性に優れ、かつ電気的特性の良好な半導体装置を得
ることができる。
キャパシタにおける接触抵抗の増大や直列寄生容量の発
生を抑さえることができ、電極部分の劣化がなく、微細
加工性に優れ、かつ電気的特性の良好な半導体装置を得
ることができる。
【図面の簡単な説明】
【図１】本発明の実施例１に示すキャパシタの層構造を
示す図である。
示す図である。
【図２】図１に示したキャパシタの誘電特性を示す図で
ある。
ある。
【図３】本発明を用いたメモリセルの製造工程を示す断
面図である。
面図である。
【図４】本発明を用いたメモリセルの製造工程を示す断
面図である。
面図である。
【図５】本発明を用いたメモリセルの製造工程を示す断
面図である。
面図である。
【図６】本発明を用いたメモリセルの製造工程を示す断
面図である。
面図である。
【図７】本発明を用いたメモリセルの製造工程を示す断
面図である。
面図である。
１…低抵抗Ｓｉ基板、２…ＴｉＢ２層、３…Ｐｔ層、４
…チタン酸ジルコン酸鉛層、５…Ａｕ上部電極、２１…
半導体基板、２２…素子間分離酸化膜、２３…ゲート酸
化膜、２４…ワード線、２５…不純物拡散層（ビット線
が基板表面のｎ型拡散層と接触する部分）、２６…不純
物拡散層（蓄積電極が基板表面のｎ型拡散層と接触する
部分）、２７、２８…層間絶縁膜、２９…Ｓｉ３Ｎ４
膜、３１、３２…多結晶シリコン（コンタクト用パッ
ド）、４１…層間絶縁膜、４２…ビット線、４３…層間
絶縁膜、４４……Ｓｉ３Ｎ４膜、５１…層間絶縁膜、５
２…多結晶シリコン（コンタクト用パッド）、６１…Ｔ
ｉＢ２層、６２…Ｐｔ下地電極層、６３…強誘電体薄
膜、６４…プレート電極。
…チタン酸ジルコン酸鉛層、５…Ａｕ上部電極、２１…
半導体基板、２２…素子間分離酸化膜、２３…ゲート酸
化膜、２４…ワード線、２５…不純物拡散層（ビット線
が基板表面のｎ型拡散層と接触する部分）、２６…不純
物拡散層（蓄積電極が基板表面のｎ型拡散層と接触する
部分）、２７、２８…層間絶縁膜、２９…Ｓｉ３Ｎ４
膜、３１、３２…多結晶シリコン（コンタクト用パッ
ド）、４１…層間絶縁膜、４２…ビット線、４３…層間
絶縁膜、４４……Ｓｉ３Ｎ４膜、５１…層間絶縁膜、５
２…多結晶シリコン（コンタクト用パッド）、６１…Ｔ
ｉＢ２層、６２…Ｐｔ下地電極層、６３…強誘電体薄
膜、６４…プレート電極。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/8247 29/788 29/792 (72)発明者 平谷 正彦 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 三木 浩史 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 松井 裕一 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内
Claims (9)
- 【請求項１】４ａ族、５ａ族、６ａ族、７ａ族、８族の
遷移金属元素より選ばれた少なくとも１種類のホウ化物
からなる第１の金属膜と、前記第１の金属膜上に設けら
れたＰｔ、Ｐｄ、Ｉｒ、Ｒｈ、Ｒｅ、ＲｕＯ2のいずれ
かからなる第２の金属膜と、前記第２の金属膜上に設け
られた強誘電体膜と、前記強誘電体膜上に設けられた上
部電極と有することを特徴とするキャパシタ。 - 【請求項２】前記第２の金属膜の厚さが１０ｎｍ以上か
つ１００ｎｍ以下であることを特徴とする請求項１に記
載のキャパシタ。 - 【請求項３】４ａ族、５ａ族、６ａ族、７ａ族、８族の
遷移金属元素より選ばれた少なくとも１種類の炭化物か
らなる第１の金属膜と、前記第１の金属膜上に設けられ
たＰｔ、Ｐｄ、Ｉｒ、Ｒｈ、Ｒｅ、ＲｕＯ2のいずれか
からなる第２の金属膜と、前記第２の金属膜上に設けら
れた強誘電体膜と、前記強誘電体膜上に設けられた上部
電極と有することを特徴とするキャパシタ。 - 【請求項４】前記第２の金属膜の厚さが１０ｎｍ以上か
つ１００ｎｍ以下であることを特徴とする請求項３に記
載のキャパシタ。 - 【請求項５】多結晶シリコン膜上に設けられた４ａ族、
５ａ族、６ａ族、７ａ族、８族の遷移金属元素より選ば
れた少なくとも１種類の炭化物からなる第１の金属膜
と、前記第１の金属膜上に設けられたＰｔ、Ｐｄ、Ｉ
ｒ、Ｒｈ、Ｒｅ、ＲｕＯ2のいずれかからなる第２の金
属膜と、前記第２の金属膜上に設けられた強誘電体膜
と、前記強誘電体膜上に設けられた上部電極とを有する
ことを特徴とする半導体装置。 - 【請求項６】ソース及びドレインを有するＭＩＳ型トラ
ンジスタと、前記ドレインに接続された４ａ族、５ａ
族、６ａ族、７ａ族、８族の遷移金属元素より選ばれた
少なくとも１種類のホウ化物からなる第１の金属膜と、
前記第１の金属層上に設けられたＰｔ、Ｐｄ、Ｉｒ、Ｒ
ｈ、Ｒｅ、ＲｕＯ2のいずれかの第２の金属膜と、前記
第２の金属膜上に形成された強誘電体膜と、前記強誘電
体膜上に形成された上部電極とを有することを特徴とす
る半導体装置。 - 【請求項７】基体上に、４ａ族、５ａ族、６ａ族、７ａ
族、８族の遷移金属元素より選ばれた少なくとも１種類
のホウ化物からなる第１の金属膜を形成する工程と、前
記第１の金属膜上にＰｔ、Ｐｄ、Ｉｒ、Ｒｈ、Ｒｅ、Ｒ
ｕＯ2のいずれかの第２の金属膜を形成する工程と、前
記第２の金属膜上に強誘電体膜を形成する工程と、前記
強誘電体膜上に上部電極を形成する工程と有することを
特徴とする半導体装置の製造方法。 - 【請求項８】基体上に、４ａ族、５ａ族、６ａ族、７ａ
族、８族の遷移金属元素より選ばれた少なくとも１種類
の炭化物からなる第１の金属膜を形成する工程と、前記
第１の金属膜上にＰｔ、Ｐｄ、Ｉｒ、Ｒｈ、Ｒｅ、Ｒｕ
Ｏ2のいずれかからなる第２の金属膜を形成する工程
と、前記第２の金属膜上に強誘電体膜を形成する工程
と、前記強誘電体膜上に上部電極を形成する工程とを有
することを特徴とする半導体装置の製造方法。 - 【請求項９】ソース及びドレインを有するＭＩＳ型トラ
ンジスタを形成する工程と、前記ドレインに接続された
４ａ族、５ａ族、６ａ族、７ａ族、８族の遷移金属元素
より選ばれた少なくとも１種類のホウ化物からなる第１
の金属膜を形成する工程と、前記第１の金属層上にＰ
ｔ、Ｐｄ、Ｉｒ、Ｒｈ、Ｒｅ、ＲｕＯ2のいずれかの第
２の金属膜を形成する工程と、前記第２の金属膜上に強
誘電体膜を形成する工程と、前記強誘電体膜上に上部電
極を形成する工程とを有することを特徴とする半導体装
置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8016399A JPH09213904A (ja) | 1996-02-01 | 1996-02-01 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8016399A JPH09213904A (ja) | 1996-02-01 | 1996-02-01 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09213904A true JPH09213904A (ja) | 1997-08-15 |
Family
ID=11915178
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8016399A Pending JPH09213904A (ja) | 1996-02-01 | 1996-02-01 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09213904A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001313376A (ja) * | 2000-04-24 | 2001-11-09 | Ramtron Corp | プラチナ下部電極および強誘電性キャパシタの製造方法、ならびに強誘電性キャパシタ |
| US6525427B2 (en) | 1999-01-04 | 2003-02-25 | International Business Machines Corporation | BEOL decoupling capacitor |
-
1996
- 1996-02-01 JP JP8016399A patent/JPH09213904A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6525427B2 (en) | 1999-01-04 | 2003-02-25 | International Business Machines Corporation | BEOL decoupling capacitor |
| JP2001313376A (ja) * | 2000-04-24 | 2001-11-09 | Ramtron Corp | プラチナ下部電極および強誘電性キャパシタの製造方法、ならびに強誘電性キャパシタ |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5489548A (en) | Method of forming high-dielectric-constant material electrodes comprising sidewall spacers | |
| US5811851A (en) | Pre-oxidizing high-dielectric-constant material electrodes | |
| US5573979A (en) | Sloped storage node for a 3-D dram cell structure | |
| JP3319994B2 (ja) | 半導体記憶素子 | |
| US5566045A (en) | High-dielectric-constant material electrodes comprising thin platinum layers | |
| US6798010B2 (en) | Ferroelectric memory devices | |
| JPH08274256A (ja) | 半導体装置及びその製造方法 | |
| JP2003068987A (ja) | 半導体記憶装置およびその製造方法 | |
| US20040259307A1 (en) | Semiconductor memory device having plug contacted to a capacitor electrode and method for fabricating a capacitor of the semiconductor memory devcie | |
| JP3931113B2 (ja) | 半導体装置及びその製造方法 | |
| WO1997033316A1 (fr) | Composant a semi-conducteur et sa fabrication | |
| US6297085B1 (en) | Method for manufacturing ferroelectric capacitor and method for manufacturing ferroelectric memory | |
| JP2002076298A (ja) | 半導体記憶装置およびその製造方法 | |
| JP2001237395A (ja) | 半導体記憶装置 | |
| JP3643314B2 (ja) | キャパシタ・スタック構造の下部電極の製造方法 | |
| JP2002203948A (ja) | 半導体装置 | |
| JPH09213904A (ja) | 半導体装置及びその製造方法 | |
| JP4375561B2 (ja) | 半導体記憶装置及びその製造方法 | |
| JPH10173149A (ja) | 半導体装置およびその製造方法 | |
| JPH08236719A (ja) | 白金薄膜、半導体装置及びそれらの製造方法 | |
| JP3627814B2 (ja) | 集積回路用コンデンサの構造およびその製造方法 | |
| JP4289843B2 (ja) | 半導体素子のキャパシタ製造方法 | |
| JP2002289809A (ja) | 半導体装置およびその製造方法 | |
| JPH09289291A (ja) | 誘電体キャパシタ及び誘電体メモリ装置と、これらの製造方法 | |
| JP2003197772A (ja) | キャパシタ、半導体記憶装置およびその製造方法 |