JPH09213907A - 半導体素子の製造方法 - Google Patents
半導体素子の製造方法Info
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- JPH09213907A JPH09213907A JP8350688A JP35068896A JPH09213907A JP H09213907 A JPH09213907 A JP H09213907A JP 8350688 A JP8350688 A JP 8350688A JP 35068896 A JP35068896 A JP 35068896A JP H09213907 A JPH09213907 A JP H09213907A
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- H10W10/0126—Manufacture or treatment of isolation regions comprising dielectric materials using local oxidation of silicon [LOCOS] comprising introducing electrical impurities in local oxidation regions, e.g. to alter LOCOS oxide growth characteristics introducing electrical active impurities in local oxidation regions to create channel stoppers
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- Element Separation (AREA)
- Local Oxidation Of Silicon (AREA)
- Semiconductor Memories (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】 メモリチップのペリフェリ領域における漏洩
電流を防止する。 【解決手段】 同一メモリチップのセル領域は改良形Ｌ
ＯＣＯＳ法を用いて形成し、ペリフェリ領域は通常のＬ
ＯＣＯＳ法を用いて形成し、ペリフェリ領域のフィール
ド酸化膜１４下方側のみにＮ−フィールド１０’及びＰ
−フィールド１１’を形成し、ペリフェリ領域上のアク
ティブ領域を優秀に確保して、アクティブエッジ領域か
ら発生するダブルハンプ現象を防止する。
電流を防止する。 【解決手段】 同一メモリチップのセル領域は改良形Ｌ
ＯＣＯＳ法を用いて形成し、ペリフェリ領域は通常のＬ
ＯＣＯＳ法を用いて形成し、ペリフェリ領域のフィール
ド酸化膜１４下方側のみにＮ−フィールド１０’及びＰ
−フィールド１１’を形成し、ペリフェリ領域上のアク
ティブ領域を優秀に確保して、アクティブエッジ領域か
ら発生するダブルハンプ現象を防止する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体素子の製造
方法に係るもので、詳しくは、素子の隔離(isolation)
構造を有した半導体素子の製造方法に関するものであ
る。
方法に係るもので、詳しくは、素子の隔離(isolation)
構造を有した半導体素子の製造方法に関するものであ
る。
【０００２】
【従来の技術】６４ＭＤＲＡＭ（以下、ＤＲＡＭと称す
る）の半導体素子を、改良形ＬＯＣＯＳ(local oxidati
on of silicon)法を適用して製造する従来の方法を、図
２を用いて説明する。第１工程として、図９（Ａ）及び
（Ｂ）に示すように、ペリフェリ(periphery) 領域（基
板内に第１導電型ｐウェル７及び第２導電型ｎウェル５
の形成された部分）とセル(cell)領域（基板内に第１導
電型ｐウェル７の形成された部分）とに区分された基板
１上に絶縁膜のベース酸化膜８を成長する。
る）の半導体素子を、改良形ＬＯＣＯＳ(local oxidati
on of silicon)法を適用して製造する従来の方法を、図
２を用いて説明する。第１工程として、図９（Ａ）及び
（Ｂ）に示すように、ペリフェリ(periphery) 領域（基
板内に第１導電型ｐウェル７及び第２導電型ｎウェル５
の形成された部分）とセル(cell)領域（基板内に第１導
電型ｐウェル７の形成された部分）とに区分された基板
１上に絶縁膜のベース酸化膜８を成長する。
【０００３】次いで、第２工程として、図10（Ａ）及び
（Ｂ）に示すように、該ベース酸化膜８上に第１酸化防
止膜としての第１窒化膜９を蒸着し、該第１窒化膜９上
のアクティブ領域に写真食刻工程を施して感光膜４を形
成する。次いで、第３工程として、図11（Ａ）及び
（Ｂ）に示すように、該感光膜４をマスクとして第２窒
化膜９とベース酸化膜８とを食刻し、前記基板１上のペ
リフェリ領域及びセル領域にアクティブ領域を形成す
る。
（Ｂ）に示すように、該ベース酸化膜８上に第１酸化防
止膜としての第１窒化膜９を蒸着し、該第１窒化膜９上
のアクティブ領域に写真食刻工程を施して感光膜４を形
成する。次いで、第３工程として、図11（Ａ）及び
（Ｂ）に示すように、該感光膜４をマスクとして第２窒
化膜９とベース酸化膜８とを食刻し、前記基板１上のペ
リフェリ領域及びセル領域にアクティブ領域を形成す
る。
【０００４】次いで、第４工程として、図12（Ａ）及び
（Ｂ）に示すように、前記感光膜４を除去した後、前記
基板１上のペリフェリ領域中第２導電型ｎウェル５の形
成された部位のみにアクティブ領域用パターンが十分に
覆われる程度の厚さで再び感光膜４を形成する。その
後、該感光膜４をマスクとし前記基板１内に高濃度の第
１導電型不純物のｐ+ 不純物をイオン注入し、ペリフェ
リ領域とセル領域との第１導電型ｐウェル７内に第１フ
ィールドイオン注入領域として、Ｎ−フィールドイオン
注入領域のｐ+ 領域１０を形成した後、前記感光膜４を
除去する。
（Ｂ）に示すように、前記感光膜４を除去した後、前記
基板１上のペリフェリ領域中第２導電型ｎウェル５の形
成された部位のみにアクティブ領域用パターンが十分に
覆われる程度の厚さで再び感光膜４を形成する。その
後、該感光膜４をマスクとし前記基板１内に高濃度の第
１導電型不純物のｐ+ 不純物をイオン注入し、ペリフェ
リ領域とセル領域との第１導電型ｐウェル７内に第１フ
ィールドイオン注入領域として、Ｎ−フィールドイオン
注入領域のｐ+ 領域１０を形成した後、前記感光膜４を
除去する。
【０００５】次いで、第５工程として、図13（Ａ）及び
（Ｂ）に示すように、前記基板１のペリフェリ領域及び
セル領域の第１導電型ｐウェル７の形成された部位のみ
にアクティブ領域用パターンが十分に覆われる程度の厚
さに感光膜４を形成した後、該感光膜４をマスクとし基
板１全面に高濃度の第２導電型不純物のｎ+ 不純物をイ
オン注入して、ペリフェリ領域の第２導電型ｎウェル５
内に第２フィールドイオン注入領域として、Ｐ−フィー
ルドイオン注入領域のｎ+ 領域１１を形成し、前記感光
膜４を除去する。
（Ｂ）に示すように、前記基板１のペリフェリ領域及び
セル領域の第１導電型ｐウェル７の形成された部位のみ
にアクティブ領域用パターンが十分に覆われる程度の厚
さに感光膜４を形成した後、該感光膜４をマスクとし基
板１全面に高濃度の第２導電型不純物のｎ+ 不純物をイ
オン注入して、ペリフェリ領域の第２導電型ｎウェル５
内に第２フィールドイオン注入領域として、Ｐ−フィー
ルドイオン注入領域のｎ+ 領域１１を形成し、前記感光
膜４を除去する。
【０００６】次いで、第６工程として、図14（Ａ）及び
（Ｂ）に示すように、ＬＯＣＯＳ熱処理(annealing) を
施して前記第１窒化膜９及び基板１上に第２酸化防止膜
として薄膜の第２窒化膜１２を蒸着した後、該第２窒化
膜１２上にＨＬＤ絶縁膜１３を蒸着する。次いで、第７
工程として、図15（Ａ）及び（Ｂ）に示すように、該Ｈ
ＬＤ絶縁膜１３と第２窒化膜１２とを乾式食刻してアク
ティブ領域用パターン側面にＨＬＤ絶縁膜１３及び第２
窒化膜１２からなる側壁スペーサを形成し、該側壁スペ
ーサをマスクとしシリコン基板を乾式食刻する。
（Ｂ）に示すように、ＬＯＣＯＳ熱処理(annealing) を
施して前記第１窒化膜９及び基板１上に第２酸化防止膜
として薄膜の第２窒化膜１２を蒸着した後、該第２窒化
膜１２上にＨＬＤ絶縁膜１３を蒸着する。次いで、第７
工程として、図15（Ａ）及び（Ｂ）に示すように、該Ｈ
ＬＤ絶縁膜１３と第２窒化膜１２とを乾式食刻してアク
ティブ領域用パターン側面にＨＬＤ絶縁膜１３及び第２
窒化膜１２からなる側壁スペーサを形成し、該側壁スペ
ーサをマスクとしシリコン基板を乾式食刻する。
【０００７】以後の工程からは、便宜上、ペリフェリ領
域の第１導電型ウェル７及び第２導電型ウェル５は相互
に段差のない状態として表示する。次いで、第８工程と
して、図16（Ａ）及び（Ｂ）に示すように、フィールド
酸化処理を行なってフィールド酸化膜１４を形成し、Ｈ
ＬＤ絶縁膜１３を除去した後フィールド拡散(diffusio
n) を行なう。その結果、ペリフェリ領域及びセル領域
の第１導電型ｐウェル７内にＮ−フィールド１０’が形
成され、第２導電型ｎウェル５内にＰ−フィールド１
１’が形成される。
域の第１導電型ウェル７及び第２導電型ウェル５は相互
に段差のない状態として表示する。次いで、第８工程と
して、図16（Ａ）及び（Ｂ）に示すように、フィールド
酸化処理を行なってフィールド酸化膜１４を形成し、Ｈ
ＬＤ絶縁膜１３を除去した後フィールド拡散(diffusio
n) を行なう。その結果、ペリフェリ領域及びセル領域
の第１導電型ｐウェル７内にＮ−フィールド１０’が形
成され、第２導電型ｎウェル５内にＰ−フィールド１
１’が形成される。
【０００８】次いで、第９工程として、図17（Ａ）及び
（Ｂ）に示すように、前記第１窒化膜９及び第２窒化膜
１２を除去し、前記ベース酸化膜８を除去して、半導体
素子の隔離構造の製造を終了する。即ち、このような従
来改良形ＬＯＣＯＳ法は、フィールド酸化膜１４、Ｎ−
フィールド１０’、及びＰ−フィールド１１’によりア
クティブ領域と素子形成領域とが隔離されている。
（Ｂ）に示すように、前記第１窒化膜９及び第２窒化膜
１２を除去し、前記ベース酸化膜８を除去して、半導体
素子の隔離構造の製造を終了する。即ち、このような従
来改良形ＬＯＣＯＳ法は、フィールド酸化膜１４、Ｎ−
フィールド１０’、及びＰ−フィールド１１’によりア
クティブ領域と素子形成領域とが隔離されている。
【０００９】そして、このような改良形ＬＯＣＯＳ法を
用いて半導体素子を製造すると、フィールド酸化膜のバ
ーズビーク（bird's beak ）部分が相当な急斜面に形成
され、アクティブ領域が良好に確保されて、セル領域は
極めて優秀に確保されるという長点があった。
用いて半導体素子を製造すると、フィールド酸化膜のバ
ーズビーク（bird's beak ）部分が相当な急斜面に形成
され、アクティブ領域が良好に確保されて、セル領域は
極めて優秀に確保されるという長点があった。
【００１０】
【発明が解決しようとする課題】しかしながら、このよ
うな従来の半導体素子の製造方法においては、セル領域
を除いたペリフェリ領域上フィールド酸化膜１４と基板
表面アクティブ領域との間にＮ−フィールド１０’及び
Ｐ−フィールド１１’が夫々形成され、それらＮ−フィ
ールド１０’及びＰ−フィールド１１’側に位置した寄
生的なトランジスタが優先的にターンオンするダブルハ
ンプ(double hump) 現象が発生するため、全てのメモリ
を駆動させる回路の位置されたペリフェリ領域から漏洩
電流及び待機電流(stand-by current)が発生し、素子の
動作特性を低下させるという不都合な点があった。
うな従来の半導体素子の製造方法においては、セル領域
を除いたペリフェリ領域上フィールド酸化膜１４と基板
表面アクティブ領域との間にＮ−フィールド１０’及び
Ｐ−フィールド１１’が夫々形成され、それらＮ−フィ
ールド１０’及びＰ−フィールド１１’側に位置した寄
生的なトランジスタが優先的にターンオンするダブルハ
ンプ(double hump) 現象が発生するため、全てのメモリ
を駆動させる回路の位置されたペリフェリ領域から漏洩
電流及び待機電流(stand-by current)が発生し、素子の
動作特性を低下させるという不都合な点があった。
【００１１】本発明の目的は、デザインルールの厳しい
セル領域には改良形ＬＯＣＯＳ法を適用し、漏洩電流の
発生し易い通常のペリフェリ領域にはＬＯＣＯＳ法を適
用して素子の隔離構造を形成し、ダブルハンプ現象を防
止し得る半導体素子の製造方法を提供しようとするもの
である。
セル領域には改良形ＬＯＣＯＳ法を適用し、漏洩電流の
発生し易い通常のペリフェリ領域にはＬＯＣＯＳ法を適
用して素子の隔離構造を形成し、ダブルハンプ現象を防
止し得る半導体素子の製造方法を提供しようとするもの
である。
【００１２】
【課題を解決するための手段】このため、請求項１に係
る発明では、基板上の、第１導電型ウェル（７）と第２
導電型ウェル（５）との形成されたペリフェリ領域およ
び第１導電型ウェル（７）の形成されたセル領域に、絶
縁膜（８）及び第１酸化防止膜（９）を順次形成する工
程と、前記セル領域の基板表面所定部位が露出されるよ
うに前記第１酸化防止膜（９）及び絶縁膜（８）を選択
食刻して前記セル領域のアクティブ領域を形成する工程
と、前記セル領域の露出された前記第１導電型ウェル
（７）に高濃度の第１導電型不純物をイオン注入し、前
記セル領域の前記第１導電型ウェル（７）内に第１フィ
ールドイオン注入領域（１０）を形成する工程と、前記
セル領域の前記アクティブ領域側面に側壁スペーサを形
成する工程と、前記ペリフェリ領域の基板表面所定部位
が露出されるように前記第１酸化防止膜（９）及び絶縁
膜（８）を選択食刻して前記ペリフェリ領域のアクティ
ブ領域を形成する工程と、前記ペリフェリ領域の露出さ
れた前記第１導電型ウェル（７）に高濃度の第１導電型
不純物をイオン注入して、前記ペリフェリ領域の前記第
１導電型ウェル（７）内に第１フィールドイオン注入領
域（１０）を形成する工程と、前記ペリフェリ領域の露
出された前記第２導電型ウェル（５）に高濃度の第２導
電型不純物をイオン注入して、前記ペリフェリ領域の前
記第２導電型ウェル（５）内に第２フィールドイオン注
入領域（１１）を形成する工程と、フィールド酸化を行
なってフィールド酸化膜（１４）を形成する工程と、前
記第１酸化防止膜（９）、絶縁膜（８）、及び側壁スペ
ーサを除去する工程と、を順次行なうようになってい
る。
る発明では、基板上の、第１導電型ウェル（７）と第２
導電型ウェル（５）との形成されたペリフェリ領域およ
び第１導電型ウェル（７）の形成されたセル領域に、絶
縁膜（８）及び第１酸化防止膜（９）を順次形成する工
程と、前記セル領域の基板表面所定部位が露出されるよ
うに前記第１酸化防止膜（９）及び絶縁膜（８）を選択
食刻して前記セル領域のアクティブ領域を形成する工程
と、前記セル領域の露出された前記第１導電型ウェル
（７）に高濃度の第１導電型不純物をイオン注入し、前
記セル領域の前記第１導電型ウェル（７）内に第１フィ
ールドイオン注入領域（１０）を形成する工程と、前記
セル領域の前記アクティブ領域側面に側壁スペーサを形
成する工程と、前記ペリフェリ領域の基板表面所定部位
が露出されるように前記第１酸化防止膜（９）及び絶縁
膜（８）を選択食刻して前記ペリフェリ領域のアクティ
ブ領域を形成する工程と、前記ペリフェリ領域の露出さ
れた前記第１導電型ウェル（７）に高濃度の第１導電型
不純物をイオン注入して、前記ペリフェリ領域の前記第
１導電型ウェル（７）内に第１フィールドイオン注入領
域（１０）を形成する工程と、前記ペリフェリ領域の露
出された前記第２導電型ウェル（５）に高濃度の第２導
電型不純物をイオン注入して、前記ペリフェリ領域の前
記第２導電型ウェル（５）内に第２フィールドイオン注
入領域（１１）を形成する工程と、フィールド酸化を行
なってフィールド酸化膜（１４）を形成する工程と、前
記第１酸化防止膜（９）、絶縁膜（８）、及び側壁スペ
ーサを除去する工程と、を順次行なうようになってい
る。
【００１３】また、請求項２に係る発明では、前記セル
領域のアクティブ領域側面に側壁スペーサを形成する工
程は、前記ペリフェリ領域及びセル領域の第１酸化防止
膜（９）と、表面の露出された基板内とに、第２酸化防
止膜（１２）及びＨＬＤ絶縁膜（１３）を順次形成した
後、それらを乾式食刻して形成する。また、請求項３に
係る発明では、前記第１及び第２酸化防止膜は、窒化膜
である。
領域のアクティブ領域側面に側壁スペーサを形成する工
程は、前記ペリフェリ領域及びセル領域の第１酸化防止
膜（９）と、表面の露出された基板内とに、第２酸化防
止膜（１２）及びＨＬＤ絶縁膜（１３）を順次形成した
後、それらを乾式食刻して形成する。また、請求項３に
係る発明では、前記第１及び第２酸化防止膜は、窒化膜
である。
【００１４】また、請求項４に係る発明では、前記セル
領域のアクティブ領域側面に側壁スペーサを形成した後
に、露出された基板表面を所定厚さに乾式食刻する工程
が追加される。また、請求項５に係る発明では、前記ペ
リフェリ領域の前記第１導電型ウェル（７）内に第１フ
ィールドイオン注入領域（１０）を形成する工程は、基
板上のセル領域及びペリフェリ領域に前記アクティブ領
域を覆う感光膜を形成する工程と、ペリフェリ領域の前
記第１導電型ウェル（７）表面及び該第１導電型ウェル
（７）上のアクティブ領域が露出されるように前記感光
膜を選択食刻する工程と、前記感光膜をマスクとして、
基板内に高濃度の第１導電型不純物をイオン注入する工
程と、前記感光膜を除去する工程と、を順次行なう。
領域のアクティブ領域側面に側壁スペーサを形成した後
に、露出された基板表面を所定厚さに乾式食刻する工程
が追加される。また、請求項５に係る発明では、前記ペ
リフェリ領域の前記第１導電型ウェル（７）内に第１フ
ィールドイオン注入領域（１０）を形成する工程は、基
板上のセル領域及びペリフェリ領域に前記アクティブ領
域を覆う感光膜を形成する工程と、ペリフェリ領域の前
記第１導電型ウェル（７）表面及び該第１導電型ウェル
（７）上のアクティブ領域が露出されるように前記感光
膜を選択食刻する工程と、前記感光膜をマスクとして、
基板内に高濃度の第１導電型不純物をイオン注入する工
程と、前記感光膜を除去する工程と、を順次行なう。
【００１５】また、請求項６に係る発明では、前記ペリ
フェリ領域の第２導電型ウェル（１５）内に第２フィー
ルドイオン注入領域（１１）を形成する工程は、基板上
のセル領域及びペリフェリ領域に前記アクティブ領域を
覆う感光膜を形成する工程と、前記ペリフェリ領域の第
２導電型ウェル（５）表面及び該第２導電型ウェル
（５）上に形成されたアクティブ領域が露出されるよう
に前記感光膜を選択食刻する工程と、前記感光膜をマス
クとして、基板内に高濃度の第２導電型不純物をイオン
注入する工程と、前記感光膜を除去する工程と、を順次
行なう。
フェリ領域の第２導電型ウェル（１５）内に第２フィー
ルドイオン注入領域（１１）を形成する工程は、基板上
のセル領域及びペリフェリ領域に前記アクティブ領域を
覆う感光膜を形成する工程と、前記ペリフェリ領域の第
２導電型ウェル（５）表面及び該第２導電型ウェル
（５）上に形成されたアクティブ領域が露出されるよう
に前記感光膜を選択食刻する工程と、前記感光膜をマス
クとして、基板内に高濃度の第２導電型不純物をイオン
注入する工程と、前記感光膜を除去する工程と、を順次
行なう。
【００１６】また、請求項７に係る発明では、前記フィ
ールド酸化によりフィールド酸化膜（１４）を形成した
後、前記イオン注入された不純物の拡散を行なう工程が
追加される。
ールド酸化によりフィールド酸化膜（１４）を形成した
後、前記イオン注入された不純物の拡散を行なう工程が
追加される。
【００１７】
【発明の実施の形態】以下、本発明の実施の形態につい
て説明する。本発明に係る半導体素子の製造方法を、図
１（Ａ）及び（Ｂ）〜図８（Ａ）及び（Ｂ）を用いて説
明すると次のようである。先ず、第１工程として、図１
（Ａ）及び（Ｂ）に示すように、ペリフェリ領域（基板
内の第１導電型ｐウェル７と第２導電型ｎウェル５との
形成された部位）及びセル領域（基板内に第１導電型ｐ
ウェル７の形成された部位）上に絶縁膜のベース酸化膜
８を成長し、該酸化膜８上に第１酸化防止膜の第１窒化
膜９を蒸着する。その後、該第１窒化膜９上に感光膜４
を蒸着し、セル領域の第１窒化膜９表面所定部位が露出
されるように前記感光膜４を選択食刻した後、該感光膜
４をマスクとしその下部の第１窒化膜９及びベース酸化
膜８を食刻して基板１表面所定部位を露出させる。その
結果、基板１上のセル領域にアクティブ領域が形成され
る。
て説明する。本発明に係る半導体素子の製造方法を、図
１（Ａ）及び（Ｂ）〜図８（Ａ）及び（Ｂ）を用いて説
明すると次のようである。先ず、第１工程として、図１
（Ａ）及び（Ｂ）に示すように、ペリフェリ領域（基板
内の第１導電型ｐウェル７と第２導電型ｎウェル５との
形成された部位）及びセル領域（基板内に第１導電型ｐ
ウェル７の形成された部位）上に絶縁膜のベース酸化膜
８を成長し、該酸化膜８上に第１酸化防止膜の第１窒化
膜９を蒸着する。その後、該第１窒化膜９上に感光膜４
を蒸着し、セル領域の第１窒化膜９表面所定部位が露出
されるように前記感光膜４を選択食刻した後、該感光膜
４をマスクとしその下部の第１窒化膜９及びベース酸化
膜８を食刻して基板１表面所定部位を露出させる。その
結果、基板１上のセル領域にアクティブ領域が形成され
る。
【００１８】次いで、第２工程として、図２（Ａ）及び
（Ｂ）に示すように、前記感光膜４を除去し、セル領域
のうち、表面の露出された前記基板１内に高濃度の第１
導電型ｐ+ 不純物をイオン注入して、第１導電型ｐウェ
ル７内に第１フィールドイオン注入領域としてのＮ−フ
ィールドイオン注入領域１０を形成する。その後、前記
第１窒化膜９及び表面の露出された基板１上に第２酸化
防止膜の第２窒化膜１２を蒸着し、該第２窒化膜１２上
にＨＬＤ絶縁膜１３を蒸着する。
（Ｂ）に示すように、前記感光膜４を除去し、セル領域
のうち、表面の露出された前記基板１内に高濃度の第１
導電型ｐ+ 不純物をイオン注入して、第１導電型ｐウェ
ル７内に第１フィールドイオン注入領域としてのＮ−フ
ィールドイオン注入領域１０を形成する。その後、前記
第１窒化膜９及び表面の露出された基板１上に第２酸化
防止膜の第２窒化膜１２を蒸着し、該第２窒化膜１２上
にＨＬＤ絶縁膜１３を蒸着する。
【００１９】次いで、第３工程として、図３（Ａ）及び
（Ｂ）に示すように、前記ＨＬＤ絶縁膜１３及び第２窒
化膜１２を乾式食刻し、セル領域のアクティブ領域側面
にＨＬＤ絶縁膜１３と第２窒化膜とからなる側壁スペー
サを形成する。その後、該側壁スペーサをマスクとしセ
ル領域のシリコン基板を所定厚さに乾式食刻する。ただ
し、このセル領域のシリコン基板の乾式食刻工程は省略
しても構わない。
（Ｂ）に示すように、前記ＨＬＤ絶縁膜１３及び第２窒
化膜１２を乾式食刻し、セル領域のアクティブ領域側面
にＨＬＤ絶縁膜１３と第２窒化膜とからなる側壁スペー
サを形成する。その後、該側壁スペーサをマスクとしセ
ル領域のシリコン基板を所定厚さに乾式食刻する。ただ
し、このセル領域のシリコン基板の乾式食刻工程は省略
しても構わない。
【００２０】次いで、第４工程として、図４（Ａ）及び
（Ｂ）に示すように、前記第１窒化膜９、側壁スペー
サ、及び基板１上に感光膜４を形成し、ペリフェリ領域
の基板表面所定部位が露出されるように前記感光膜４を
選択食刻する。その後、該感光膜４をマスクとして、第
１窒化膜９及びベース酸化膜８を食刻して基板１のペリ
フェリ領域にアクティブ領域を形成し、前記感光膜４を
除去する。
（Ｂ）に示すように、前記第１窒化膜９、側壁スペー
サ、及び基板１上に感光膜４を形成し、ペリフェリ領域
の基板表面所定部位が露出されるように前記感光膜４を
選択食刻する。その後、該感光膜４をマスクとして、第
１窒化膜９及びベース酸化膜８を食刻して基板１のペリ
フェリ領域にアクティブ領域を形成し、前記感光膜４を
除去する。
【００２１】次いで、第５工程として、図５（Ａ）及び
（Ｂ）に示すように、アクティブ領域及び側壁スペーサ
の形成された前記基板１上にアクティブ領域が十分に覆
われる程度の厚さに感光膜４を形成し、ペリフェリ領域
の第１導電型ｐウェル７表面及び該第１導電型ウェル７
上に形成されたアクティブ領域が露出されるように前記
感光膜４を選択食刻した後、基板１内に高濃度の第１導
電型ｐ+ 不純物をイオン注入して、ペリフェリ領域の第
１導電型ｐウェル７内に第１フィールドイオン注入領域
としてのＮ−フィールドイオン注入領域１０を形成す
る。その後、前記感光膜４を除去する。
（Ｂ）に示すように、アクティブ領域及び側壁スペーサ
の形成された前記基板１上にアクティブ領域が十分に覆
われる程度の厚さに感光膜４を形成し、ペリフェリ領域
の第１導電型ｐウェル７表面及び該第１導電型ウェル７
上に形成されたアクティブ領域が露出されるように前記
感光膜４を選択食刻した後、基板１内に高濃度の第１導
電型ｐ+ 不純物をイオン注入して、ペリフェリ領域の第
１導電型ｐウェル７内に第１フィールドイオン注入領域
としてのＮ−フィールドイオン注入領域１０を形成す
る。その後、前記感光膜４を除去する。
【００２２】次いで、第６工程として、図６（Ａ）及び
（Ｂ）に示すように、アクティブ領域及び側壁スペーサ
の形成された前記基板１上に、前記アクティブ領域が十
分に覆われる程度の厚さに感光膜４を形成し、ペリフェ
リ領域の第２導電型ウェル５表面及び該第２導電型ｎウ
ェル５上に形成されたアクティブ領域が露出されるよう
に感光膜４を選択食刻した後、基板１内に高濃度の第２
導電型ｎ+ 不純物をイオン注入して、ペリフェリ領域の
第２導電型ｎウェル５内に第２フィールドイオン注入領
域としてのＰ−フィールドイオン注入領域１１を形成す
る。以後、前記感光膜４を除去する。
（Ｂ）に示すように、アクティブ領域及び側壁スペーサ
の形成された前記基板１上に、前記アクティブ領域が十
分に覆われる程度の厚さに感光膜４を形成し、ペリフェ
リ領域の第２導電型ウェル５表面及び該第２導電型ｎウ
ェル５上に形成されたアクティブ領域が露出されるよう
に感光膜４を選択食刻した後、基板１内に高濃度の第２
導電型ｎ+ 不純物をイオン注入して、ペリフェリ領域の
第２導電型ｎウェル５内に第２フィールドイオン注入領
域としてのＰ−フィールドイオン注入領域１１を形成す
る。以後、前記感光膜４を除去する。
【００２３】次いで、第７工程として、図７（Ａ）及び
（Ｂ）に示すように、フィールド酸化を行なってフィー
ルド酸化膜１４を形成し、前記ＨＬＤ絶縁膜１３を除去
した後、フィールド拡散を行なって第１導電型ｐウェル
７内にＮ−フィールド１０’を形成し、第２導電型ウェ
ル５内にＰ−フィールド１１’を形成する。次いで、第
８工程として、図８（Ａ）及び（Ｂ）に示すように、前
記第１窒化膜９、第２窒化膜１２、及びベース酸化膜８
を除去して、本工程による半導体素子の隔離構造製造を
終了する。
（Ｂ）に示すように、フィールド酸化を行なってフィー
ルド酸化膜１４を形成し、前記ＨＬＤ絶縁膜１３を除去
した後、フィールド拡散を行なって第１導電型ｐウェル
７内にＮ−フィールド１０’を形成し、第２導電型ウェ
ル５内にＰ−フィールド１１’を形成する。次いで、第
８工程として、図８（Ａ）及び（Ｂ）に示すように、前
記第１窒化膜９、第２窒化膜１２、及びベース酸化膜８
を除去して、本工程による半導体素子の隔離構造製造を
終了する。
【００２４】即ち、本発明は、ペリフェリ領域上フィー
ルド酸化膜１４下方側にのみＮ−フィールド１０’及び
Ｐ−フィールド１１’が夫々形成され、それらＮ−フィ
ールド１０’及びＰ−フィールド１１’が基板上面に位
置されずにアクティブ領域を確保するようになっている
ため、アクティブ領域のエッジから発生するダブルハン
プ現象を防止し、全てのメモリを駆動させる回路が位置
されたペリフェリ領域から発生する漏洩電流及び待機電
流を防止し得るようになる。
ルド酸化膜１４下方側にのみＮ−フィールド１０’及び
Ｐ−フィールド１１’が夫々形成され、それらＮ−フィ
ールド１０’及びＰ−フィールド１１’が基板上面に位
置されずにアクティブ領域を確保するようになっている
ため、アクティブ領域のエッジから発生するダブルハン
プ現象を防止し、全てのメモリを駆動させる回路が位置
されたペリフェリ領域から発生する漏洩電流及び待機電
流を防止し得るようになる。
【００２５】
【発明の効果】以上説明したように本発明に係る半導体
素子の製造方法においては、同一メモリチップのセル領
域は改良形ＬＯＣＯＳ法を用いて形成し、ペリフェリ領
域は通常のＬＯＣＯＳ法を用いて形成することにより、
ペリフェリ領域のフィールド酸化膜下方側のみにＮ−フ
ィールド及びＰ−フィールドを形成し、ペリフェリ領域
上のアクティブ領域を優秀に確保するようになってい
る。このため、従来のアクティブエッジ領域から発生す
るダブルハンプ現象を防止し、ペリフェリ領域から発生
する漏洩電流及び待機電流を防止し得るという効果があ
る。
素子の製造方法においては、同一メモリチップのセル領
域は改良形ＬＯＣＯＳ法を用いて形成し、ペリフェリ領
域は通常のＬＯＣＯＳ法を用いて形成することにより、
ペリフェリ領域のフィールド酸化膜下方側のみにＮ−フ
ィールド及びＰ−フィールドを形成し、ペリフェリ領域
上のアクティブ領域を優秀に確保するようになってい
る。このため、従来のアクティブエッジ領域から発生す
るダブルハンプ現象を防止し、ペリフェリ領域から発生
する漏洩電流及び待機電流を防止し得るという効果があ
る。
【００２６】
【図１】 本発明に係る半導体素子の製造方法の工程順
序図
序図
【００２７】
【図２】 本発明に係る半導体素子の製造方法の工程順
序図
序図
【００２８】
【図３】 本発明に係る半導体素子の製造方法の工程順
序図
序図
【００２９】
【図４】 本発明に係る半導体素子の製造方法の工程順
序図
序図
【００３０】
【図５】 本発明に係る半導体素子の製造方法の工程順
序図
序図
【００３１】
【図６】 本発明に係る半導体素子の製造方法の工程順
序図
序図
【００３２】
【図７】 本発明に係る半導体素子の製造方法の工程順
序図
序図
【００３３】
【図８】 本発明に係る半導体素子の製造方法の工程順
序図
序図
【００３４】
【図９】 従来の半導体素子の製造方法を示した工程順
序図
序図
【００３５】
【図10】 従来の半導体素子の製造方法を示した工程順
序図
序図
【００３６】
【図11】 従来の半導体素子の製造方法を示した工程順
序図
序図
【００３７】
【図12】 従来の半導体素子の製造方法を示した工程順
序図
序図
【００３８】
【図13】 従来の半導体素子の製造方法を示した工程順
序図
序図
【００３９】
【図14】 従来の半導体素子の製造方法を示した工程順
序図
序図
【００４０】
【図15】 従来の半導体素子の製造方法を示した工程順
序図
序図
【００４１】
【図16】 従来の半導体素子の製造方法を示した工程順
序図
序図
【００４２】
【図17】 従来の半導体素子の製造方法を示した工程順
序図
序図
【００４３】
１ 基板 ４ 感光膜 ５ 第２導電型ウェル ７ 第１導電型ウェル ８ ベース酸化膜（絶縁膜） ９ 第１窒化膜（第１酸化防止膜） １０ Ｎ−フィールドイオン注入領域（第１フィールド
イオン注入領域） １０’Ｎ−フィールド １１ Ｐ−フィールドイオン注入領域（第２フィールド
イオン注入領域） １１’Ｐ−フィールド １２ 第２窒化膜（第２酸化防止膜） １３ ＨＬＤ絶縁膜
イオン注入領域） １０’Ｎ−フィールド １１ Ｐ−フィールドイオン注入領域（第２フィールド
イオン注入領域） １１’Ｐ−フィールド １２ 第２窒化膜（第２酸化防止膜） １３ ＨＬＤ絶縁膜
Claims (7)
- 【請求項１】同一メモリチップのセル領域は改良形ＬＯ
ＣＯＳ法を用いて形成し、ペリフェリ領域は通常のＬＯ
ＣＯＳ法を用いて形成して、素子隔離構造を有した半導
体素子を製造する方法であって、 基板上の、第１導電型ウェル（７）と第２導電型ウェル
（５）との形成されたペリフェリ領域および第１導電型
ウェル（７）の形成されたセル領域に、絶縁膜（８）及
び第１酸化防止膜（９）を順次形成する工程と、 前記セル領域の基板表面所定部位が露出されるように前
記第１酸化防止膜（９）及び絶縁膜（８）を選択食刻し
て前記セル領域のアクティブ領域を形成する工程と、 前記セル領域の露出された前記第１導電型ウェル（７）
に高濃度の第１導電型不純物をイオン注入し、前記セル
領域の前記第１導電型ウェル（７）内に第１フィールド
イオン注入領域（１０）を形成する工程と、 前記セル領域の前記アクティブ領域側面に側壁スペーサ
を形成する工程と、 前記ペリフェリ領域の基板表面所定部位が露出されるよ
うに前記第１酸化防止膜（９）及び絶縁膜（８）を選択
食刻して前記ペリフェリ領域のアクティブ領域を形成す
る工程と、 前記ペリフェリ領域の露出された前記第１導電型ウェル
（７）に高濃度の第１導電型不純物をイオン注入して、
前記ペリフェリ領域の前記第１導電型ウェル（７）内に
第１フィールドイオン注入領域（１０）を形成する工程
と、 前記ペリフェリ領域の露出された前記第２導電型ウェル
（５）に高濃度の第２導電型不純物をイオン注入して、
前記ペリフェリ領域の前記第２導電型ウェル（５）内に
第２フィールドイオン注入領域（１１）を形成する工程
と、 フィールド酸化を行なってフィールド酸化膜（１４）を
形成する工程と、 前記第１酸化防止膜（９）、絶縁膜（８）、及び側壁ス
ペーサを除去する工程と、 を順次行なう半導体素子の製造方法。 - 【請求項２】前記セル領域のアクティブ領域側面に側壁
スペーサを形成する工程は、前記ペリフェリ領域及びセ
ル領域の第１酸化防止膜（９）と、表面の露出された基
板内とに、第２酸化防止膜（１２）及びＨＬＤ絶縁膜
（１３）を順次形成した後、それらを乾式食刻して形成
する請求項１に記載の半導体素子の製造方法。 - 【請求項３】前記第１及び第２酸化防止膜は、窒化膜で
ある請求項２に記載の半導体素子の製造方法。 - 【請求項４】前記セル領域のアクティブ領域側面に側壁
スペーサを形成した後に、露出された基板表面を所定厚
さに乾式食刻する工程が追加される請求項１〜請求項３
のいずれか１つに記載の半導体素子の製造方法。 - 【請求項５】前記ペリフェリ領域の前記第１導電型ウェ
ル（７）内に第１フィールドイオン注入領域（１０）を
形成する工程は、 基板上のセル領域及びペリフェリ領域に前記アクティブ
領域を覆う感光膜を形成する工程と、 ペリフェリ領域の前記第１導電型ウェル（７）表面及び
該第１導電型ウェル（７）上のアクティブ領域が露出さ
れるように前記感光膜を選択食刻する工程と、 前記感光膜をマスクとして、基板内に高濃度の第１導電
型不純物をイオン注入する工程と、 前記感光膜を除去する工程と、 を順次行なう請求項１〜請求項４のいずれか１つに記載
の半導体素子の製造方法。 - 【請求項６】前記ペリフェリ領域の第２導電型ウェル
（１５）内に第２フィールドイオン注入領域（１１）を
形成する工程は、 基板上のセル領域及びペリフェリ領域に前記アクティブ
領域を覆う感光膜を形成する工程と、 前記ペリフェリ領域の第２導電型ウェル（５）表面及び
該第２導電型ウェル（５）上に形成されたアクティブ領
域が露出されるように前記感光膜を選択食刻する工程
と、 前記感光膜をマスクとして、基板内に高濃度の第２導電
型不純物をイオン注入する工程と、 前記感光膜を除去する工程と、 を順次行なう請求項１〜請求項５のいずれか１つに記載
の半導体素子の製造方法。 - 【請求項７】前記フィールド酸化によりフィールド酸化
膜（１４）を形成した後、前記イオン注入された不純物
の拡散を行なう工程が追加される請求項１〜請求項６の
いずれか１つに記載の半導体素子の製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR68656/1995 | 1995-12-30 | ||
| KR1019950068656A KR0179805B1 (ko) | 1995-12-30 | 1995-12-30 | 반도체 소자 제조방법 |
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|---|---|
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|---|---|---|---|
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Country Status (3)
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|---|---|
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|---|---|---|---|---|
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- 1995-12-30 KR KR1019950068656A patent/KR0179805B1/ko not_active Expired - Fee Related
-
1996
- 1996-12-27 JP JP8350688A patent/JP2838693B2/ja not_active Expired - Fee Related
- 1996-12-30 US US08/774,801 patent/US5895258A/en not_active Expired - Fee Related
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| KR970053481A (ko) | 1997-07-31 |
| KR0179805B1 (ko) | 1999-04-15 |
| US5895258A (en) | 1999-04-20 |
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