JPH07169941A - 電圧駆動型サイリスタおよびその製造方法 - Google Patents

電圧駆動型サイリスタおよびその製造方法

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JPH07169941A JP5315045A JP31504593A JPH07169941A JP H07169941 A JPH07169941 A JP H07169941A JP 5315045 A JP5315045 A JP 5315045A JP 31504593 A JP31504593 A JP 31504593A JP H07169941 A JPH07169941 A JP H07169941A
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  • Thyristors (AREA)
  • Junction Field-Effect Transistors (AREA)

Abstract

(57)【要約】 【目的】 オフ特性およびオン特性が改善され、かつ高
耐圧化された電圧駆動型サイリスタを提供する。 【構成】 ｐ+ コレクタ層１上にはｎバッファ層２，ｎ
- ベース層３が形成される。ｎ- ベース層３上にはｐベ
ース層４が形成される。ｐベース層４はｎ- ベース層３
内に突出するｐ型不純物層４ａを有する。ｐベース層４
上にはｎカソード層５，ｎ+ カソード層６およびｐ+ 不
純物層７が形成される。ｐ+ 不純物層７，ｎカソード層
５およびｐベース層４を貫通するように第１のＵ溝１６
ａが形成される。第１のＵ溝１６ａ内にオンゲート９ａ
が形成される。ｐ+ 不純物層７，ｎカソード層５を貫通
し、ｐ型不純物層４ａ内に底面を有するように第２のＵ
溝１６ｂが形成される。この第２のＵ溝１６ｂ内にオフ
ゲート９ｂが形成される。第１および第２のＵ溝１６
ａ，１６ｂは、好ましくは、交互に形成される。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は、電圧駆動型サイリス
タに関し、特に、ターンオン，ターンオフ特性に優れか
つ信頼性の高い電圧駆動型サイリスタおよびその製造方
法に関するものである。
【０００２】
【従来の技術】従来から、スイッチ素子の一例として電
圧駆動型サイリスタは知られている。この電圧駆動型サ
イリスタの一例が、IEEE TRANSACTIONS ON ELECTRON DE
VICES.VOL. ED33. NO.10, OCTOBER 1986 に開示されて
いる。
【０００３】図２４は、上記の文献に開示された従来の
電圧駆動型サイリスタの断面を示す図である。図２４を
参照して、ｐ+ コレクタ層１０１の上にはｎバッファ層
１０２が形成されている。また、ｐ+ コレクタ層１０１
の下面には、アノード電極１１２が形成されている。ｎ
バッファ層１０２上にはｎ- ベース層１０３が形成され
ている。
【０００４】ｎ- ベース層１０３の表面には選択的にｐ
ベース層１０４が形成されている。ｐベース層１０４上
にはｎ+ カソード層１０６およびｎカソード層１０５が
形成されている。ｎカソード層１０５は、ｎ+ カソード
層１０６を挟むように設けられている。ｎカソード層１
０５上には、ｎ+ カソード層１０６を挟むようにｐ+不
純物層１０７が形成されている。
【０００５】上記のｐベース層１０４の表層部分が、後
に説明するｐチャネルＭＯＳトランジスタの第１のチャ
ネル形成領域１１３となる。また、この第１のチャネル
形成領域１１３と隣接するｎカソード層１０５の表層部
分が、後に説明するｎチャネルＭＯＳトランジスタの第
２のチャネル形成領域１１４となる。
【０００６】この第１および第２のチャネル形成領域１
１３，１１４上には、ゲート酸化膜１０８を介在してゲ
ート電極１０９が形成される。すなわち、このゲート電
極１０９と、ｐベース層１０４と、ｐ+ 不純物層１０７
とでｐチャネルＭＯＳトランジスタが構成される。この
ｐチャネルＭＯＳトランジスタのチャネル形成領域が、
第２のチャネル形成領域１１４となる。また、ゲート電
極１０９と、ｎ- ベース層１０３と、ｎカソード層１０
５とでｎチャネルＭＯＳトランジスタが構成される。こ
のｎチャネルＭＯＳトランジスタのチャネル形成領域
が、第１のチャネル形成領域１１３となる。
【０００７】ゲート電極１０９を覆うようにキャップ酸
化膜１１０が形成される。このキャップ酸化膜１１０を
覆いかつｎ+ カソード層１０６とｐ+ 不純物層１０７と
に接触するようにカソード電極１１１が形成される。
【０００８】次に、上記の構造を有する従来の電圧駆動
型サイリスタの動作について、図２５を用いて説明す
る。図２５は、図２４に示される電圧駆動型サイリスタ
の動作原理を示す図である。図２５を参照して、ｐ+ コ
レクタ層１０１と、ｎ- ベース層１０３と、ｎバッファ
層１０２と、ｐベース層１０４とでｐｎｐトランジスタ
Ｔｒ１が形成される。また、ｎ- ベース層１０３と、ｐ
ベース層１０４と、ｎ+カソード層１０６とでｎｐｎト
ランジスタＴｒ２が形成される。
【０００９】ｐ+ コレクタ層１０１と、ｎバッファ層１
０２と、ｎ- ベース層１０３と、ｐベース層１０４と、
ｎ+ カソード層１０６とでサイリスタが形成されること
になる。そして、ゲート電極１０９と、ｐ+ 不純物層１
０７と、ｐベース層１０４とでｐチャネルＭＯＳトラン
ジスタＭ２が形成される。また、ｎカソード層１０５
と、ゲート電極１０９と、ｎ- ベース層１０３とでｎチ
ャネルＭＯＳトランジスタＭ１が形成される。
【００１０】上記の構成を有する電圧駆動型サイリスタ
において、オン状態の場合にはアノード電極１１２から
カソード電極１１１へ主電流が流れ、オフ状態の場合に
は、アノード電極１１２からカソード電極１１１へは主
電流が流れない。以下、電圧駆動型サイリスタのオン状
態とオフ状態について説明する。
【００１１】まずオン状態について説明する。オン状態
は、カソード電極１１１に負の電位を印加し、アノード
電極１１２に正の電位を印加し、ゲート電極１０９に正
の電位を印加することによって実現される。ゲート電極
１０９に正の電位（トランジスタＭ１のしきい値電圧以
上の電位）を印加することによって、ｎチャネルＭＯＳ
トランジスタＭ１がオン状態となる。それにより、ｎ-
ベース層１０３にトランジスタＭ１のチャネルを通じて
電子が流れ込む。それにより、ｐｎｐトランジスタＴｒ
１がオン状態となる。それにより、ｐベース層１０４に
ｐ+ コレクタ層１０１からホールが流れ込む。それによ
り、ｎｐｎトランジスタＴｒ２もオン状態となる。その
結果、トランジスタＴｒ１とトランジスタＴｒ２とで構
成されるサイリスタがオン状態となる。すなわち、アノ
ード電極１１２とカソード電極１１１との間に主電流が
流れることになる。
【００１２】次に、オフ状態について説明する。ゲート
電極１０９に負の電位を印加することによってサイリス
タのオフ状態は実現される。すなわち、ゲート電極１０
９に負の電位を印加することによって、ｐチャネルＭＯ
ＳトランジスタＭ２はオン状態となる。それにより、ｐ
ベース層１０４からホールが引出される。その結果、ｐ
ベース層１０４とｎ- ベース層１０３との接合部分で空
乏層が広がり、ｐベース層１０４内にｐ+ コレクタ層か
らのホールが流れ込まなくなる。それにより、サイリス
タのオフ状態が実現される。
【００１３】しかしながら、上記の図２４および図２５
に示される従来の電圧駆動型サイリスタには、次に説明
するような問題点があった、その問題点について図２６
を用いて説明する。図２６は、上記の従来の電圧駆動型
サイリスタの問題点を説明するための模式図である。
【００１４】図２６を参照して、サイリスタのオフ状態
においては、第２のチャネル形成領域１１４に反転層が
形成される。この反転層は、ゲート電極１０９直下の部
分にのみ形成される。そのため、引き抜かれるべきｐベ
ース層１０４内のホールは、すべてこの第２のチャネル
形成領域１１４にまで移動しなければならない。
【００１５】つまり、第２のチャネル形成領域１１４か
ら離れた部分に存在するホールもこの第２のチャネル形
成領域１１４を通じてｐ+ 不純物層１０７内に流れ込む
ことになる。したがって、第２のチャネル形成領域１１
４から離れた位置に存在するホールを引出す場合には、
そのホールがチャネル形成領域１１４にまで到達するま
での距離が長くなる。そのため、ホールを引き出す際の
抵抗が大きくなり、サイリスタのオフ状態に移行するた
めの時間が長くなるといった問題点が生じる。また、ホ
ールを引出す際の抵抗が大きくなることによって、オフ
できる主電流の大きさも小さいものとなるといった問題
点も生じる。
【００１６】以上のようなサイリスタのオフ状態へ移行
する時間が長くなるといった問題点を解消し得る改良例
として、特開昭６０−２５３２７５に開示された電圧駆
動型サイリスタを挙げることができる。図２７は、特開
昭６０−２５３２７５に開示された電圧駆動型サイリス
タを示す断面図である。
【００１７】図２７を参照して、この電圧駆動型サイリ
スタにおいては、サイリスタをオン状態とするための深
い第１のＶ溝１１５ａと、サイリスタをオフ状態とする
ための浅い第２のＶ溝１１５ｂとが形成されている。そ
して、第１のＶ溝１１５ａ内には、ゲート酸化膜１０８
を介在して第１のゲート電極１０９ａが形成される。ま
た、第２のＶ溝１１５ｂ内には、ゲート酸化膜１０８を
介在して第２のゲート電極１０９ｂが形成される。
【００１８】上記の特開昭６０−２５３２７５に開示さ
れた電圧駆動型サイリスタの特徴は、深い第１のＶ溝１
１５ａと、浅い第２のＶ溝１１５ｂの２種類を有する点
と、深い第１のＶ溝１１５ａの数が浅い第２のＶ溝１１
５ｂの数よりも少なく設けられている点である。
【００１９】次に、図２７および図２８を用いて上記改
良例における電圧駆動型サイリスタの動作について説明
する。図２８は、改良例における電圧駆動型サイリスタ
の利点を説明するための模式図である。図２７を参照し
て、サイリスタのオン状態を実現するには、第１のゲー
ト電極１０９ａに正の電位を印加する。それにより、第
１のチャネル形成領域１１３を通じてｎ- ベース層１０
３内に電子が流れ込む。それにより、図２４および図２
５で説明した電圧駆動型サイリスタの場合と同様にして
サイリスタのオン状態が実現される。
【００２０】オフ状態は、第１および第２のゲート電極
１０９ａ，１０９ｂに負の電位を印加することによって
実現される。第１および第２のゲート電極１０９ａ，１
０９ｂに負の電位を印加することによって、第２のチャ
ネル形成領域１１４に反転層が形成される。それによ
り、上記の図２４および図２５を用いて説明した従来の
電圧駆動型サイリスタの場合と同様にしてオフ状態が実
現される。
【００２１】図２７に示される改良例においては、図２
８に示されるように、第２のチャネル形成領域１１４が
縦方向に形成され、かつｐベース層１０４に近い位置に
形成されている。そのため、ｐベース層１０４からのホ
ールの引出しの際の抵抗が小さくなる。その結果、サイ
リスタのオフ状態への移行時間が短くなるといった利点
がある。また、ｐベース層１０４からのホールの引出し
の際の抵抗が小さくなることによって、オフできる主電
流の値を大きくすることも可能となる。
【００２２】
【発明が解決しようとする課題】しかしながら、上記の
改良例においても、次に説明するような２つの問題点が
あった。その問題点について、図２９および図３０を用
いて説明する。まず図２９を用いて第１の問題点につい
て説明する。図２９は、上記の改良例の第１の問題点を
模式的に示す断面図である。
【００２３】図２９を参照して、上記の改良例において
は、オン状態に移行する際には、第１のＶ溝１１５ａの
側壁部における第１のチャネル形成領域１１３に反転層
が形成され、ｎカソード層１０５からｎ- ベース層１０
３内に電子が流れ込む。そして、この電子はｐ+ コレク
タ層１０１内に流れ込む。この電子がｐ+ コレクタ層１
０１内に流れ込んだところからホールがｎ- ベース層１
０３内に送り込まれることになる。上記の改良例におい
ては、第１のＶ溝１１５ａの数が相対的に少なくなるよ
うに設定されている。そのため、第１のＶ溝１１５ａか
ら離れた位置に位置するｎ- ベース層１０３には、ｐ+
コレクタ層１０１からのホールが供給されにくくなる。
それにより、サイリスタのオン状態に至る時間が長くな
るといった問題が生じることとなる。
【００２４】次に、図３０を用いて、上記の改良例の第
２の問題点について説明する。図３０は、第２の問題点
を説明するための第１のＶ溝１１５ａの拡大断面図であ
る。
【００２５】図３０を参照して、第１のＶ溝１１５ａ
は、ｎ- ベース層１０３内にまで到達するように形成さ
れる。そのため、第１のＶ溝１１５ａの先端領域１１６
が、ｎ - ベース層１０３内に位置することになる。それ
により、この第１のＶ溝１１５ａの先端領域１１６にお
いて、電界集中が起こりやすくなる。それにより、先端
領域１１６近傍において、電界が局所的に高くなる。そ
れにより、この先端領域１１６近傍に位置するｐｎ接合
が破壊され、先端領域１１６近傍にリーク電流が流れる
可能性が高くなる。その結果、サイリスタがオフ状態で
あってもそのリーク電流によりオン状態へ移行してしま
う可能性も出てくる。すなわち、信頼性が低下するとい
った問題点が生じる。
【００２６】この発明は、上記のような課題を解決する
ためになされたものである。この発明の１つの目的は、
サイリスタのターンオン／ターンオフ特性の双方を向上
させることが可能となる電圧駆動型サイリスタおよびそ
の製造方法を提供することにある。
【００２７】この発明の他の目的は、高耐圧化された電
圧駆動型サイリスタおよびその製造方法を提供すること
にある。
【００２８】
【課題を解決するための手段】請求項１に記載の電圧駆
動型サイリスタは、第１導電型の第１半導体層と、第２
導電型の第２半導体層と、第１導電型の第３半導体層
と、第２導電型の第４半導体層と、第１導電型の第５半
導体層と、複数の第１および第２のトレンチと、複数の
第１および第２のゲート電極と、カソード電極と、アノ
ード電極とを備える。第２半導体層は第１半導体層上に
形成される。第３半導体層は第２半導体層上に形成され
る。第４半導体層は第３半導体層上に形成される。第５
半導体層は第４半導体層表面に選択的に形成される。第
１のトレンチは第４半導体層および第３半導体層を貫通
し、第２半導体層に達するように設けられる。第２のト
レンチは第５半導体層および第４半導体層を貫通し、第
３半導体層内に底面を有するように設けられる。そし
て、第１および第２のトレンチは交互に配置される。第
１および第２のゲート電極は第１および第２のトレンチ
内に形成される。カソード電極は第４半導体層および第
５半導体層上に形成される。アノード電極は第１半導体
層下面に形成される。
【００２９】請求項２に記載の電圧駆動型サイリスタに
おいては、第３半導体層と第２半導体層との接合部の第
５半導体層上面からの深さは一定である。
【００３０】請求項３に記載の電圧駆動型サイリスタに
おいては、第３半導体層は、第１の領域と第２の領域と
を有する。第１の領域は第５半導体層上面から第１の深
さの位置に第２半導体層との第１の接合部分を有する。
第２の領域は、第５半導体層上面から第１の深さよりも
深い第２の深さの位置に第２半導体層との第２の接合部
分を有する。そして、第１のトレンチは第１の領域を貫
通し、第２のトレンチは第２の領域内にその底面を有す
る。
【００３１】請求項４に記載の電圧駆動型サイリスタに
おいては、第５半導体層は第１および第２のトレンチの
長さ方向に沿って選択的に形成される。そして、第５半
導体層間には第４半導体層が存在する。第５半導体層間
に位置する第４半導体層の濃度は第５半導体層下に位置
する第４半導体層の濃度よりも高くなっている。
【００３２】請求項５に記載の電圧駆動型サイリスタに
おいては、第５半導体層は、第２のトレンチと平行に第
２のトレンチ側壁に沿って延びるように形成される。そ
して、第４半導体層表層部は第１のトレンチと平行に第
１のトレンチ側壁に沿って延びるように形成される。
【００３３】請求項６に記載の電圧駆動型サイリスタに
おいては、第５半導体層は、第２のトレンチと平行に第
２のトレンチ側壁に沿って延びるように形成される。ま
た、第５半導体層は局所的に第１のトレンチ側壁にまで
達する部分を有する。
【００３４】請求項７に記載の電圧駆動型サイリスタに
おいては、第４半導体層表層部は第１のトレンチと平行
に第１のトレンチ側壁に沿って延びるように形成され
る。また、第４半導体層表層部は局所的に第２のトレン
チ側壁にまで達する部分を有する。
【００３５】請求項８に記載の電圧駆動型サイリスタに
おいては、第１のトレンチの側壁に近接する第３半導体
層内の第１の領域の濃度は第２のトレンチ側壁に近接す
る第３半導体層内の第２の領域の濃度よりも低くなって
いる。
【００３６】請求項９に記載の電圧駆動型サイリスタに
おいては、第３半導体層は、第２のトレンチ下において
第２半導体層内に突出する第１導電型の第３の領域を有
する。
【００３７】請求項１０に記載の電圧駆動型サイリスタ
においては、第２の領域に含まれる第１導電型の不純物
濃度は、第３の領域に含まれる第１導電型の不純物濃度
よりも高くなっている。
【００３８】請求項１１に記載の電圧駆動型サイリスタ
においては、第３の領域と第２半導体層との接合部は、
第１のトレンチ底面よりも深い位置に形成される。
【００３９】請求項１２に記載の電圧駆動型サイリスタ
は、第１導電型の第１半導体層と、第２導電型の第２半
導体層と、第１導電型の第３半導体層と、第２導電型の
第４半導体層と、第１導電型の第５半導体層と、第１お
よび第２のトレンチと、第１および第２のゲート電極
と、カソード電極と、アノード電極とを備える。第２半
導体層は第１半導体層上に形成される。第３半導体層は
第２半導体層上に形成される。第４半導体層は第３半導
体層上に形成される。第５半導体層は第４半導体層表面
に選択的に形成される。そして、第３半導体層は第５半
導体層上面から第１の深さの位置に第２半導体層との第
１の接合部分を有する第１の領域と、第５半導体層の上
面から第１の深さよりも深い第２の深さの位置に第２半
導体層との第２の接合部分を有する第２の領域とを有す
る。第１のトレンチは、第４半導体層および第１の領域
を貫通し、第２半導体層に達するように設けられる。第
２のトレンチは第４半導体層および第５半導体層を貫通
し、第２の領域内に底面を有するように設けられる。第
１および第２のゲート電極は第１および第２のトレンチ
内に形成される。カソード電極は第４半導体層および第
５半導体層上に形成される。アノード電極は第１半導体
層下面に形成される。
【００４０】請求項１３に記載の電圧駆動型サイリスタ
においては、第２の接合部分の深さは、第１のトレンチ
の深さ以上のものとなっている。
【００４１】請求項１４に記載の電圧駆動型サイリスタ
においては、第２の領域に含まれる第１導電型の不純物
の濃度は、第１の領域に含まれる第１導電型の不純物の
濃度より高くなっている。
【００４２】請求項１５に記載の電圧駆動型サイリスタ
においては、第１の領域を挟むように１対の第２の領域
が設けられ、そして、第１のトレンチは第１の領域を貫
通し、１対の第２のトレンチは一対の第２の領域内に底
面を有する。
【００４３】請求項１６に記載の電圧駆動型サイリスタ
においては、１対の第２の領域の間に、複数の第１のト
レンチが形成される。
【００４４】請求項１７に記載の電圧駆動型サイリスタ
は、第１導電型のコレクタ層と、第２導電型の第１ベー
ス層と、第１導電型の第２ベース層と、第２導電型のカ
ソード層と、第１導電型の不純物層と、複数の第１およ
び第２のトレンチと、複数のオンゲートと、複数のオフ
ゲートと、カソード電極と、アノード電極とを備える。
第１ベース層はコレクタ層上に形成される。第２ベース
層は第１ベース層上に形成される。カソード層は第２ベ
ース層上に形成される。不純物層はカソード層表面に選
択的に形成される。第１のトレンチはカソード層および
第２ベース層を貫通して第１ベース層に達するように設
けられる。第２のトレンチは第１のトレンチと交互に形
成され、不純物層およびカソード層を貫通し、第２ベー
ス層内に底面を有する。オンゲートは第１のトレンチ内
に形成される。オフゲートは第２のトレンチ内に形成さ
れる。カソード電極はカソード層および不純物層表面上
に形成される。アノード電極はコレクタ層下面に形成さ
れる。
【００４５】請求項１８に記載の電圧駆動型サイリスタ
の製造方法によれば、まず第１導電型の第１半導体層上
に第２導電型の第２半導体層を形成する。第２半導体層
表面に第１導電型の不純物を導入することによって第１
導電型の第３半導体層を形成する。第３半導体層表面全
面に第２導電型の不純物を導入することによって第２導
電型の第４半導体層を形成する。第４半導体層の表面に
選択的に第１導電型の不純物を導入することによって第
５半導体層を形成する。第５半導体層および第４半導体
層を貫通し不純物層内に底面を有する第１のトレンチ
と、第５半導体層，第４半導体層および第３半導体層を
貫通し第２半導体層にまで達する第２のトレンチとを形
成する。第１および第２のトレンチ内に絶縁層を介在し
て第１および第２のゲート電極を形成する。第１および
第２のゲート電極上に絶縁層を形成する。第５半導体層
表面上および第４半導体層の一部表面上にカソード電極
を形成する。第１半導体層下面にアノード電極を形成す
る。
【００４６】請求項１９に記載の電圧駆動型サイリスタ
の製造方法は、第３半導体層が第１の領域と第２の領域
とを備えることを前提とする。ここで、第１の領域は、
第３半導体層の表面から第１の拡散深さを有する領域で
ある。また、第２の領域は、第３半導体層の表面から第
１の拡散深さよりも浅い第２の拡散深さを有する領域で
ある。
【００４７】そして、第３半導体層の形成工程は、第２
半導体層表面に選択的に第１導電型の不純物を導入し拡
散処理を施すことによって上記の第１の領域を形成する
工程と、第２半導体層表面全面に第１導電型の不純物を
導入し、上記の第２の拡散深さにまで第１導電型の不純
物を拡散することによって第２の領域を形成する工程と
を含む。
【００４８】請求項２０に記載の電圧駆動型サイリスタ
においては、第３半導体層は、第２半導体層表面全面に
第１導電型の不純物を導入し拡散処理を施すことによっ
て、均一な拡散深さを有するように形成される。
【００４９】
【作用】請求項１に記載の電圧駆動型サイリスタによれ
ば、第１とトレンチと第２のトレンチとが交互に形成さ
れる。それにより、第１のトレンチの数と第２のトレン
チの数とをほぼ同等にすることが可能となる。前述の改
良例においては、電圧駆動型サイリスタをオン状態とさ
せるためのＶ溝１１５ａの数が少なかったため電圧駆動
型サイリスタをオン状態に移行させる際に不利になると
いった問題点があった。しかし、電圧駆動型サイリスタ
をオン状態とするために寄与する第１のトレンチの割合
を改良例の場合に比べて増やすことによって、第２半導
体層内へのキャリアの供給をより効率的に行なうことが
可能となる。それにより、電圧駆動型サイリスタのオン
状態へ移行する時間を短縮することが可能となる。ま
た、第１のゲート電極を高密度にかつ規則正しく配置す
ることも可能となる。それにより、第２半導体層内への
第１半導体層内からのキャリアの注入を効率的かつ均一
にすることも可能となる。このことも、電圧駆動型サイ
リスタのオン状態への移行時間短縮に寄与し得る。
【００５０】請求項２に記載の電圧駆動型サイリスタに
よれば、請求項１２に記載の電圧駆動型サイリスタの場
合のように第２の領域が形成されない。それにより、第
１および第２のトレンチをより高密度に配置することが
可能となる。それにより、電圧駆動型サイリスタのオン
状態への移行をさらに速やかに行なうことが可能とな
る。
【００５１】請求項５に記載の電圧駆動型サイリスタに
よれば、第１のトレンチ側壁と近接する第４半導体層内
の領域は高濃度となっている。すなわち、電圧駆動型サ
イリスタがオン状態のときの主電流が第４半導体層内を
流れる領域における不純物濃度が高くなっている。それ
により、主電流の経路の抵抗を小さく抑えることが可能
となる。それにより、オン状態での大電流が得やすくな
る。
【００５２】請求項６に記載の電圧駆動型サイリスタに
おいては、第５半導体層が局所的に第１のトレンチ側壁
にまで達するように形成される。すなわち、電圧駆動型
サイリスタをオフ状態とする際に、主に作動するトラン
ジスタのチャネル幅を広くすることが可能となる。それ
により、電圧駆動型サイリスタのオフ状態への移行をス
ムーズに行なうことが可能となる。
【００５３】請求項７に記載の電圧駆動型サイリスタに
よれば、第４半導体層は局所的に第２のトレンチ側壁に
まで達する部分を有するように形成される。それによ
り、請求項６に記載の場合とは反対に、電圧駆動型サイ
リスタのオン状態への移行をスムーズに行なうことが可
能となる。また、第４半導体層とカソード電極との接触
面積を増やすことも可能となる。それにより、電圧駆動
型サイリスタに大電流を流すことが可能となる。
【００５４】請求項８に記載の電圧駆動型サイリスタに
よれば、第２のトレンチ側壁に近接する第３半導体層内
の第２の領域の濃度が、第１のトレンチの側壁に近接す
る第３半導体層内の第１の領域の濃度よりも高くなって
いる。この第２の領域上に、電圧駆動型サイリスタがオ
フ状態へ移行する際に主に作動するＭＯＳトランジスタ
のチャネルが形成される。したがって、電圧駆動型サイ
リスタがオフ状態へ移行する際に、上記のチャネルへの
キャリアの供給を効率的に行なうことが可能となる。そ
れにより、電圧駆動型サイリスタのオフ状態への移行を
速やかに行なうことが可能となる。
【００５５】請求項１２に記載の電圧駆動型サイリスタ
によれば、深い位置に第２の接合部分が形成される。そ
れにより、電圧駆動型サイリスタのオフ状態において、
第２半導体層内に突出する第１のトレンチの底部を覆う
ように空乏層を広げることが可能となる。それにより、
第１のトレンチ底部のエッジ部は、空乏層内に位置する
こととなる。一方、空乏層内は均一な電界領域となる。
そのため、第１のトレンチ底部のエッジ部が空乏層内に
位置することによって、第１のトレンチのエッジ部にお
ける電界集中を効果的に阻止することが可能となる。そ
れにより、電圧駆動型サイリスタの信頼性を向上させる
ことが可能となる。
【００５６】請求項１３に記載の電圧駆動型サイリスタ
によれば、第２の接合部分の深さが第１のトレンチの深
さ以上となっている。それにより、電圧駆動型サイリス
タをオフ状態とした場合に、より確実に第１のトレンチ
底部のエッジ部を空乏層によって覆うことが可能とな
る。
【００５７】請求項１４に記載の電圧駆動型サイリスタ
によれば、第２の領域に含まれる第１導電型の不純物の
濃度が第１の領域に含まれる第１導電型の不純物の濃度
より高くなっている。第２の領域は、第２のトレンチ下
に位置する。電圧駆動型サイリスタがオフ状態となる際
には、この第２のトレンチの側壁に近接する第４半導体
層に反転層が形成されることになる。すなわち、この反
転層の形成領域は、第２の領域上に位置することにな
る。このとき、この第２の領域に含まれる第１導電型の
不純物濃度が高濃度であることによって、第２のトレン
チ側壁近傍に位置する第４半導体層に反転層が形成され
た場合に、その反転層へキャリアの供給を効率的に行な
うことが可能となる。それにより、電圧駆動型サイリス
タのオフ特性（オフ状態へ移行する時間など）を向上さ
せることが可能となる。
【００５８】請求項１５に記載の電圧駆動型サイリスタ
によれば、第２の領域が第１の領域を挟むように設けら
れる。それにより、第１のトレンチ底部のエッジ部を空
乏層で覆うことが容易となる。それにより、電圧駆動型
サイリスタの信頼性を向上させることが可能となる。
【００５９】請求項１６に記載の電圧駆動型サイリスタ
によれば、第２の不純物領域間には複数の第１のトレン
チが形成される。この場合にも、第２の領域の形成深さ
を適切に調整することによって、複数の第１のトレンチ
底部のエッジ部を空乏層によって覆うことが可能とな
る。それにより、上記の場合と同様に、電圧駆動型サイ
リスタの信頼性を向上させることが可能となる。
【００６０】請求項１７に記載の電圧駆動型サイリスタ
によれば、オンゲートとオフゲートとが交互に配置され
る。それにより、前述の改良例に比べて、オンゲートの
割合を増やすことが可能となる。それにより、第１ベー
ス層内へのコレクタ層からのキャリアの注入をより均一
に効率的に行なうことが可能となる。それにより、電圧
駆動型サイリスタのオン状態への移行時間を短縮するこ
とが可能となる。
【００６１】請求項１９に記載の電圧駆動型サイリスタ
の製造方法によれば、不純物層と第３半導体層とを別工
程で形成している。それにより、不純物層の濃度を、第
３半導体層の濃度に関係なく高濃度にすることが可能と
なる。それにより、第１のトレンチ下に高濃度領域を形
成することが可能となる。その結果、電圧駆動型サイリ
スタがオフ状態へ移行する際に主に作動するＭＯＳトラ
ンジスタのチャネルへのキャリア供給の効率を向上させ
ることが可能となる。それにより、電圧駆動型サイリス
タのオフ状態への移行時間を短縮することが可能とな
る。
【００６２】
【実施例】以下、この発明に基づく実施例について、図
１〜図２３を用いて説明する。
【００６３】（第１実施例）まず、図１〜図１７を用い
て、この発明に基づく第１の実施例について説明する。
図１は、この発明に基づく第１の実施例における電圧駆
動型サイリスタを示す部分断面斜視図である。図１を参
照して、ｐ+ コレクタ層１上にはｎバッファ層２が形成
されている。ｐ+ コレクタ層１の下面には、アノード電
極１２が形成されている。このアノード電極１２の材質
の一例としては、Ａｌなどの金属を挙げることができ
る。
【００６４】ｎバッファ層２上にはｎ- ベース層３が形
成される。このｎ- ベース層３上にはｐベース層４およ
びｐ型不純物層４ａが形成される。ｐベース層４上には
ｎカソード層５が形成される。ｎカソード層５表面には
選択的にｎ+ カソード層６が形成される。また、ｎカソ
ード層５表面には選択的にｐ+ 不純物層７が形成され
る。
【００６５】ｐ+ 不純物層７，ｎカソード層５，ｎ+ カ
ソード層６，ｐベース層４を貫通し、ｎ- ベース層３に
達するように深さＤの第１のＵ溝１６ａが形成される。
この第１のＵ溝１６ａ内には、ゲート酸化膜８を介在し
て第１のゲート電極（ターンオンゲート）９ａが形成さ
れる。
【００６６】また、ｐ+ 不純物層７，ｎカソード層５，
ｎ+ カソード層６を貫通し、ｐ型不純物層４ａ内に底面
を有するように深さＤの第２のＵ溝１６ｂが形成されて
いる。この第２のＵ溝１６ｂ内には、ゲート酸化膜８を
介在して第２のゲート電極９ｂが形成されている。この
第２のゲート電極９ｂおよび第１のゲート電極９ａの材
質の一例としては、不純物が導入された多結晶シリコン
を挙げることができる。
【００６７】第１および第２のゲート電極９ａ，９ｂ上
には、キャップ酸化膜１０が形成される。このキャップ
酸化膜１０上，ｐ+ 不純物層７上およびｎ+ カソード層
６上には、カソード電極１１が形成される。このカソー
ド電極１１の材質の一例としては、Ａｌなどの金属を挙
げることができる。
【００６８】次に、図２を用いて、上記の構造を有する
第２の実施例における電圧駆動型サイリスタの動作につ
いて説明する。図２は、上記の第１の実施例における電
圧駆動型サイリスタの動作原理を示す図である。図２を
参照して、まずオン状態について説明する。オン状態を
実現するには、第１および第２のゲート電極９ａ，９ｂ
に正の電圧を印加する。それにより、第１のＵ溝１６ａ
側壁近傍におけるｎチャネルＭＯＳトランジスタがオン
する。それにより、ｎチャネルＭＯＳトランジスタに電
流Ｉｅが流れる。すなわち、このｎチャネルＭＯＳトラ
ンジスタを介してｎ- ベース層３内に電子が流れ込む。
【００６９】それにより、ｐｎｐトランジスタＴｒ１が
オン状態となる。そして、このｐｎｐトランジスタＴｒ
１に電流ＩA が流れる。このｐｎｐトランジスタＴｒ１
がオン状態となることによって、ｎｐｎトランジスタＴ
ｒ２もオン状態となる。それにより、電流ＩK が流れ
る。このようにしてｐｎｐトランジスタＴｒ１とｎｐｎ
トランジスタＴｒ２とがオン状態となることによって、
サイリスタがオン状態となる。それにより、電圧駆動型
サイリスタに主電流が流れることになる。
【００７０】次に、オフ状態について説明する。オフ状
態は、第１および第２のゲート電極９ａ，９ｂに負の電
位を印加することによって実現される。第１および第２
のゲート電極９ａに負の電位を印加することによって、
第１のＵ溝１６ａ側壁部におけるｎチャネルＭＯＳトラ
ンジスタがオフ状態となる。そして、第２のＵ溝１６ｂ
側壁近傍に位置するｐチャネルＭＯＳトランジスタがオ
ン状態となる。それにより、ｐベース層４からホールが
引出されることになる。その結果、ｐベース層４とｎ-
ベース層３との接合部に空乏層が広がり、電圧駆動型サ
イリスタのオフ状態が実現される。
【００７１】次に、図３および図４を用いて、上記の第
１の実施例における電圧駆動型サイリスタの特徴部分に
ついて詳しく説明する。図３および図４は、上記の第１
の実施例における電圧駆動型サイリスタの特徴的な作用
を模式的に示す断面図である。
【００７２】まず図３を参照して、第２のＵ溝１６ｂ下
には、ｐ型不純物層４ａが形成される。このｐ型不純物
層４ａは、ｎ- ベース層３内に突出するように設けられ
ている。このｐ型不純物層４ａの形成深さは、好ましく
は、第１のＵ溝１６ａの形成深さ以上である。図３に
は、電圧駆動型サイリスタがオフ状態の際に、ｐ型不純
物層４ａおよびｐベース層４と、ｎ- ベース層３との接
合界面に空乏層１７が広がっている様子が示されてい
る。図３に示されるように、ｎ- ベース層３内に突出す
るようにｐ型不純物層４ａを深く形成することによっ
て、空乏層１７をも深い位にまで拡げることが可能とな
る。それにより、空乏層１７によって第１のＵ溝１６ａ
底部のエッジ部を覆うことが可能となる。それにより、
第１のＵ溝１６ａ底部のエッジ部における電界集中の発
生を効果的に阻止することが可能となる。それにより、
信頼性の高い電圧駆動型サイリスタが得られる。
【００７３】また、ｐ型不純物層４ａを、第１のＵ溝１
６ａを挟むように配置することによって、電圧駆動型サ
イリスタがオフ状態の際に、ｐ型不純物層４ａとｎ- ベ
ース層３との接合部から拡がる空乏層７を第１のＵ溝１
６ａ下でつなぐことができる。それにより、第１のＵ溝
１６ａ下の深い位置に空乏層１７を形成することができ
る。この場合も上記の場合と同様に信頼性の高い電圧駆
動型サイリスタが得られる。
【００７４】なお図３には、第２のＵ溝１６ｂ間に１つ
の第１のＵ溝１６ａが形成されている例を示したが、第
２のＵ溝１６ｂ間に複数個の第１のＵ溝１６ａが形成さ
れていても良い。この場合においても、ｐ型不純物層４
ａの形成深さを適切に調整することによって、複数の第
１のＵ溝１６ａ底部のエッジ部を空乏層１７によって覆
うことが可能となる。それにより、信頼性の高い電圧駆
動型サイリスタが得られる。
【００７５】また、オフ状態に移行する際には、第２の
チャネル形成領域１４に反転層が形成される。そして、
この第２のチャネル形成領域１４を通じてｐベース層４
およびｐ型不純物層４ａからｐ+ 不純物層７内へホール
が引抜かれる。このとき、図３に示される第１の実施例
の構造では、第２のチャネル形成領域１４直下に位置す
るｐベース層４の濃度が最も高いものとなっている。
【００７６】それは、ｐベース層４とｐ型不純物層４ａ
とが重なる領域が第２のチャネル形成領域１４直下に位
置するからである。すなわち、図３に示される構造にお
いては、第２のチャネル形成領域１４直下に、高濃度の
ｐベース層４が存在することになる。それにより、電圧
駆動型サイリスタのオフ時に移行する際に、ｐベース層
４からのホールの引出し抵抗が小さくなる。それによ
り、電圧駆動型サイリスタのオフ状態への移行を速やか
に行なうことが可能となる。
【００７７】次に、図４を参照して、図１に示される第
１の実施例における電圧駆動型サイリスタにおいては、
第１のＵ溝１６ａと第２のＵ溝１６ｂとが交互に形成さ
れている。それにより、電圧駆動型サイリスタのオン状
態への移行を速やかに行なうことが可能となる。
【００７８】その理由について図４を用いて説明する。
図４を参照して、従来例で説明したように、ｐ+ コレク
タ層１からｎ- ベース層３内へのホールの供給は、第１
のＵ溝１６ａ側壁部に形成されるｎチャネルＭＯＳトラ
ンジスタのチャネル領域を通じてｎ- ベース層３内に注
入された電子がｐ+ コレクタ層１内に到達した箇所から
行なわれる。図４に示される第１の実施例における電圧
駆動型サイリスタの場合は、第１のＵ溝１６ａと第２の
Ｕ溝１６ｂとが交互に形成されているため、図２９に示
される従来の改良例よりもｎチャネルＭＯＳトランジス
タを高集積化することが可能となる。このように、ｎチ
ャネルＭＯＳトランジスタが高集積化されることによっ
て、ｐ+ コレクタ層１からｎ- ベース層３内へのホール
の供給箇所を増やせる。それにより、ｐ+ コレクタ層１
からｎ- ベース層３内へのホールの供給を効率的に行な
うことが可能となる。それにより、電圧駆動型サイリス
タのオン状態への移行時間を、上記の改良例よりも短縮
することが可能となる。
【００７９】次に、図５を用いて、第２のＵ溝１６ｂ近
傍の構造についてより詳しく説明する。なお、以下に述
べる各数値限定は、電圧駆動型サイリスタの耐圧が４０
０Ｖ〜５００Ｖ程度の場合を前提としたものである。図
５は、第２のＵ溝１６ｂ近傍を拡大した断面図である。
【００８０】図５を参照して、第２のＵ溝１６ｂの開口
幅Ｗ１は、約１μｍ程度である。ｐ + 不純物層７の拡散
深さＤ１は、好ましくは、１μｍ以下程度である。ｎカ
ソード層５の拡散深さＤ２は、好ましくは、１．５μｍ
程度である。ｐベース層４の拡散深さＤ３は、好ましく
は、１．５〜２μｍ程度である。また、ｐ型不純物層４
ａの拡散深さＤ４は、好ましくは、２〜３μｍ程度であ
る。このとき、Ｐ型不純物層４ａのｐ+ 不純物層７上面
からの拡散深さは、６〜７μｍとなっている。
【００８１】また、第１および第２のＵ溝１６ａ，１６
ｂの深さＤは、好ましくは、５〜６μｍ程度である。ま
た、第１および第２のＵ溝１６ａ，１６ｂ間の距離Ｗ２
は、約５〜１０μｍ程度となる。これは、ｐ型不純物層
４ａを深い位置にまで拡散させるので、それに伴いｐ型
不純物が横方向にも拡がるからである。
【００８２】また、ｐベース層４の濃度は、１０16〜１
０17ｃｍ-3程度である。これは、第1のＵ溝１６ａ側壁
に形成されるｎチャネルＭＯＳトランジスタのしきい値
電圧Ｖｔｈを基準にして決定される。ｐ型不純物層４ａ
の濃度は、１０16〜１０18ｃｍ-3程度以上である。それ
により、ｐベース層４とｐ型不純物層４ａとが重なる領
域４ｂの濃度は、２×１０16〜１０18ｃｍ-3と最も濃度
が高い領域となる。この領域４ｂは、高圧駆動型サイリ
スタがオフ状態へ移行する際に主に動作するｐチャネル
ＭＯＳトランジスタのチャネル形成領域直下に位置す
る。それにより、ｐチャネルＭＯＳトランジスタへのホ
ール供給が効率的に行なえる。
【００８３】次に、図６〜図１７を用いて、上記の第２
の実施例における電圧駆動型サイリスタの製造方法につ
いて説明する。図６〜図１０は、上記の第１の実施例に
おける電圧駆動型サイリスタの製造工程の第１工程〜第
５工程を示す斜視図である。図１１は、ｐ+ 不純物層７
の形成パターンの変形例を示す斜視図である。図１２〜
図１７は、上記の第１の実施例における電圧駆動型サイ
リスタの製造工程の第６工程〜第１１工程を示す斜視図
である。なお、以下に説明する電圧駆動型サイリスタの
製造工程を通して得られる構造は、図１７に示されるよ
うに、キャップ酸化膜１０が比較的大きく形成された例
である。したがって、このキャップ酸化膜１０を第１お
よび第２のトレンチ１６ａ，１６ｂ内に埋込むように形
成することによって、図１に示される第１の実施例にお
ける電圧駆動型サイリスタは得られることになる。
【００８４】図６を参照して、ｐ+ コレクタ層１上に、
エピタキシャル成長法によって、ｎバッファ層２および
ｎ- ベース層３を順次形成する。次に、図７を参照し
て、ｎ - ベース層３表面に酸化膜１８を形成する。そし
て、この酸化膜１８を通じて選択的にｎ- ベース層３内
にｐ型の不純物を導入する。このｐ型不純物の導入方法
としては、イオン注入法あるいはガスからの拡散などを
挙げることができる。そして、熱拡散処理を施すことに
よって、ｐ型不純物層４ａを形成する。このとき、この
ｐ型不純物層４ａの濃度は、好ましくは、１０16〜１０
18／ｃｍ3 程度以上である。
【００８５】次に、図８を参照して、ｎ- ベース層３表
面全面に、酸化膜１８を通じてｐ型の不純物を導入す
る。そして、熱拡散処理を施すことによってｐベース層
４を形成する。ｐベース層４の濃度は、好ましくは、１
０16〜１０17／ｃｍ3 である。このとき、ｐベース層４
の拡散深さは、ｐ型不純物層４ａの拡散深さよりも浅く
する。上記のように、ｐベース層４とｐ型不純物層４ａ
とを別々の工程で形成することによって、ｐベース層４
とｐ型不純物層４ａとが重なる高濃度領域を形成でき
る。この高濃度の領域内に第２のＵ溝１６ｂの側壁の一
部が形成されている。それにより、第２のＵ溝１６ｂ側
壁近傍におけるｐベース層４内のｐ型不純物濃度を高く
することが可能となる。それにより、電圧駆動型サイリ
スタのオフ特性を向上させることが可能となる。
【００８６】次に、図９を参照して、ｐベース層４の表
面全面にｎ型不純物を導入する。そして、熱拡散処理を
施すことによってｎカソード層５を形成する。
【００８７】次に、図１０を参照して、ｎカソード層５
表面に選択的にｎ型不純物とｐ型不純物とを導入するこ
とによって、ｎ+ カソード層６およびｐ+ 不純物層７を
それぞれ形成する。このとき、ｎ+ カソード層６は、ｐ
ベース層４上面にまで達するするように深く形成されて
もよい。また、図１１（ａ），（ｂ）に示されるよう
に、要求されるデバイスの特性に応じて、ｐ+ 不純物層
７とｎ+ カソード層６のパターン構成を変えてもよい。
【００８８】次に、図１２を参照して、ｐ+ 不純物層７
およびｎ+ カソード層６上に、選択的に所定の厚みの酸
化膜１９を形成する。そして、酸化膜１９をマスクとし
て用いてエッチング処理が施されることによって、第１
および第２のＵ溝１６ａ，１６ｂがそれぞれ形成され
る。なお、本実施例においては、第１および第２のＵ溝
１６ａ，１６ｂが同一の深さであるため、同時に形成可
能である。
【００８９】次に、図１３を参照して、熱酸化法あるい
はＣＶＤ法などを用いて、第１および第２のＵ溝１６
ａ，１６ｂ内にゲート酸化膜８を形成する。次に、第１
および第２のＵ溝１６ａ，１６ｂを充填し得る厚みを有
する、不純物をドープした多結晶シリコン層を、酸化膜
１９上に堆積する。そして、この多結晶シリコン層にエ
ッチバック処理を施すことによって、図１４に示される
ように、第１および第２のＵ溝１６ａ，１６ｂ内に多結
晶シリコン層９ａ，９ｂを埋込む。それにより、第１お
よび第２のゲート電極９ａ，９ｂが形成される。
【００９０】次に、図１５を参照して、熱酸化法あるい
はＣＶＤ法などを用いて、酸化膜１０ａを形成する。そ
して、ＣＶＤ法などを用いて、この酸化膜１０ａ上およ
び酸化膜１９上に、キャップ酸化膜１０を形成する。
【００９１】次に図１６を参照して、キャップ酸化膜１
０および酸化膜１９をパターニングすることによって、
第１および第２のゲート電極上に酸化膜１９およびキャ
ップ１０を残し、Ｐ+ 不純物層７表面およびｎ+ カソー
ド層６表面を露出させる。次に、図１７を参照して、ス
パッタリング法などを用いて、酸化膜１０上，ｐ+ 不純
物層７およびｎ+ カソード層６上にカソード電極１１を
形成する。そして、ｐ + コレクタ層１下面にアノード電
極１２を形成する。
【００９２】（第２実施例）次に、図１８および図１９
を用いて、この発明に基づく第２の実施例における電圧
駆動型サイリスタについて説明する。図１８は、この発
明に基づく第２の実施例における電圧駆動型サイリスタ
を示す斜視図である。
【００９３】図１８を参照して、本実施例においては、
上記の第１の実施例の場合のように、ｐ型不純物層４ａ
が形成されていない。そのため、ｐベース層４とｎ- ベ
ース層３との接合部の、ｐ+ 不純物層７あるいはｎ+ カ
ソード層６表面からの距離はほぼ一定となっている。ま
た、ｐ型不純物層４ａの形成工程が省略される。つま
り、ｐベース層４は、ｎ- ベース層３の上方からｎ- ベ
ース層３の表面全面にｐ型の不純物を導入することによ
って形成される。
【００９４】また、本実施例においては、第１のＵ溝１
６ａの深さＤ５が、第２のＵ溝１６ｂの深さＤ６よりも
深くなるように形成されている。それにより、第１のＵ
溝１６ａ内に形成された第１のゲート電極９ａがターン
オンゲートとして機能し、第２のＵ溝１６ｂ内に形成さ
れた第２のゲート電極９ｂがターンオフゲートとして機
能することとなる。それ以外の構成については図１に示
される第１の実施例における電圧駆動型サイリスタと同
様である。なお、第１および第２のＵ溝１６ａ，１６ｂ
の深さが異なるので、別工程で第１および第２のＵ溝１
６ａ，１６ｂは形成される。
【００９５】本実施例における電圧駆動型サイリスタに
おいては、上記の第１の実施例よりも、第１および第２
のＵ溝１６ａ，１６ｂ間の間隔を小さくすることが可能
となる。それにより、第１および第２のＵ溝の高集積化
が可能となる。その結果、上記の第１の実施例よりもさ
らに、電圧駆動型サイリスタのオン状態への移行時間を
短縮することが可能となる。
【００９６】その理由について図５および図１９を用い
てより詳しく説明する。ここで図５を再び参照して、上
記の第１の実施例においては、ｐ型不純物層４ａを深い
位置にまで拡散させなければならなかった。そのため、
ｐ型不純物層４ａは必然的に横方向にも拡がることにな
る。そのため、図５に示される態様においては、第１お
よび第２のＵ溝１６ａ，１６ｂ間の間隔Ｗ２は、５〜１
０μｍ程度と比較的広くなっていた。
【００９７】それに対し本実施例においては、図１９に
示されるように、ｐ型不純物層４ａが形成されていない
ため、第１および第２のＵ溝１６ａ，１６ｂを高集積化
することが可能となる。より具体的には、第１および第
２のＵ溝１６ａ，１６ｂ間の間隔Ｗ３を２〜３μｍ程度
と小さく抑えることが可能となる。それにより、第１の
Ｕ溝１６ａの側壁に形成されるｎチャネルＭＯＳトラン
ジスタをも高集積化することが可能となる。それによ
り、上記の第１の実施例の場合よりもさらに、電圧駆動
型サイリスタをオン状態に移行させるための時間を短縮
することが可能となる。
【００９８】次に、図２０〜図２３を用いて、ｐ+ 不純
物層７とｎ+ カソード層６のパターンの変形例について
説明する。
【００９９】＜変形例１＞図２０は、ｐ+ 不純物層７と
ｎ+ カソード層６のパターンの第１の変形例を示す斜視
図である。図２０を参照して、本変形例においては、ｎ
+ カソード層６が、ｐベース層４上面に達する深さにま
で形成されている。それ以外の構造に関しては図１に示
される第１の実施例における電圧駆動型サイリスタと同
様である。
【０１００】＜変形例２＞次に、図２１を用いて、ｐ+
不純物層７とｎ+ カソード層６のパターンの第２の変形
例について説明する。本変形例においては、ｎ+ カソー
ド層６が、第１のＵ溝１６ａが延びる方向に沿って平行
に延びるように形成されている。それにより、オン状態
の際に、第１のＵ溝１６ａの全側壁に沿って連続的にｎ
チャネルＭＯＳトランジスタの反転層が形成される。そ
の結果、上記の第１の変形例よりも効率的にチャネルを
通じてオン電流をカソード電極へ流すことが可能とな
る。
【０１０１】また、ｎ+ カソード層６は、ｐベース層４
上面に達する程度にまで深く形成されている。それによ
り、電圧駆動型サイリスタがオン状態のときに流れる主
電流が、このｎ+ カソード層６内を通過する際の抵抗を
小さくすることも可能となる。それにより、電圧駆動型
サイリスタに大電流を流すことが可能となる。
【０１０２】また、ｐ+ 不純物層７は、第２のＵ溝１６
ｂの側壁に沿って平行に連続的に延びるように形成され
ている。
【０１０３】＜変形例３＞次に、第３の変形例について
図２２を用いて説明する。図２２は、第３の変形例にお
ける電圧駆動型サイリスタを示す斜視図である。図２２
を参照して、本変形例は、オン特性よりもオフ特性を確
保したい場合に適用されるべき変形例である。
【０１０４】図２２を参照して、本変形例においては、
第２のＵ溝１６ｂの側壁に沿って平行にｐ+ 不純物層７
が延びるように形成されている。そして、このｐ+ 不純
物層７は、局所的に第１のＵ溝１６ａの側壁にまで達す
るように形成されている。そのため、ｎ+ カソード層６
は、第１のＵ溝１６ａの側壁に沿って選択的に形成され
ることになる。
【０１０５】上記のように、ｐ+ 不純物層７が、第２の
Ｕ溝１６ｂに沿って平行に延びかつ局所的に第１および
第２のＵ溝１６ａの両側壁に達するように形成されるこ
とによって、上記の第２の変形例の場合よりも、ｐチャ
ネルトランジスタ（電圧駆動型サイリスタをオフさせる
ときに主に作動するトランジスタ）のチャネル幅を増や
すことが可能となる。それにより、上記の第２の変形例
の場合よりも、電圧駆動型サイリスタのオフ状態への移
行を速やかにかつより確実に行なうことが可能となる。
【０１０６】＜変形例４＞次に、第４の変形例について
図２３を用いて説明する。図２３は、第４の変形例にお
ける電圧駆動型サイリスタを示す斜視図である。なお、
本変形例は、オフ特性よりもオン特性を確保したい場合
に適用可能な変形例である。図２３を参照して、本変形
例においては、第１のＵ溝１６ａの側壁に沿って平行に
延びるようにｎ+ カソード層６が連続的に形成され、こ
のｎ+ カソード層６は、局所的に第２のＵ溝１６ｂの側
壁にまで達するように形成されている。それにより、カ
ソード電極とｎ+ カソード層６との接触面積を増大させ
ることが可能となる。それにより、電圧駆動型サイリス
タのオン状態のときの主電流がカソード層６内を通過す
る際の抵抗を小さくすることが可能となる。それによ
り、大電流が得やすい構造となる。このとき、ｐ+ 不純
物層７は、第２のＵ溝１６ｂの側壁に沿って選択的に形
成されることになる。
【０１０７】なお、上記の第１〜第４の変形例は、第２
の実施例にも適用可能である。
【０１０８】
【発明の効果】以上説明したように、本発明によれば、
第３半導体層の第２の領域を形成することによって、第
１のトレンチ底部のエッジ部に電界集中が起こることを
効果的に阻止することが可能となる。それにより、信頼
性の高い電圧駆動型サイリスタが得られる。
【０１０９】また、第３半導体層の第２の領域に含まれ
る第１導電型の不純物濃度を、第３半導体層の第１の領
域に含まれる第１導電型の不純物の濃度より大きくする
こと３４って、電圧駆動型サイリスタをオフ状態に移行
させる際に作動するＭＯＳトランジスタへのキャリアの
供給を効率的に行なうことが可能となる。それにより、
電圧駆動型サイリスタのオフ状態への移行時間を短縮す
ることが可能となる。すなわち、オフ特性の優れた電圧
駆動型サイリスタが得られる。
【０１１０】また、第１のトレンチと第２のトレンチと
を交互に配置することによって、電圧駆動型サイリスタ
をオン状態へ移行させる際に作動するＭＯＳトランジス
タを、従来の改良例よりも高集積化することが可能とな
る。それにより、従来の改良例よりも、第２半導体層内
への第１半導体層からのキャリアの供給を均一にかつ効
率的に行なえる。それにより、電圧駆動型サイリスタの
オン状態への移行時間を短縮することが可能となる。す
なわち、オン特性の優れた電圧駆動型サイリスタが得ら
れる。
【０１１１】また、第１のトレンチを挾むように第２の
領域を配置することによって、電圧駆動型サイリスタが
オフ状態にあるときに、第１のトレンチ底部のエッジ部
を、第３半導体層と第２半導体層との接合界面において
拡張される空乏層によって覆うことが可能となる。それ
により、電圧駆動型サイリスタの信頼性を高めることが
可能となる。
【０１１２】また、第１のトレンチの側壁に近接する第
３半導体層内の第１の領域の濃度を、第２のトレンチ側
壁に近接する第３半導体層内の第２の領域の濃度よりも
低くすることによって、電圧駆動型サイリスタがオフ状
態へ移行する際に、主に作動するＭＯＳトランジスタの
チャネル領域へのキャリアの供給を効率的に行なうこと
が可能となる。それにより、電圧駆動型サイリスタのオ
フ状態への移行時間を短縮することが可能となる。その
結果、オフ特性に優れた電圧駆動型サイリスタが得られ
る。
【０１１３】また、第１導電型の不純物層と、第３半導
体層とを別々な工程で形成することによって、第３半導
体層の濃度に関係なく不純物層の濃度を高くすることが
可能となる。それにより、第１のトレンチ側壁に近接す
る領域（不純物層内の領域）の濃度が高くなる。それに
より、オフ特性の優れた電圧駆動型サイリスタが得られ
る。
【図面の簡単な説明】
【図１】この発明に基づく第１の実施例における電圧駆
動型サイリスタを示す斜視図である。
【図２】この発明に基づく第１の実施例における電圧駆
動型サイリスタの動作原理を示す図である。
【図３】この発明に基づく第１の実施例における電圧駆
動型サイリスタの第１の特徴部分を説明するための模式
図である。
【図４】この発明に基づく第１の実施例における電圧駆
動型サイリスタの第２の特徴部分を説明するための模式
図である。
【図５】この発明に基づく第１の実施例における電圧駆
動型サイリスタにおいて、第２のＵ溝近傍を拡大した断
面図である。
【図６】この発明に基づく第１の実施例における電圧駆
動型サイリスタの製造工程の第１工程を示す斜視図であ
る。
【図７】この発明に基づく第１の実施例における電圧駆
動型サイリスタの製造工程の第２工程を示す斜視図であ
る。
【図８】この発明に基づく第１の実施例における電圧駆
動型サイリスタの製造工程の第３工程を示す斜視図であ
る。
【図９】この発明に基づく第１の実施例における電圧駆
動型サイリスタの製造工程の第４工程を示す斜視図であ
る。
【図１０】この発明に基づく第１の実施例における電圧
駆動型サイリスタの製造工程の第５工程を示す斜視図で
ある。
【図１１】（ａ）および（ｂ）は、図１０に示される第
５工程の変形例を示す斜視図である。
【図１２】この発明に基づく第１の実施例における電圧
駆動型サイリスタの製造工程の第６工程を示す斜視図で
ある。
【図１３】この発明に基づく第１の実施例における電圧
駆動型サイリスタの製造工程の第７工程を示す斜視図で
ある。
【図１４】この発明に基づく第１の実施例における電圧
駆動型サイリスタの製造工程の第８工程を示す斜視図で
ある。
【図１５】この発明に基づく第１の実施例における電圧
駆動型サイリスタの製造工程の第９工程を示す斜視図で
ある。
【図１６】この発明に基づく第１の実施例における電圧
駆動型サイリスタの製造工程の第１０工程を示す斜視図
である。
【図１７】この発明に基づく第１の実施例における電圧
駆動型サイリスタの製造工程の第１１工程を示す斜視図
である。
【図１８】この発明に基づく第２の実施例における電圧
駆動型サイリスタを示す斜視図である。
【図１９】この発明に基づく第２の実施例における電圧
駆動型サイリスタの特徴部分を説明するための模式図で
ある。
【図２０】ｐ+ 不純物層とｎ+ カソード層のパターンレ
イアウトの第１の変形例を示す斜視図である。
【図２１】ｐ+ 不純物層とｎ+ カソード層のパターンレ
イアウトの第２の変形例を示す斜視図である。
【図２２】ｐ+ 不純物層とｎ+ カソード層のパターンレ
イアウトの第３の変形例を示す斜視図である。
【図２３】ｐ+ 不純物層とｎ+ カソード層のパターンレ
イアウトの第４の変形例を示す斜視図である。
【図２４】従来の電圧駆動型サイリスタの一例を示す断
面図である。
【図２５】図２４に示される従来の電圧駆動型サイリス
タの動作原理を示す図である。
【図２６】図２４に示される従来の電圧駆動型サイリス
タの問題点を説明するための模式図である。
【図２７】従来の改良例における電圧駆動型サイリスタ
の一例を示す断面図である。
【図２８】図２７に示される改良例における電圧駆動型
サイリスタの特徴的な作用を示す模式図である。
【図２９】改良例における電圧駆動型サイリスタの第１
の問題点を説明するための断面図である。
【図３０】改良例における電圧駆動型サイリスタの第２
の問題点を説明するための断面図である。
【符号の説明】
１，１０１ ｐ+ コレクタ層 ２，１０２ ｎバッファ層 ３，１０３ ｎ- ベース層 ４，１０４ ｐベース層 ５，１０５ ｎカソード層 ６，１０６ ｎ+ カソード層 ７，１０７ ｐ+ 不純物層 ８，１０８ ゲート酸化膜 １０９ ゲート電極 ９ａ，１０９ａ 第１のゲート電極 ９ｂ，１０９ｂ 第２のゲート電極 ４ａ ｐ型不純物層 １０，１１０ キャップ酸化膜 １１，１１１ カソード電極 １２，１１２ アノード電極 １６ａ 第１のＵ溝 １６ｂ 第２のＵ溝 １７ 空乏層
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成６年４月６日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】請求項１９
【補正方法】変更
【補正内容】
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００１１
【補正方法】変更
【補正内容】
【００１１】まずオン状態について説明する。オン状態
は、カソード電極１１１に対して、アノード電極１１２
に正の電位を印加し、ゲート電極１０９に正の電位を印
加することによって実現される。ゲート電極１０９に正
の電位（トランジスタＭ１のしきい値電圧以上の電位）
を印加することによって、ｎチャネルＭＯＳトランジス
タＭ１がオン状態となる。それにより、ｎ- ベース層１
０３にトランジスタＭ１のチャネルを通じて電子が流れ
込む。それにより、ｐｎｐトランジスタＴｒ１がオン状
態となる。それにより、ｐベース層１０４にｐ+ コレク
タ層１０１からホールが流れ込む。それにより、ｎｐｎ
トランジスタＴｒ２もオン状態となる。その結果、トラ
ンジスタＴｒ１とトランジスタＴｒ２とで構成されるサ
イリスタがオン状態となる。すなわち、アノード電極１
１２とカソード電極１１１との間に主電流が流れること
になる。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００１２
【補正方法】変更
【補正内容】
【００１２】次に、オフ状態について説明する。ゲート
電極１０９に負の電位を印加することによってサイリス
タのオフ状態は実現される。すなわち、ゲート電極１０
９に負の電位（トランジスタＭ２のしきい値電圧以下の
電圧）を印加することによって、ｐチャネルＭＯＳトラ
ンジスタＭ２はオン状態となる。それにより、ｐベース
層１０４からホールが引出される。その結果、ｐベース
層１０４とｎ- ベース層１０３との接合部分で空乏層が
広がり、ｐベース層１０４内にｐ+ コレクタ層からのホ
ールが流れ込まなくなる。それにより、サイリスタのオ
フ状態が実現される。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００４６
【補正方法】変更
【補正内容】
【００４６】請求項１９に記載の電圧駆動型サイリスタ
の製造方法は、第３半導体層が第１の領域と第２の領域
とを備えることを前提とする。ここで、第１の領域は、
第３半導体層の表面から第１の拡散深さを有する領域で
ある。また、第２の領域は、第３半導体層の表面から第
１の拡散深さよりも深い第２の拡散深さを有する領域で
ある。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００６３
【補正方法】変更
【補正内容】
【００６３】（第１実施例）まず、図１〜図１７を用い
て、この発明に基づく第１の実施例について説明する。
図１は、この発明に基づく第１の実施例における電圧駆
動型サイリスタを示す部分断面斜視図である。図１を参
照して、ｐ+ コレクタ（ｐ+ アノード）層１上にはｎバ
ッファ層２が形成されている。ｐ+ コレクタ層１の下面
には、アノード電極１２が形成されている。このアノー
ド電極１２の材質の一例としては、Ａｌなどの金属を挙
げることができる。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００６５
【補正方法】変更
【補正内容】
【００６５】ｐ+ 不純物層７，ｎカソード層５，ｎ+ カ
ソード層６，ｐベース層４を貫通し、ｎ- ベース層３に
達するように深さＤの第１のＵ溝（トレンチ）１６ａが
形成される。この第１のＵ溝１６ａ内には、ゲート酸化
膜８を介在して第１のゲート電極（ターンオンゲート）
９ａが形成される。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００６６
【補正方法】変更
【補正内容】
【００６６】また、ｐ+ 不純物層７，ｎカソード層５，
ｎ+ カソード層６を貫通し、ｐ型不純物層４ａ内に底面
を有するように深さＤの第２のＵ溝１６ｂが形成されて
いる。この第２のＵ溝（トレンチ）１６ｂ内には、ゲー
ト酸化膜８を介在して第２のゲート電極９ｂが形成され
ている。この第２のゲート電極９ｂおよび第１のゲート
電極９ａの材質の一例としては、不純物が導入された多
結晶シリコンを挙げることができる。また、第１および
第２のゲート電極９ａ．９ｂは、Ｕ溝（トレンチ）の端
部で電気的に接続され、１つのゲート電極となってい
る。
【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】００７２
【補正方法】変更
【補正内容】
【００７２】まず図３を参照して、第２のＵ溝１６ｂ下
には、ｐ型不純物層４ａが形成される。このｐ型不純物
層４ａは、ｎ- ベース層３内に突出するように設けられ
ている。このｐ型不純物層４ａの形成深さは、好ましく
は、第１のＵ溝１６ａの形成深さ以上である。図３に
は、電圧駆動型サイリスタがオフ状態の際に、ｐ型不純
物層４ａおよびｐベース層４と、ｎ- ベース層３との接
合界面に空乏層１７が広がっている様子が示されてい
る。図３に示されるように、ｎ- ベース層３内に突出す
るようにｐ型不純物層４ａを深く形成することによっ
て、空乏層１７をも深い位にまで拡げることが可能とな
る。それにより、空乏層１７によって第１のＵ溝１６ａ
底部のエッジ部を深く覆うことが可能となる。それによ
り、第１のＵ溝１６ａ底部のエッジ部における電界集中
の発生を効果的に阻止することが可能となる。それによ
り、信頼性の高い電圧駆動型サイリスタが得られる。
【手続補正９】
【補正対象書類名】明細書
【補正対象項目名】００７３
【補正方法】変更
【補正内容】
【００７３】また、ｐ型不純物層４ａを、第１のＵ溝１
６ａを挟むように配置することによって、電圧駆動型サ
イリスタがオフ状態の際に、ｐ型不純物層４ａとｎ- ベ
ース層３との接合部から拡がる空乏層１７を第１のＵ溝
１６ａ下でつなぐことができる。それにより、第１のＵ
溝１６ａ下の深い位置に空乏層１７を形成することがで
きる。この場合も上記の場合と同様に信頼性の高い電圧
駆動型サイリスタが得られる。
【手続補正１０】
【補正対象書類名】明細書
【補正対象項目名】００８４
【補正方法】変更
【補正内容】
【００８４】図６を参照して、ｐ+ コレクタ層１上に、
エピタキシャル成長法によって、ｎバッファ層２および
ｎ- ベース層３を順次形成する。次に、図７を参照し
て、ｎ - ベース層３表面に酸化膜１８を形成する。そし
て、この酸化膜を通して選択的にｎ- ベース層３内にｐ
型の不純物を導入する。このｐ型不純物の導入方法とし
ては、イオン注入法あるいはガスからの拡散などを挙げ
ることができる。そして、熱拡散処理を施すことによっ
て、ｐ型不純物層４ａを形成する。このとき、このｐ型
不純物層４ａの濃度は、好ましくは、１０16〜１０18／
ｃｍ3 程度以上である。
【手続補正１１】
【補正対象書類名】明細書
【補正対象項目名】００８８
【補正方法】変更
【補正内容】
【００８８】次に、図１２を参照して、ｐ+ 不純物層７
およびｎ+ カソード層６上に、選択的に所定の厚みの酸
化膜１９を形成する。そして、酸化膜１９をマスクとし
て用いてエッチング処理が施されることによって、第１
および第２のＵ溝１６ａ，１６ｂがそれぞれ形成され
る。なお、本実施例においては、第１および第２のＵ溝
１６ａ，１６ｂが同一の深さであるため、同時に形成可
能である。それにより、工程が簡略化される。
【手続補正１２】
【補正対象書類名】明細書
【補正対象項目名】００８９
【補正方法】変更
【補正内容】
【００８９】次に、図１３を参照して、熱酸化法あるい
はＣＶＤ法などを用いて、第１および第２のＵ溝１６
ａ，１６ｂ内にゲート酸化膜８を形成する。次に、第１
および第２のＵ溝１６ａ，１６ｂを充填し得る厚みを有
する、不純物をドープした多結晶シリコン層を、酸化膜
１９上に堆積する。そして、この多結晶シリコン層にエ
ッチバック処理を施すことによって、図１４に示される
ように、第１および第２のＵ溝１６ａ，１６ｂ内に多結
晶シリコン層９ａ，９ｂを埋込む。それにより、第１お
よび第２のゲート電極９ａ，９ｂが形成される。このと
き、第１および第２のＵ溝の端部に上記の多結晶シリコ
ン層を残すことによって、第１および第２のゲート電極
９ａ，９ｂを接続する。
【手続補正１３】
【補正対象書類名】明細書
【補正対象項目名】０１０９
【補正方法】変更
【補正内容】
【０１０９】また、第３半導体層の第２の領域に含まれ
る第１導電型の不純物濃度を、第３半導体層の第１の領
域に含まれる第１導電型の不純物の濃度より大きくする
こと３４って、電圧駆動型サイリスタをオフ状態に移行
させる際に作動するＭＯＳトランジスタへのキャリアの
供給を効率的に行なうことが可能となる。それにより、
電圧駆動型サイリスタのオフ状態への移行時間を短縮す
ることおよびオフ可能な電流を大きくすることが可能と
なる。すなわち、オフ特性の優れた電圧駆動型サイリス
タが得られる。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/74 ３０１

Claims (20)

    【特許請求の範囲】
  1. 【請求項１】 第１導電型の第１半導体層と、 前記第１半導体層上に形成された第２導電型の第２半導
    体層と、 前記第２半導体層上に形成された第１導電型の第３半導
    体層と、 前記第３半導体層上に形成された第２導電型の第４半導
    体層と、 前記第４半導体層表面に選択的に形成された第１導電型
    の第５半導体層と、 前記第４半導体層および前記第３半導体層を貫通し、前
    記第２半導体層に達する複数の第１のトレンチと、 前記第５半導体層および前記第４半導体層を貫通し、前
    記第３半導体層内に底面を有する複数の第２のトレンチ
    と、 を備え、 前記第１および第２のトレンチは交互に配置され、 前記第１および第２のトレンチ内に形成された第１およ
    び第２のゲート電極と、 前記第４半導体層および前記第５半導体層上に形成され
    たカソード電極と、 前記第１半導体層下面に形成されたアノード電極と、 をさらに備えた電圧駆動型サイリスタ。
  2. 【請求項２】 前記第３半導体層と前記第２半導体層と
    の接合部の前記第５半導体層上面からの深さは一定であ
    る、請求項１に記載の電圧駆動型サイリスタ。
  3. 【請求項３】 前記第３半導体層は、前記第５半導体層
    上面から第１の深さの位置に前記第２半導体層との第１
    の接合部分を有する第１の領域と、前記第５半導体層上
    面から前記第１の深さよりも深い第２の深さの位置に前
    記第２半導体層との第２の接合部分を有する第２の領域
    とを有し、 前記第１のトレンチは前記第１の領域を貫通し、前記第
    ２のトレンチは前記第２の領域内にその底面を有する、
    請求項１に記載の電圧駆動型サイリスタ。
  4. 【請求項４】 前記第５半導体層は前記第１および第２
    のトレンチの長さ方向に沿って選択的に形成され、前記
    第５半導体層間には前記第４半導体層が存在し、前記第
    ５半導体層間に位置する前記第４半導体層の濃度は前記
    第５半導体層下に位置する前記第４半導体層の濃度より
    も高い、請求項１に記載の電圧駆動型サイリスタ。
  5. 【請求項５】 前記第５半導体層は、前記第２のトレン
    チと平行に前記第２のトレンチ側壁に沿って延びるよう
    に形成され、前記第４半導体層表層部は前記第１のトレ
    ンチと平行に前記第１のトレンチ側壁に沿って延びるよ
    うに形成される、請求項１に記載の電圧駆動型サイリス
    タ。
  6. 【請求項６】 前記第５半導体層は、前記第２のトレン
    チと平行に前記第２のトレンチ側壁に沿って延びるよう
    に形成され、前記第５半導体層は局所的に前記第１のト
    レンチ側壁にまで達する部分を有する、請求項１に記載
    の電圧駆動型サイリスタ。
  7. 【請求項７】 前記第４半導体層表層部は前記第１のト
    レンチと平行に前記第１のトレンチ側壁に沿って延びる
    ように形成され、前記第４半導体層表層部は局所的に前
    記第２のトレンチ側壁にまで達する部分を有する、請求
    項１に記載の電圧駆動型サイリスタ。
  8. 【請求項８】 前記第１のトレンチの側壁に近接する前
    記第３半導体層内の第１の領域の濃度は前記第２のトレ
    ンチ側壁に近接する前記第３半導体層内の第２の領域の
    濃度よりも低い、請求項１に記載の電圧駆動型サイリス
    タ。
  9. 【請求項９】 前記第３半導体層は、前記第２のトレン
    チ下において前記第２半導体層内に突出する第１導電型
    の第３の領域を有する、請求項８に記載の電圧駆動型サ
    イリスタ。
  10. 【請求項１０】 前記第２の領域に含まれる第１導電型
    の不純物濃度は、前記第３の領域に含まれる第１導電型
    の不純物濃度よりも高い、請求項９に記載の電圧駆動型
    サイリスタ。
  11. 【請求項１１】 前記第３の領域と前記第２半導体層と
    の接合部は、前記第１のトレンチ底面よりも深い位置に
    形成される、請求項１０に記載の電圧駆動型サイリス
    タ。
  12. 【請求項１２】 第１導電型の第１半導体層と、 前記第１半導体層上に形成された第２導電型の第２半導
    体層と、 前記第２半導体層上に形成された第１導電型の第３半導
    体層と、 前記第３半導体層上に形成された第２導電型の第４半導
    体層と、 前記第４半導体層表面に選択的に形成された第１導電型
    の第５半導体層とを備え、 前記第３半導体層は、前記第５半導体層上面から第１の
    深さの位置に前記第２半導体層との第１の接合部分を有
    する第１の領域と、前記第５半導体層の上面から前記第
    １の深さよりも深い第２の深さの位置に前記第２半導体
    層との第２の接合部分を有する第２の領域とを有し、 前記第４半導体層および前記第１の領域を貫通し、前記
    第２半導体層に達する第１のトレンチと、 前記第４半導体層および前記第５半導体層を貫通し、前
    記第２の領域内に底面を有する第２のトレンチと、 前記第１および第２のトレンチ内に形成された第１およ
    び第２のゲート電極と、 前記第４半導体層および前記第５半導体層上に形成され
    たカソード電極と、 前記第１半導体層下面に形成されたアノード電極と、 をさらに備えた電圧駆動型サイリスタ。
  13. 【請求項１３】 前記第２の接合部分の深さは、前記第
    １のトレンチの深さ以上の深さである、請求項１２に記
    載の電圧駆動型サイリスタ。
  14. 【請求項１４】 前記第２の領域に含まれる第１導電型
    の不純物の濃度は、前記第１の領域に含まれる第１導電
    型の不純物の濃度より高い、請求項１２に記載の電圧駆
    動型サイリスタ。
  15. 【請求項１５】 前記第１の領域を挟むように１対の前
    記第２の領域が設けられ、前記第１のトレンチは前記第
    １の領域を貫通し、１対の前記第２のトレンチは前記一
    対の第２の領域内に底面を有する、請求項１２に記載の
    電圧駆動型サイリスタ。
  16. 【請求項１６】 前記１対の第２の領域の間に、複数の
    第１のトレンチが形成される、請求項１５に記載の電圧
    駆動型サイリスタ。
  17. 【請求項１７】 第１導電型のコレクタ層と、 前記コレクタ層上に形成された第２導電型の第１ベース
    層と、 前記第１ベース層上に形成された第１導電型の第２ベー
    ス層と、 前記第２ベース層上に形成された第２導電型のカソード
    層と、 前記カソード層表面に選択的に形成された第１導電型の
    不純物層と、 前記カソード層および前記第２ベース層を貫通して前記
    第１ベース層に達する複数の第１のトレンチと、 前記第１のトレンチと交互に形成され、前記不純物層お
    よび前記カソード層を貫通し、前記第２ベース層内に底
    面を有する複数の第２のトレンチと、 前記第１のトレンチ内に形成されたオンゲートと、 前記第２のトレンチ内に形成されたオフゲートと、 前記カソード層および前記不純物層表面上に形成された
    カソード電極と、 前記コレクタ層下面に形成されたアノード電極と、 をさらに備えた電圧駆動型サイリスタ。
  18. 【請求項１８】 第１導電型の第１半導体層上に第２導
    電型の第２半導体層を形成する工程と、 前記第２半導体層表面に第１導電型の不純物を導入する
    ことによって第１導電型の第３半導体層を形成する工程
    と、 前記第３半導体層表面全面に第２導電型の不純物を導入
    することによって第２導電型の第４半導体層を形成する
    工程と、 前記第４半導体層の表面に選択的に第１導電型の不純物
    を導入することによって第５半導体層を形成する工程
    と、 前記第５半導体層および前記第４半導体層を貫通し前記
    不純物層内に底面を有する第１のトレンチと、前記第５
    半導体層，前記第４半導体層および前記第３半導体層を
    貫通し前記第２半導体層にまで達する第２のトレンチと
    を形成する工程と、 前記第１および第２のトレンチ内に絶縁層を介在して第
    １および第２のゲート電極を形成する工程と、 前記第１および第２のゲート電極上に絶縁層を形成する
    工程と、 前記第５半導体層表面上および前記第４半導体層の一部
    表面上にカソード電極を形成する工程と、 前記第１半導体層下面にアノード電極を形成する工程
    と、 を備えた電圧駆動型サイリスタの製造方法。
  19. 【請求項１９】 前記第３半導体層は、その表面から第
    １の拡散深さを有する第１の領域と、その表面から前記
    第１の拡散深さよりも浅い第２の拡散深さの第２の領域
    とを備えており、 前記第３半導体層の形成工程は、 前記第２半導体層表面に選択的に第１導電型の不純物を
    導入し拡散処理を施すことによって前記第１の領域を形
    成する工程と、 前記第２半導体層表面全面に第１導電型の不純物を導入
    し、前記第２の拡散深さにまで前記第１導電型の不純物
    を拡散することによって前記第２の領域を形成する工程
    とを含む、請求項１８に記載の電圧駆動型サイリスタの
    製造方法。
  20. 【請求項２０】 前記第３半導体層は、前記第２半導体
    層表面全面に第１導電型の不純物を導入し拡散処理を施
    すことによって均一な拡散深さを有するように形成され
    る、請求項１８に記載の電圧駆動型サイリスタの製造方
    法。
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