JPH09214313A - Ｃｍｏｓインバータ回路 - Google Patents
Ｃｍｏｓインバータ回路Info
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- JPH09214313A JPH09214313A JP8014298A JP1429896A JPH09214313A JP H09214313 A JPH09214313 A JP H09214313A JP 8014298 A JP8014298 A JP 8014298A JP 1429896 A JP1429896 A JP 1429896A JP H09214313 A JPH09214313 A JP H09214313A
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- JP
- Japan
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- channel fet
- power supply
- inverter circuit
- cmos inverter
- gate
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- 238000010586 diagram Methods 0.000 description 4
- 230000007423 decrease Effects 0.000 description 3
- 238000012544 monitoring process Methods 0.000 description 1
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- Logic Circuits (AREA)
- Electronic Switches (AREA)
Abstract
(57)【要約】
【課題】 電源電圧の上昇によるノイズマージンの減少
を抑えることができるＣＭＯＳインバータ回路を提供す
る。 【解決手段】 電源１７とグランド１８との間に直列接
続された第１のＰチャンネルＦＥＴ１１とＮチャンネル
ＦＥＴ１２の双方のゲートに入力端子１９を、双方の接
続点に出力端子２０を接続したＣＭＯＳインバータ回路
において、電源と出力端子との間に直列接続された第２
及び第３のＰチャンネルＦＥＴ１３、１４を設け、電源
とグランドとの間に直列接続された抵抗器１５とツェナ
ーダイオード１６とを設ける。第２のＰチャンネルＦＥ
Ｔのゲートは、抵抗器とツェナーダイオードとの接続点
に、第２のＰチャンネルＦＥＴのゲートは、入力端子に
接続する。
を抑えることができるＣＭＯＳインバータ回路を提供す
る。 【解決手段】 電源１７とグランド１８との間に直列接
続された第１のＰチャンネルＦＥＴ１１とＮチャンネル
ＦＥＴ１２の双方のゲートに入力端子１９を、双方の接
続点に出力端子２０を接続したＣＭＯＳインバータ回路
において、電源と出力端子との間に直列接続された第２
及び第３のＰチャンネルＦＥＴ１３、１４を設け、電源
とグランドとの間に直列接続された抵抗器１５とツェナ
ーダイオード１６とを設ける。第２のＰチャンネルＦＥ
Ｔのゲートは、抵抗器とツェナーダイオードとの接続点
に、第２のＰチャンネルＦＥＴのゲートは、入力端子に
接続する。
Description
【０００１】
【発明の属する技術分野】本発明はＣＭＯＳインバータ
回路に関し、特に電源電圧変動の影響を低減できるＣＭ
ＯＳインバータ回路に関する。
回路に関し、特に電源電圧変動の影響を低減できるＣＭ
ＯＳインバータ回路に関する。
【０００２】
【従来の技術】従来のＣＭＯＳインバータ回路（入力バ
ッファ回路）は、図４に示すように、直列接続されたＰ
チャンネルＦＥＴ４１とＮチャンネルＦＥＴ４２とを有
し、ＰチャンネルＦＥＴ４１のドレインを電源に、Ｎチ
ャンネルＦＥＴ４２のソースをグランドに接続してい
る。そして、これらの２つのＦＥＴ４１、４２の双方の
ゲートが入力端子に、これら２つのＦＥＴ４１、４２の
接続点が出力端子に接続されている。
ッファ回路）は、図４に示すように、直列接続されたＰ
チャンネルＦＥＴ４１とＮチャンネルＦＥＴ４２とを有
し、ＰチャンネルＦＥＴ４１のドレインを電源に、Ｎチ
ャンネルＦＥＴ４２のソースをグランドに接続してい
る。そして、これらの２つのＦＥＴ４１、４２の双方の
ゲートが入力端子に、これら２つのＦＥＴ４１、４２の
接続点が出力端子に接続されている。
【０００３】このＣＭＯＳインバータ回路の入力しきい
値は、電源電圧とＦＥＴ４１、４２の導電率の比によっ
て決まる。
値は、電源電圧とＦＥＴ４１、４２の導電率の比によっ
て決まる。
【０００４】また、別の従来のＣＭＯＳインバータ回路
は、図５に示すように、図４の構成に加え、並列接続さ
れた一対のＮチャンネルＦＥＴ５１、５２を電源側に有
している。このＣＭＯＳインバータ回路では、Ｎチャン
ネルＦＥＴ５２のゲートに制御端子が接続されており、
この制御端子に制御電圧を印加してＮチャンネルＦＥＴ
５２をオン／オフさせることによって、入力しきい値を
変更することができる。なお、このようなＣＭＯＳイン
バータ回路は、例えば、特開平４−１０９７１２号公報
に記載されている。
は、図５に示すように、図４の構成に加え、並列接続さ
れた一対のＮチャンネルＦＥＴ５１、５２を電源側に有
している。このＣＭＯＳインバータ回路では、Ｎチャン
ネルＦＥＴ５２のゲートに制御端子が接続されており、
この制御端子に制御電圧を印加してＮチャンネルＦＥＴ
５２をオン／オフさせることによって、入力しきい値を
変更することができる。なお、このようなＣＭＯＳイン
バータ回路は、例えば、特開平４−１０９７１２号公報
に記載されている。
【０００５】
【発明が解決しようとする課題】電池で駆動されるシス
テムでは、低消費電力が要求されるため、そのシステム
で必要とされる動作速度に応じて電源電圧を切り替える
場合がある。このようなシステムにＣＭＯＳインバータ
回路が組み込まれていると、電源電圧の変動に伴い、そ
の入力しきい値が変動する。そして、入力しきい値が大
きくなるとノイズマージンが小さくなるという問題点が
ある。
テムでは、低消費電力が要求されるため、そのシステム
で必要とされる動作速度に応じて電源電圧を切り替える
場合がある。このようなシステムにＣＭＯＳインバータ
回路が組み込まれていると、電源電圧の変動に伴い、そ
の入力しきい値が変動する。そして、入力しきい値が大
きくなるとノイズマージンが小さくなるという問題点が
ある。
【０００６】なお、図５に示すＣＭＯＳインバータ回路
では、外部からの制御信号により入力しきい値を変更す
ることができるが、電源電圧の変動については全く考慮
されていない。つまり、電源電圧の変動に応じて入力し
きい値を自動的に変化させることはできない。
では、外部からの制御信号により入力しきい値を変更す
ることができるが、電源電圧の変動については全く考慮
されていない。つまり、電源電圧の変動に応じて入力し
きい値を自動的に変化させることはできない。
【０００７】本発明は、電源電圧の上昇によるノイズマ
ージンの減少を抑えることができるＣＭＯＳインバータ
回路を提供することを目的とする。
ージンの減少を抑えることができるＣＭＯＳインバータ
回路を提供することを目的とする。
【０００８】
【課題を解決するための手段】本発明によれば、第１の
ＰチャンネルＦＥＴとＮチャンネルＦＥＴとを直列接続
して電源とグランドとの間に接続し、前記第１のＰチャ
ンネルＦＥＴのゲートと前記ＮチャンネルＦＥＴのゲー
トとを入力端子に接続し、前記第１のＰチャンネルＦＥ
Ｔと前記ＮチャンネルＦＥＴとの接続点を出力端子に接
続したＣＭＯＳインバータ回路において、スイッチ素子
と該スイッチ素子に直列に接続された第２のＰチャンネ
ルＦＥＴとを、前記第１のＰチャンネルＦＥＴに並列接
続するとともに、前記第２のＰチャンネルＦＥＴのゲー
トを前記入力端子に接続し、前記電源の電圧を監視して
該電圧が所定の値より大きくなったときに前記スイッチ
素子をオンさせるスイッチ制御手段を設けたことを特徴
とするＣＭＯＳインバータ回路が得られる。
ＰチャンネルＦＥＴとＮチャンネルＦＥＴとを直列接続
して電源とグランドとの間に接続し、前記第１のＰチャ
ンネルＦＥＴのゲートと前記ＮチャンネルＦＥＴのゲー
トとを入力端子に接続し、前記第１のＰチャンネルＦＥ
Ｔと前記ＮチャンネルＦＥＴとの接続点を出力端子に接
続したＣＭＯＳインバータ回路において、スイッチ素子
と該スイッチ素子に直列に接続された第２のＰチャンネ
ルＦＥＴとを、前記第１のＰチャンネルＦＥＴに並列接
続するとともに、前記第２のＰチャンネルＦＥＴのゲー
トを前記入力端子に接続し、前記電源の電圧を監視して
該電圧が所定の値より大きくなったときに前記スイッチ
素子をオンさせるスイッチ制御手段を設けたことを特徴
とするＣＭＯＳインバータ回路が得られる。
【０００９】前記スイッチ素子としては、Ｐチャンネル
ＦＥＴが使用でき、そのゲートが前記スイッチ制御手段
に接続される。
ＦＥＴが使用でき、そのゲートが前記スイッチ制御手段
に接続される。
【００１０】また、前記スイッチ制御手段としては、前
記電源と前記グランドとの間に接続された抵抗器とツェ
ナーダイオードとの直列接続体が使用でき、前記抵抗器
と前記ツェナーダイオードの接続点が前記第３のＰチャ
ンネルＦＥＴのゲートに接続される。
記電源と前記グランドとの間に接続された抵抗器とツェ
ナーダイオードとの直列接続体が使用でき、前記抵抗器
と前記ツェナーダイオードの接続点が前記第３のＰチャ
ンネルＦＥＴのゲートに接続される。
【００１１】
【作用】電源電圧がツェナーダイオードのツェナー電圧
以下の場合、第３のＰチャンネルＦＥＴのゲート・ドレ
イン間電圧は０Ｖである。電源電圧がツェナーダイオー
ドのツェナー電圧を越えると、第３のＰチャンネルＦＥ
Ｔのゲート・ドレイン間電圧は、電源電圧の上昇に伴っ
て上昇する。
以下の場合、第３のＰチャンネルＦＥＴのゲート・ドレ
イン間電圧は０Ｖである。電源電圧がツェナーダイオー
ドのツェナー電圧を越えると、第３のＰチャンネルＦＥ
Ｔのゲート・ドレイン間電圧は、電源電圧の上昇に伴っ
て上昇する。
【００１２】第３のＰチャンネルＦＥＴのゲート・ドレ
イン間電圧が所定値以下の場合は、第３のＰチャンネル
ＦＥＴがオフしており、本発明のＣＭＯＳインバータ回
路は、従来のＣＭＯＳインバータ回路と同じように動作
する。
イン間電圧が所定値以下の場合は、第３のＰチャンネル
ＦＥＴがオフしており、本発明のＣＭＯＳインバータ回
路は、従来のＣＭＯＳインバータ回路と同じように動作
する。
【００１３】第３のＰチャンネルＦＥＴのゲート・ドレ
イン間電圧が所定値を越えると、第３のＰチャンネルＦ
ＥＴはオンする。これにより、電源と出力端子との間に
は、第１のＰチャンネルＦＥＴと第２のＰチャンネルＦ
ＥＴとが並列接続された状態となり、電源と出力単位と
の間の抵抗値（ＦＥＴ１１及び１３の合成オン抵抗）は
従来よりも低下する（導電率は上昇する）。これにとも
ない、電源と出力端子の間の抵抗値と出力端子とグラン
ドとの間の抵抗値（ＦＥＴ１２のオン抵抗）との比で決
まる入力しきい値も変化し、電源電圧の上昇に伴う入力
しきい値の増加の割合が従来よりも低下する。
イン間電圧が所定値を越えると、第３のＰチャンネルＦ
ＥＴはオンする。これにより、電源と出力端子との間に
は、第１のＰチャンネルＦＥＴと第２のＰチャンネルＦ
ＥＴとが並列接続された状態となり、電源と出力単位と
の間の抵抗値（ＦＥＴ１１及び１３の合成オン抵抗）は
従来よりも低下する（導電率は上昇する）。これにとも
ない、電源と出力端子の間の抵抗値と出力端子とグラン
ドとの間の抵抗値（ＦＥＴ１２のオン抵抗）との比で決
まる入力しきい値も変化し、電源電圧の上昇に伴う入力
しきい値の増加の割合が従来よりも低下する。
【００１４】
【発明の実施の形態】以下、図面を参照して本発明のＣ
ＭＯＳインバータ回路の実施の形態について説明する。
図１に本発明の一実施の形態を表す回路図を示す。図１
のＣＭＯＳインバータ回路は、直列接続された第１のＰ
チャンネルＦＥＴ１１とＮチャンネルＦＥＴ１２、直列
接続された第２のＰチャンネルＦＥＴ１３と第３のＰチ
ャンネルＦＥＴ１４、及び直列接続された抵抗器１５と
ツェナーダイオード１６を有している。
ＭＯＳインバータ回路の実施の形態について説明する。
図１に本発明の一実施の形態を表す回路図を示す。図１
のＣＭＯＳインバータ回路は、直列接続された第１のＰ
チャンネルＦＥＴ１１とＮチャンネルＦＥＴ１２、直列
接続された第２のＰチャンネルＦＥＴ１３と第３のＰチ
ャンネルＦＥＴ１４、及び直列接続された抵抗器１５と
ツェナーダイオード１６を有している。
【００１５】ここで、第１のＰチャンネルＦＥＴ１１の
ドレインは電源１７に接続され、ＮチャンネルＦＥＴ１
２のソースはグランド（ＧＮＤ）１８に接続されてい
る。また、双方のゲートは入力端子１９に、互いの接続
点は出力端子２０に接続されている。
ドレインは電源１７に接続され、ＮチャンネルＦＥＴ１
２のソースはグランド（ＧＮＤ）１８に接続されてい
る。また、双方のゲートは入力端子１９に、互いの接続
点は出力端子２０に接続されている。
【００１６】また、第２のＰチャンネルＦＥＴ１３のゲ
ートは入力端子１９に、ソースは出力端子２０に接続さ
れ、第３のＰチャンネルＦＥＴ１４のドレインは電源１
７に接続されている。
ートは入力端子１９に、ソースは出力端子２０に接続さ
れ、第３のＰチャンネルＦＥＴ１４のドレインは電源１
７に接続されている。
【００１７】さらにまた、抵抗器１５の一端は電源１７
に、他端はツェナーダイオード１６のカソードと第３の
ＰチャンネルＦＥＴ１４のゲートとに接続され、ツェナ
ーダイオード１６のアノードは、グランド１８に接続さ
れている。
に、他端はツェナーダイオード１６のカソードと第３の
ＰチャンネルＦＥＴ１４のゲートとに接続され、ツェナ
ーダイオード１６のアノードは、グランド１８に接続さ
れている。
【００１８】以下、図１のＣＭＯＳインバータ回路の動
作について図２及び３をも参照して説明する。
作について図２及び３をも参照して説明する。
【００１９】電源１７の電圧がツェナーダイオード１６
のツェナー電圧以下の場合、抵抗器１５には電流が流れ
ず、第３のＰチャンネルＦＥＴ１４のゲート・ドレイン
間電圧（ＶGD）は、０Ｖとなる。そして電源電圧が上昇
し、ツェナー電圧を越えると、第３のＰチャンネルＦＥ
Ｔ１４のゲート・ドレイン間電圧（ＶGD）は、電源電圧
の上昇に伴って上昇するようになる。即ち、図２のＶGD
のようになる。
のツェナー電圧以下の場合、抵抗器１５には電流が流れ
ず、第３のＰチャンネルＦＥＴ１４のゲート・ドレイン
間電圧（ＶGD）は、０Ｖとなる。そして電源電圧が上昇
し、ツェナー電圧を越えると、第３のＰチャンネルＦＥ
Ｔ１４のゲート・ドレイン間電圧（ＶGD）は、電源電圧
の上昇に伴って上昇するようになる。即ち、図２のＶGD
のようになる。
【００２０】一方、第３のＰチャンネルＦＥＴ１４のド
レイン・ソース間の導電率は、ゲート・ドレイン間電圧
が、固有のしきい値を越えると上昇を始め、一定値に飽
和する。ゲート・ドレイン間電圧が固有のしきい値に等
しいときの電源電圧をＶ1 とすると、導電率は、図２の
Ｇのようになる。
レイン・ソース間の導電率は、ゲート・ドレイン間電圧
が、固有のしきい値を越えると上昇を始め、一定値に飽
和する。ゲート・ドレイン間電圧が固有のしきい値に等
しいときの電源電圧をＶ1 とすると、導電率は、図２の
Ｇのようになる。
【００２１】電源電圧がＶ1 以下の場合、第３のＰチャ
ンネルＦＥＴ１４はオフ状態なので、図１のＣＭＯＳイ
ンバータ回路は、図４のＣＭＯＳインバータ回路と同じ
動作をする。したがって、その入力しきい値は第１のＰ
チャンネルＦＥＴ１１とＮチャンネルＦＥＴ１２との導
電率の比に比例して、電源電圧の上昇に伴い上昇する。
ンネルＦＥＴ１４はオフ状態なので、図１のＣＭＯＳイ
ンバータ回路は、図４のＣＭＯＳインバータ回路と同じ
動作をする。したがって、その入力しきい値は第１のＰ
チャンネルＦＥＴ１１とＮチャンネルＦＥＴ１２との導
電率の比に比例して、電源電圧の上昇に伴い上昇する。
【００２２】これに対して、電源電圧がＶ1 よりも大き
い場合は、第３のＰチャンネルＦＥＴ１４のドレイン・
ソース間の導電率が正の値をとり、基準電圧がＶ1 以下
の場合に動作に関与しなかった第２のＰチャンネルＦＥ
Ｔ１３が、第１のＰチャンネルＦＥＴ１３に並列接続さ
れ、動作に関与する。これにより、このＣＭＯＳインバ
ータ回路の入力しきい値は、第１のＰチャンネルＦＥＴ
１１の導電率と、第２のＰチャンネルＦＥＴ１３と第３
のＰチャンネルＦＥＴ１４とをシリアルに接続した場合
の導電率との和と、ＮチャンネルＦＥＴ１２の導電率と
の比によって決まる。つまり、電源と出力端子との間の
導電率が、従来よりも大きくなるので、入力しきい値
は、従来よりも低下する。
い場合は、第３のＰチャンネルＦＥＴ１４のドレイン・
ソース間の導電率が正の値をとり、基準電圧がＶ1 以下
の場合に動作に関与しなかった第２のＰチャンネルＦＥ
Ｔ１３が、第１のＰチャンネルＦＥＴ１３に並列接続さ
れ、動作に関与する。これにより、このＣＭＯＳインバ
ータ回路の入力しきい値は、第１のＰチャンネルＦＥＴ
１１の導電率と、第２のＰチャンネルＦＥＴ１３と第３
のＰチャンネルＦＥＴ１４とをシリアルに接続した場合
の導電率との和と、ＮチャンネルＦＥＴ１２の導電率と
の比によって決まる。つまり、電源と出力端子との間の
導電率が、従来よりも大きくなるので、入力しきい値
は、従来よりも低下する。
【００２３】図１のＣＭＯＳインバータ回路における電
源電圧と入力しきい値との関係をグラフに表すと図３の
ようになる。なお、図３には、従来のＣＭＯＳインバー
タ回路（図４参照）における電源電圧と入力しきい値と
の関係を破線で示してある。図３から明らかなように、
図１のＣＭＯＳインバータ回路では、電源電圧がＶ1を
越えた場合には、従来のものに比べ、電源電圧の上昇に
対する入力しきい値の上昇率が抑えられている。なお、
第３のＰチャンネルＦＥＴ１４の導電率は、電源電圧を
越えてから徐々に変化するので、入力しきい値はなだら
かに変化する。
源電圧と入力しきい値との関係をグラフに表すと図３の
ようになる。なお、図３には、従来のＣＭＯＳインバー
タ回路（図４参照）における電源電圧と入力しきい値と
の関係を破線で示してある。図３から明らかなように、
図１のＣＭＯＳインバータ回路では、電源電圧がＶ1を
越えた場合には、従来のものに比べ、電源電圧の上昇に
対する入力しきい値の上昇率が抑えられている。なお、
第３のＰチャンネルＦＥＴ１４の導電率は、電源電圧を
越えてから徐々に変化するので、入力しきい値はなだら
かに変化する。
【００２４】
【発明の効果】本発明によれば、スイッチ素子に直列接
続された第２のＰチャンネルＦＥＴを、ＣＭＯＳインバ
ータのＰチャンネルＦＥＴに並列接続し、電源電圧が所
定の値より大きくなったときにスイッチをオンするスイ
ッチ制御手段を設けたことで、電源電圧の上昇に伴う入
力しきい値の上昇を抑えることができ、入力しきい値の
上昇に伴うノイズマージンの低下を抑制することができ
る。
続された第２のＰチャンネルＦＥＴを、ＣＭＯＳインバ
ータのＰチャンネルＦＥＴに並列接続し、電源電圧が所
定の値より大きくなったときにスイッチをオンするスイ
ッチ制御手段を設けたことで、電源電圧の上昇に伴う入
力しきい値の上昇を抑えることができ、入力しきい値の
上昇に伴うノイズマージンの低下を抑制することができ
る。
【図１】本発明のＣＭＯＳインバータ回路の一実施の形
態を示す回路図である。
態を示す回路図である。
【図２】図１のＣＭＯＳインバータ回路における第３の
ＰチャンネルＦＥＴの電源電圧とゲート・ドレイン間電
圧の関係、及び、電源電圧とドレイン・ソース間の導電
率の関係を示すグラフである。
ＰチャンネルＦＥＴの電源電圧とゲート・ドレイン間電
圧の関係、及び、電源電圧とドレイン・ソース間の導電
率の関係を示すグラフである。
【図３】図１のＣＭＯＳインバータ回路における電源電
圧と入力しきい値との関係を示すグラフである。
圧と入力しきい値との関係を示すグラフである。
【図４】従来のＣＭＯＳインバータ回路を表す回路図で
ある。
ある。
【図５】従来の他のＣＭＯＳインバータ回路を表す回路
図である。
図である。
１１ 第１のＰチャンネルＦＥＴ １２ ＮチャンネルＦＥＴ １３ 第２のＰチャンネルＦＥＴ １４ 第３のＰチャンネルＦＥＴ １５ 抵抗器 １６ ツェナーダイオード １７ 電源 １８ グランド（ＧＮＤ） １９ 入力端子 ２０ 出力端子 ４１ ＰチャンネルＦＥＴ ４２ ＮチャンネルＦＥＴ ５１、５２ ＮチャンネルＦＥＴ
Claims (3)
- 【請求項１】 第１のＰチャンネルＦＥＴとＮチャンネ
ルＦＥＴとを直列接続して電源とグランドとの間に接続
し、前記第１のＰチャンネルＦＥＴのゲートと前記Ｎチ
ャンネルＦＥＴのゲートとを入力端子に接続し、前記第
１のＰチャンネルＦＥＴと前記ＮチャンネルＦＥＴとの
接続点を出力端子に接続したＣＭＯＳインバータ回路に
おいて、スイッチ素子と該スイッチ素子に直列に接続さ
れた第２のＰチャンネルＦＥＴとを、前記第１のＰチャ
ンネルＦＥＴに並列接続するとともに、前記第２のＰチ
ャンネルＦＥＴのゲートを前記入力端子に接続し、前記
電源の電圧を監視して該電圧が所定の値より大きくなっ
たときに前記スイッチ素子をオンさせるスイッチ制御手
段を設けたことを特徴とするＣＭＯＳインバータ回路。 - 【請求項２】 前記スイッチ素子が第３のＰチャンネル
ＦＥＴであって、該第３のＰチャンネルＦＥＴのゲート
が前記スイッチ制御手段に接続されていることを特徴と
する請求項１のＣＭＯＳインバータ回路。 - 【請求項３】 前記スイッチ制御手段が、前記電源と前
記グランドとの間に接続された抵抗器とツェナーダイオ
ードとの直列接続体であって、前記抵抗器と前記ツェナ
ーダイオードの接続点が前記第３のＰチャンネルＦＥＴ
のゲートに接続されていることを特徴とする請求項２の
ＣＭＯＳインバータ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8014298A JPH09214313A (ja) | 1996-01-30 | 1996-01-30 | Ｃｍｏｓインバータ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8014298A JPH09214313A (ja) | 1996-01-30 | 1996-01-30 | Ｃｍｏｓインバータ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09214313A true JPH09214313A (ja) | 1997-08-15 |
Family
ID=11857196
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8014298A Pending JPH09214313A (ja) | 1996-01-30 | 1996-01-30 | Ｃｍｏｓインバータ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09214313A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100420022C (zh) * | 2004-09-14 | 2008-09-17 | 株式会社电装 | 半导体器件 |
| US11070206B2 (en) | 2019-03-26 | 2021-07-20 | Lapis Semiconductor Co., Ltd. | Logic circuit |
-
1996
- 1996-01-30 JP JP8014298A patent/JPH09214313A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100420022C (zh) * | 2004-09-14 | 2008-09-17 | 株式会社电装 | 半导体器件 |
| US7564101B2 (en) | 2004-09-14 | 2009-07-21 | Denso Corporation | Semiconductor device for protecting a circuit formed on a semiconductor chip from destruction caused by an electrostatic discharge |
| US11070206B2 (en) | 2019-03-26 | 2021-07-20 | Lapis Semiconductor Co., Ltd. | Logic circuit |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19981216 |