JPH09214711A - データ処理装置 - Google Patents
データ処理装置Info
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- JPH09214711A JPH09214711A JP8019147A JP1914796A JPH09214711A JP H09214711 A JPH09214711 A JP H09214711A JP 8019147 A JP8019147 A JP 8019147A JP 1914796 A JP1914796 A JP 1914796A JP H09214711 A JPH09214711 A JP H09214711A
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- write
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Abstract
(57)【要約】
【課題】 画像データの１ライン分以上の容量を有する
メモリアレイに対して各ラインの画像データをＬＩＦＯ
で書き込み、読み出しを行う場合にアドレス管理を簡単
にする。 【解決手段】 コントロール回路１０３は外部制御回路
１０６から印加される制御信号に基づいてＬＩＦＯ回路
１００を２バンク構成のメモリアレイ１０１（バンク＃
１）、１０２（バンク＃２）に分割し、各バンクに対し
て独立してＬＩＦＯで書き込み及び読み出しを行う。ま
た、コントロール回路１０３と外部制御回路１０６の間
に、書き込みイネーブル停止信号発生回路、書き込み終
了アドレス保持回路、読み出し開始アドレス保持回路、
読み出しイネーブル信号発生回路が設けられる。
メモリアレイに対して各ラインの画像データをＬＩＦＯ
で書き込み、読み出しを行う場合にアドレス管理を簡単
にする。 【解決手段】 コントロール回路１０３は外部制御回路
１０６から印加される制御信号に基づいてＬＩＦＯ回路
１００を２バンク構成のメモリアレイ１０１（バンク＃
１）、１０２（バンク＃２）に分割し、各バンクに対し
て独立してＬＩＦＯで書き込み及び読み出しを行う。ま
た、コントロール回路１０３と外部制御回路１０６の間
に、書き込みイネーブル停止信号発生回路、書き込み終
了アドレス保持回路、読み出し開始アドレス保持回路、
読み出しイネーブル信号発生回路が設けられる。
Description
【０００１】
【発明の属する技術分野】本発明は、画像データの１ラ
イン分以上の容量を有するメモリアレイに対してＬＩＦ
Ｏ（Last In First Out ）で書き込み及び読み出しを行
うデータ処理装置に関する。
イン分以上の容量を有するメモリアレイに対してＬＩＦ
Ｏ（Last In First Out ）で書き込み及び読み出しを行
うデータ処理装置に関する。
【０００２】
【従来の技術】図１２は従来例として、７０００ワード
長×８ビットの容量のメモリアレイを用いて７０００ワ
ード長未満の１ラインの画像データをＬＩＦＯで書き込
み、読み出しを行う場合を示している。第ｎラインでは
０番地から書き込み終了アドレスｍ（＜６９９９）まで
順次書き込み、書き込みが終了するとｍ番地から０番地
までを順次読み出す。そして、第ｎ＋１ラインでは第ｎ
ラインを上書きしないように、第ｎラインの各番地の読
み出し後に６９９９番地から６９９９−ｍ番地まで順次
書き込み、書き込みが終了すると図には示されていない
が、６９９９−ｍから６９９９番地までを順次読み出
す。
長×８ビットの容量のメモリアレイを用いて７０００ワ
ード長未満の１ラインの画像データをＬＩＦＯで書き込
み、読み出しを行う場合を示している。第ｎラインでは
０番地から書き込み終了アドレスｍ（＜６９９９）まで
順次書き込み、書き込みが終了するとｍ番地から０番地
までを順次読み出す。そして、第ｎ＋１ラインでは第ｎ
ラインを上書きしないように、第ｎラインの各番地の読
み出し後に６９９９番地から６９９９−ｍ番地まで順次
書き込み、書き込みが終了すると図には示されていない
が、６９９９−ｍから６９９９番地までを順次読み出
す。
【０００３】なお、この種のＬＩＦＯメモリとしては、
例えば三菱電機株式会社のデジタルＡＳＳＰ、Ｍ６６２
５０Ｐ／ＦＰが知られている。このメモリはＦＩＦＯ
（First In First Out）モードとＬＩＦＯモードが切り
換え可能な５１２０ワード長×８ビットで構成され、Ｌ
ＩＦＯモード時にはデータ読み出し用のリードアドレス
カウンタの初期値はトグル状に設定される。すなわち、
先頭アドレス設定無しの場合には先頭の０番地又は最終
の５１１９番地に設定され、先頭アドレスｍが設定され
た場合にはｍ番地又は（５１１９−ｍ）番地に設定され
る。
例えば三菱電機株式会社のデジタルＡＳＳＰ、Ｍ６６２
５０Ｐ／ＦＰが知られている。このメモリはＦＩＦＯ
（First In First Out）モードとＬＩＦＯモードが切り
換え可能な５１２０ワード長×８ビットで構成され、Ｌ
ＩＦＯモード時にはデータ読み出し用のリードアドレス
カウンタの初期値はトグル状に設定される。すなわち、
先頭アドレス設定無しの場合には先頭の０番地又は最終
の５１１９番地に設定され、先頭アドレスｍが設定され
た場合にはｍ番地又は（５１１９−ｍ）番地に設定され
る。
【０００４】
【発明が解決しようとする課題】しかしながら、図１２
に示すように画像データの１ライン分以上の容量を有す
るメモリアレイに対して各ラインの画像データをＬＩＦ
Ｏで書き込み、読み出しを行うためには、ライン間の上
書きが発生しないように第ｎラインの書き込み終了アド
レスｍをライン毎に管理しなければならないので、制御
が煩雑になるという問題点がある。
に示すように画像データの１ライン分以上の容量を有す
るメモリアレイに対して各ラインの画像データをＬＩＦ
Ｏで書き込み、読み出しを行うためには、ライン間の上
書きが発生しないように第ｎラインの書き込み終了アド
レスｍをライン毎に管理しなければならないので、制御
が煩雑になるという問題点がある。
【０００５】また、内部アドレスカウンタの初期値がト
グル状に先頭アドレス又は最終アドレスに設定されるメ
モリでは、データ読み出し時に先頭アドレスを設定しな
いと、書き込んだデータ数（すなわちアドレス数）に関
係なく内部アドレスカウンタの初期値がトグル状に先頭
アドレス又は最終アドレスに設定されるので、最終アド
レス未満の途中のアドレスでデータの書き込みが終了す
る場合には、制御側のアドレス値とＬＩＦＯメモリ内の
アドレスカウンタが整合しなくなり、したがって、この
問題点を解決するためには制御側から先頭アドレスを設
定する必要があり、処理が複雑になるという問題点があ
る。
グル状に先頭アドレス又は最終アドレスに設定されるメ
モリでは、データ読み出し時に先頭アドレスを設定しな
いと、書き込んだデータ数（すなわちアドレス数）に関
係なく内部アドレスカウンタの初期値がトグル状に先頭
アドレス又は最終アドレスに設定されるので、最終アド
レス未満の途中のアドレスでデータの書き込みが終了す
る場合には、制御側のアドレス値とＬＩＦＯメモリ内の
アドレスカウンタが整合しなくなり、したがって、この
問題点を解決するためには制御側から先頭アドレスを設
定する必要があり、処理が複雑になるという問題点があ
る。
【０００６】本発明は上記従来の問題点に鑑み、画像デ
ータの１ライン分以上の容量を有するメモリアレイに対
して各ラインの画像データをＬＩＦＯで書き込み、読み
出しを行う場合にアドレス管理を簡単にすることができ
るデータ処理装置を提供することを目的とする。
ータの１ライン分以上の容量を有するメモリアレイに対
して各ラインの画像データをＬＩＦＯで書き込み、読み
出しを行う場合にアドレス管理を簡単にすることができ
るデータ処理装置を提供することを目的とする。
【０００７】本発明はまた、内部アドレスカウンタの初
期値がトグル状に先頭アドレス又は最終アドレスに設定
されるメモリを用いた場合にアドレス設定を簡単にする
ことができるデータ処理装置を提供することを目的とす
る。
期値がトグル状に先頭アドレス又は最終アドレスに設定
されるメモリを用いた場合にアドレス設定を簡単にする
ことができるデータ処理装置を提供することを目的とす
る。
【０００８】
【課題を解決するための手段】第１の手段は上記目的を
達成するために、画像データの１ライン分以上の容量を
有するメモリアレイに対して各ラインの画像データをＬ
ＩＦＯで書き込み及び読み出しを行うデータ処理装置に
おいて、前記メモリアレイを２バンクに分割し、各バン
クに対して独立してＬＩＦＯで書き込み及び読み出しを
行う制御手段を有することを特徴とする。
達成するために、画像データの１ライン分以上の容量を
有するメモリアレイに対して各ラインの画像データをＬ
ＩＦＯで書き込み及び読み出しを行うデータ処理装置に
おいて、前記メモリアレイを２バンクに分割し、各バン
クに対して独立してＬＩＦＯで書き込み及び読み出しを
行う制御手段を有することを特徴とする。
【０００９】第２の手段は、第１の手段において、前記
制御手段から前記メモリアレイの各バンクの書き込み終
了アドレスが予め設定されるレジスタと、各バンクの書
き込み開始時に書き込みアドレスのカウントを開始する
書き込みアドレスカウンタと、前記レジスタに設定され
た書き込み終了アドレスと前記書き込みアドレスカウン
タのカウント値が一致した時に書き込みイネーブル停止
信号を出力する比較器とを更に備え、前記メモリアレイ
の各バンクの書き込みを前記制御手段からの書き込みイ
ネーブル信号で開始し、前記書き込みイネーブル停止信
号で停止することを特徴とする。
制御手段から前記メモリアレイの各バンクの書き込み終
了アドレスが予め設定されるレジスタと、各バンクの書
き込み開始時に書き込みアドレスのカウントを開始する
書き込みアドレスカウンタと、前記レジスタに設定され
た書き込み終了アドレスと前記書き込みアドレスカウン
タのカウント値が一致した時に書き込みイネーブル停止
信号を出力する比較器とを更に備え、前記メモリアレイ
の各バンクの書き込みを前記制御手段からの書き込みイ
ネーブル信号で開始し、前記書き込みイネーブル停止信
号で停止することを特徴とする。
【００１０】第３の手段は、第２の手段において、前記
書き込みアドレスカウンタのカウント値を前記書き込み
イネーブル停止信号で保持する書き込みアドレス終了ア
ドレス保持手段と、前記書き込みアドレスカウンタを前
記書き込みイネーブル停止信号で初期化する手段を更に
備えたことを特徴とする。
書き込みアドレスカウンタのカウント値を前記書き込み
イネーブル停止信号で保持する書き込みアドレス終了ア
ドレス保持手段と、前記書き込みアドレスカウンタを前
記書き込みイネーブル停止信号で初期化する手段を更に
備えたことを特徴とする。
【００１１】第４の手段は、第３の手段において、前記
書き込みアドレス終了アドレス保持手段により保持され
た書き込みアドレス終了アドレスを読み出し開始アドレ
スとして保持する読み出し開始アドレス保持手段を更に
備えたことを特徴とする。
書き込みアドレス終了アドレス保持手段により保持され
た書き込みアドレス終了アドレスを読み出し開始アドレ
スとして保持する読み出し開始アドレス保持手段を更に
備えたことを特徴とする。
【００１２】第５の手段は、第４の手段において、前記
読み出し開始アドレス保持手段から読み出し開始アドレ
スが設定されるレジスタと、前記制御手段から読み出し
終了アドレスが設定されるレジスタと、各バンクの読み
出し開始時に読み出しアドレスをカウントする読み出し
アドレスカウンタと、前記２つのレジスタに設定された
読み出し開始アドレス及び読み出し終了アドレスと前記
読み出しアドレスカウンタのカウント値に基づいて読み
出し開始アドレスから読み出し終了アドレスまでの区間
で読み出しイネーブル信号を出力する手段とを更に備え
たことを特徴とする。
読み出し開始アドレス保持手段から読み出し開始アドレ
スが設定されるレジスタと、前記制御手段から読み出し
終了アドレスが設定されるレジスタと、各バンクの読み
出し開始時に読み出しアドレスをカウントする読み出し
アドレスカウンタと、前記２つのレジスタに設定された
読み出し開始アドレス及び読み出し終了アドレスと前記
読み出しアドレスカウンタのカウント値に基づいて読み
出し開始アドレスから読み出し終了アドレスまでの区間
で読み出しイネーブル信号を出力する手段とを更に備え
たことを特徴とする。
【００１３】
【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を説明する。図１は本発明に係るデータ処理装
置の一実施形態が適用された複写機を示す構成図、図２
は図１の画像処理部の要部を示すブロック図、図３は図
２の画像処理部に追加されるデータ処理装置を示すブロ
ック図、図４は図３のメモリアレイの書き込み・読み出
し処理を示す説明図、図５は図３のデータ処理装置に対
する書き込みイネーブル停止信号発生回路を示すブロッ
ク図、図６は図３のデータ処理装置に対する書き込み終
了アドレス保持回路を示すブロック図、図７は図６の書
き込み終了アドレス保持回路の主要信号を示すタイミン
グチャート、図８は図３のデータ処理装置に対する読み
出し開始アドレス保持回路を示すブロック図、図９は図
３のデータ処理装置に対する読み出しイネーブル信号発
生回路を示すブロック図、図１０は図９の読み出しイネ
ーブル信号発生回路の主要信号を示すタイミングチャー
ト、図１１は図３のデータ処理装置のＬＩＦＯ処理を示
すタイミングチャートである。
施の形態を説明する。図１は本発明に係るデータ処理装
置の一実施形態が適用された複写機を示す構成図、図２
は図１の画像処理部の要部を示すブロック図、図３は図
２の画像処理部に追加されるデータ処理装置を示すブロ
ック図、図４は図３のメモリアレイの書き込み・読み出
し処理を示す説明図、図５は図３のデータ処理装置に対
する書き込みイネーブル停止信号発生回路を示すブロッ
ク図、図６は図３のデータ処理装置に対する書き込み終
了アドレス保持回路を示すブロック図、図７は図６の書
き込み終了アドレス保持回路の主要信号を示すタイミン
グチャート、図８は図３のデータ処理装置に対する読み
出し開始アドレス保持回路を示すブロック図、図９は図
３のデータ処理装置に対する読み出しイネーブル信号発
生回路を示すブロック図、図１０は図９の読み出しイネ
ーブル信号発生回路の主要信号を示すタイミングチャー
ト、図１１は図３のデータ処理装置のＬＩＦＯ処理を示
すタイミングチャートである。
【００１４】図１に示す複写機１は概略的に、原稿を読
み取る画像読み取り部２と、画像読み取り部２により読
み取られた画像信号を処理する信号処理部３と、信号処
理部３により処理された画像信号に基づいて画像を用紙
に印刷する画像印刷部４により構成されている。より詳
細には、画像読み取り部２ではコンタクトガラス５上の
原稿は、ライン光源６と第１反射ミラー７を有する第１
走査ユニット８と、第２反射ミラー９、第３反射ミラー
１０を有する第２走査ユニット１１と、結像光学系１２
とＣＣＤセンサ１３により走査されて光電変換される。
み取る画像読み取り部２と、画像読み取り部２により読
み取られた画像信号を処理する信号処理部３と、信号処
理部３により処理された画像信号に基づいて画像を用紙
に印刷する画像印刷部４により構成されている。より詳
細には、画像読み取り部２ではコンタクトガラス５上の
原稿は、ライン光源６と第１反射ミラー７を有する第１
走査ユニット８と、第２反射ミラー９、第３反射ミラー
１０を有する第２走査ユニット１１と、結像光学系１２
とＣＣＤセンサ１３により走査されて光電変換される。
【００１５】信号処理部３では、ＣＣＤセンサ１３によ
り光電変換された画像信号がアンプ１４を介してＡＤＣ
（Ａ／Ｄコンバータ）１５によりデジタル信号に変換さ
れ、画像処理部１６、バッファメモリ１７、書き込み制
御部１８及びＬＤ（レーザダイオード）変調部１９を介
して画像印刷部４に出力される。
り光電変換された画像信号がアンプ１４を介してＡＤＣ
（Ａ／Ｄコンバータ）１５によりデジタル信号に変換さ
れ、画像処理部１６、バッファメモリ１７、書き込み制
御部１８及びＬＤ（レーザダイオード）変調部１９を介
して画像印刷部４に出力される。
【００１６】画像印刷部４ではＬＤ２０により画像信号
に応じて変調されたレーザ光がコリメータレンズ２１、
シリンドリカルレンズ２２及びポリゴンミラー２３によ
り主走査方向に等角速度で偏向され、次いでｆθレンズ
２４により等速度に補正され、次いで反射ミラー２５に
より感光体２６の方向に反射されて感光体２６上に潜像
が形成される。また、このレーザ光は同期検知器２７に
より検知され、同期検知信号ＤＥＴＰとして書き込み制
御部１８にフィードバックされる。なお、感光体２６上
に形成された潜像は公知の電子写真プロセスによりトナ
ー像に可視化され、用紙に転写されて定着される。
に応じて変調されたレーザ光がコリメータレンズ２１、
シリンドリカルレンズ２２及びポリゴンミラー２３によ
り主走査方向に等角速度で偏向され、次いでｆθレンズ
２４により等速度に補正され、次いで反射ミラー２５に
より感光体２６の方向に反射されて感光体２６上に潜像
が形成される。また、このレーザ光は同期検知器２７に
より検知され、同期検知信号ＤＥＴＰとして書き込み制
御部１８にフィードバックされる。なお、感光体２６上
に形成された潜像は公知の電子写真プロセスによりトナ
ー像に可視化され、用紙に転写されて定着される。
【００１７】このような構成において、画像読み取り部
２により読み取られた画像を画像印刷部４により用紙に
印刷する場合、信号処理部３は画像読み取り部２からの
入力速度と画像印刷部４に対する出力速度を調停する。
具体的には、画像読み取り部２は原稿画像を走査ユニッ
ト８、１１により副走査方向に走査して結像光学系１２
によりＣＣＤセンサ１３の受光面に結像するので、ＣＣ
Ｄセンサ１３は信号処理部３に対し、副走査方向に連続
する主走査ラインとしてドットマトリクスの画像データ
を出力する。
２により読み取られた画像を画像印刷部４により用紙に
印刷する場合、信号処理部３は画像読み取り部２からの
入力速度と画像印刷部４に対する出力速度を調停する。
具体的には、画像読み取り部２は原稿画像を走査ユニッ
ト８、１１により副走査方向に走査して結像光学系１２
によりＣＣＤセンサ１３の受光面に結像するので、ＣＣ
Ｄセンサ１３は信号処理部３に対し、副走査方向に連続
する主走査ラインとしてドットマトリクスの画像データ
を出力する。
【００１８】この時、ＣＣＤセンサ１３は１ラインの画
像データを、ライン同期信号ＬＳＹＮＣによりアドレス
をリセットした後、所定の画像クロックで１画素づつ出
力し、この場合、画像データは信号処理部３に対し、走
査ユニット８、１１の副走査速度やＣＣＤセンサ１３の
主走査方向の読み取り周期などに起因したライン周期で
１ラインずつ出力される。
像データを、ライン同期信号ＬＳＹＮＣによりアドレス
をリセットした後、所定の画像クロックで１画素づつ出
力し、この場合、画像データは信号処理部３に対し、走
査ユニット８、１１の副走査速度やＣＣＤセンサ１３の
主走査方向の読み取り周期などに起因したライン周期で
１ラインずつ出力される。
【００１９】そこで、信号処理部３ではこの１ラインず
つ入力する画像信号をアンプ１４により増幅してＡＤＣ
１５によりデジタル信号に変換した後、画像処理部１６
により明度補正、変倍、編集などの各種画像処理を行っ
てバッファメモリ１７に格納する。そして、書き込み制
御部１８が同期検知信号ＤＥＰＴに基づいてタイミング
制御信号を出力すると、バッファメモリ１７に格納され
た画像データが読み出され、書き込み制御部１８が範囲
制限やパターン合成などの各処理を行って画像印刷部４
の印刷に適正なタイミングでＬＤ変調部１９に出力す
る。
つ入力する画像信号をアンプ１４により増幅してＡＤＣ
１５によりデジタル信号に変換した後、画像処理部１６
により明度補正、変倍、編集などの各種画像処理を行っ
てバッファメモリ１７に格納する。そして、書き込み制
御部１８が同期検知信号ＤＥＰＴに基づいてタイミング
制御信号を出力すると、バッファメモリ１７に格納され
た画像データが読み出され、書き込み制御部１８が範囲
制限やパターン合成などの各処理を行って画像印刷部４
の印刷に適正なタイミングでＬＤ変調部１９に出力す
る。
【００２０】画像処理部１６は図２に示すようにバッフ
ァメモリ１７としてＦＩＦＯメモリ３１と、ＦＩＦＯメ
モリ３１に対してデータ書き込み、書き込みリセットを
行う画像入力部３０を有し、また、書き込み制御部１８
はＦＩＦＯメモリ３１に対してデータ読み出し、読み出
しリセットを行うと共に画像印刷部４に対して画像書き
込みを行う。同期検知器２７により検知された同期検知
信号ＤＥＴＰは、書き込み制御部１８に印加されると共
に、位相変更回路３３を介して画像入力部３０に印加さ
れる。
ァメモリ１７としてＦＩＦＯメモリ３１と、ＦＩＦＯメ
モリ３１に対してデータ書き込み、書き込みリセットを
行う画像入力部３０を有し、また、書き込み制御部１８
はＦＩＦＯメモリ３１に対してデータ読み出し、読み出
しリセットを行うと共に画像印刷部４に対して画像書き
込みを行う。同期検知器２７により検知された同期検知
信号ＤＥＴＰは、書き込み制御部１８に印加されると共
に、位相変更回路３３を介して画像入力部３０に印加さ
れる。
【００２１】ＦＩＦＯメモリ３１はドットマトリクスの
画像データの１ラインに満たない記憶容量を有し、書き
込みアドレスに対応するデータ書き込みと読み出しアド
レスに対応するデータ読み出しが独立して行われる。こ
の場合、画像入力部３０は書き込みアドレスを書き込み
開始信号から所定周期の書き込みクロックで順次インク
リメントすることによりＦＩＦＯメモリ３１に対して画
像データを書き込み、書き込み制御部１８は画像入力部
３０とは独立した読み出しクロックで、読み出しアドレ
スを読み出し開始信号から順次インクリメントすること
によりＦＩＦＯメモリ３１から画像データを読み出す。
画像データの１ラインに満たない記憶容量を有し、書き
込みアドレスに対応するデータ書き込みと読み出しアド
レスに対応するデータ読み出しが独立して行われる。こ
の場合、画像入力部３０は書き込みアドレスを書き込み
開始信号から所定周期の書き込みクロックで順次インク
リメントすることによりＦＩＦＯメモリ３１に対して画
像データを書き込み、書き込み制御部１８は画像入力部
３０とは独立した読み出しクロックで、読み出しアドレ
スを読み出し開始信号から順次インクリメントすること
によりＦＩＦＯメモリ３１から画像データを読み出す。
【００２２】上記構成は、例えば黒データを印刷する場
合に用いられ、図３に示すＬＩＦＯ回路１００は例えば
赤データを追加して２色印刷する場合に追加される。な
お、２色印刷を行う場合には、図１に示す感光体２６に
対して黒現像器と赤現像器が設けられ、図２に示す回路
により黒画像の潜像が感光体２６に形成されて黒現像器
により現像される。更に、例えばＬＥＤ等が設けられて
このＬＥＤが図３に示すＬＩＦＯ回路１００により駆動
されて赤用の潜像が感光体２６に形成され、この潜像が
赤現像器により現像される。そして、感光体２６上に形
成された黒、赤の各トナー像を用紙上で重畳するように
転写することにより、黒及び赤の２色画像が用紙に形成
される。
合に用いられ、図３に示すＬＩＦＯ回路１００は例えば
赤データを追加して２色印刷する場合に追加される。な
お、２色印刷を行う場合には、図１に示す感光体２６に
対して黒現像器と赤現像器が設けられ、図２に示す回路
により黒画像の潜像が感光体２６に形成されて黒現像器
により現像される。更に、例えばＬＥＤ等が設けられて
このＬＥＤが図３に示すＬＩＦＯ回路１００により駆動
されて赤用の潜像が感光体２６に形成され、この潜像が
赤現像器により現像される。そして、感光体２６上に形
成された黒、赤の各トナー像を用紙上で重畳するように
転写することにより、黒及び赤の２色画像が用紙に形成
される。
【００２３】図３に示すＬＩＦＯ回路１００は、２バン
ク構成のメモリアレイ１０１（バンク＃１）、１０２
（バンク＃２）とコントロール回路１０３を有し、ライ
トデータは入力バッファ１０４を介してメモリアレイ１
０１、１０２に対して独立して書き込まれ、また、メモ
リアレイ１０１、１０２に書き込まれたデータは独立し
て読み出され、そのリードデータは出力バッファ１０５
を介して出力される。
ク構成のメモリアレイ１０１（バンク＃１）、１０２
（バンク＃２）とコントロール回路１０３を有し、ライ
トデータは入力バッファ１０４を介してメモリアレイ１
０１、１０２に対して独立して書き込まれ、また、メモ
リアレイ１０１、１０２に書き込まれたデータは独立し
て読み出され、そのリードデータは出力バッファ１０５
を介して出力される。
【００２４】この場合、コントロール回路１０３は外部
制御回路１０６（図１の複写機のメインコントローラ）
から印加される ・ライトリセット信号XLIFWRES ・ライトイネーブル信号XLIFOWE ・リードリセット信号XLIFRRES ・リードイネーブル信号XLIFORE ・ライトクロック信号LIFOWCK ・リードクロック信号LIFORCK に基づいて書き込みと読み出しを制御する。したがっ
て、図４に示すようにメモリアレイ１０１（バンク＃
１）、１０２（バンク＃２）に対して独立して各ライン
の画像データをＬＩＦＯで書き込み、読み出すことがで
きる。
制御回路１０６（図１の複写機のメインコントローラ）
から印加される ・ライトリセット信号XLIFWRES ・ライトイネーブル信号XLIFOWE ・リードリセット信号XLIFRRES ・リードイネーブル信号XLIFORE ・ライトクロック信号LIFOWCK ・リードクロック信号LIFORCK に基づいて書き込みと読み出しを制御する。したがっ
て、図４に示すようにメモリアレイ１０１（バンク＃
１）、１０２（バンク＃２）に対して独立して各ライン
の画像データをＬＩＦＯで書き込み、読み出すことがで
きる。
【００２５】図５はコントロール回路１０３と外部制御
回路１０６の間に設けられ、書き込み（ライト）イネー
ブル制御（停止）信号XLIFOWE STOPを発生する回路を示
し、この回路はメモリアレイ１０１（バンク＃１）、１
０２（バンク＃２）毎に設けられている。図５に示すラ
イトイネーブル信号XLIFOWE は外部制御回路１０６から
アサートされ、この書き込みイネーブル制御信号XLIFOW
E STOPによりネゲートされる。また、レジスタ１１０に
は外部制御回路１０６から予め書き込み終了アドレスＷ
ＡＤEND が設定される。
回路１０６の間に設けられ、書き込み（ライト）イネー
ブル制御（停止）信号XLIFOWE STOPを発生する回路を示
し、この回路はメモリアレイ１０１（バンク＃１）、１
０２（バンク＃２）毎に設けられている。図５に示すラ
イトイネーブル信号XLIFOWE は外部制御回路１０６から
アサートされ、この書き込みイネーブル制御信号XLIFOW
E STOPによりネゲートされる。また、レジスタ１１０に
は外部制御回路１０６から予め書き込み終了アドレスＷ
ＡＤEND が設定される。
【００２６】書き込みアドレスカウンタ１１２は書き込
み開始時に外部制御回路１０６からカウンタイネーブル
信号とリセット信号が印加されると、書き込みクロック
信号LIFOWCK のカウントを開始し、比較器１１３は書き
込みアドレスカウンタ１１２のカウント値とレジスタ１
１０に設定された終了アドレスＷＡＤEND が一致した時
に書き込みイネーブル制御信号XLIFOWE STOPを出力す
る。したがって、外部制御回路１０６は書き込み終了ア
ドレスＷＡＤEND を設定することにより、メモリアレイ
１０１（バンク＃１）、１０２（バンク＃２）の書き込
みデータ数を自由に制御することができる。
み開始時に外部制御回路１０６からカウンタイネーブル
信号とリセット信号が印加されると、書き込みクロック
信号LIFOWCK のカウントを開始し、比較器１１３は書き
込みアドレスカウンタ１１２のカウント値とレジスタ１
１０に設定された終了アドレスＷＡＤEND が一致した時
に書き込みイネーブル制御信号XLIFOWE STOPを出力す
る。したがって、外部制御回路１０６は書き込み終了ア
ドレスＷＡＤEND を設定することにより、メモリアレイ
１０１（バンク＃１）、１０２（バンク＃２）の書き込
みデータ数を自由に制御することができる。
【００２７】図６はコントロール回路１０３と外部制御
回路１０６の間に設けられ、図５に示す書き込みイネー
ブル制御信号XLIFOWE STOPに基づいて書き込み終了アド
レスＷＡＤEND を保持する回路を示し、この回路もメモ
リアレイ１０１（バンク＃１）、１０２（バンク＃２）
毎に設けられている。図７に示すように、Ｄ−Ｆ／Ｆ
（フリップフロップ）１２１は書き込みイネーブル制御
信号XLIFOWE STOPのネゲートエッジをラッチして書き込
みアドレスカウンタ１１２に対してリセットパルスを出
力し、カウンタ１１２は外部制御回路１０６からのリセ
ットパルスによりクリアされると共にカウンタイネーブ
ル信号が入力すると、書き込みクロック信号LIFOWCK の
カウントを開始してそのカウント値をＤ−Ｆ／Ｆ１２３
に出力する。Ｄ−Ｆ／Ｆ１２３は書き込みイネーブル制
御信号XLIFOWE STOPのネゲートエッジでカウンタ１２２
のカウント値（書き込み終了アドレスＷＡＤEND ）をラ
ッチして保持する。
回路１０６の間に設けられ、図５に示す書き込みイネー
ブル制御信号XLIFOWE STOPに基づいて書き込み終了アド
レスＷＡＤEND を保持する回路を示し、この回路もメモ
リアレイ１０１（バンク＃１）、１０２（バンク＃２）
毎に設けられている。図７に示すように、Ｄ−Ｆ／Ｆ
（フリップフロップ）１２１は書き込みイネーブル制御
信号XLIFOWE STOPのネゲートエッジをラッチして書き込
みアドレスカウンタ１１２に対してリセットパルスを出
力し、カウンタ１１２は外部制御回路１０６からのリセ
ットパルスによりクリアされると共にカウンタイネーブ
ル信号が入力すると、書き込みクロック信号LIFOWCK の
カウントを開始してそのカウント値をＤ−Ｆ／Ｆ１２３
に出力する。Ｄ−Ｆ／Ｆ１２３は書き込みイネーブル制
御信号XLIFOWE STOPのネゲートエッジでカウンタ１２２
のカウント値（書き込み終了アドレスＷＡＤEND ）をラ
ッチして保持する。
【００２８】図８はコントロール回路１０３と外部制御
回路１０６の間に設けられ、図６に示すカウント値（書
き込み終了アドレスＷＡＤEND ）を読み出し開始アドレ
スＲＡＤSTに変換する回路を示している。図６に示すＤ
−Ｆ／Ｆ１２３によりラッチされた書き込み終了アドレ
スＷＡＤEND は読み出しアドレスカウンタ１３１のＤ端
子に印加され、また、カウンタ１３１のロード端子ＬＤ
にはＤ−Ｆ／Ｆ１３２の出力が印加され、クロック端子
にはライトクロック信号LIFORCK が印加され、リセット
端子には外部制御回路１０６からリセット信号が印加さ
れる。Ｄ−Ｆ／Ｆ１３２は書き込みイネーブル制御信号
XLIFOWE STOPのネゲートエッジでロード信号を読み出し
アドレスカウンタ１３１に出力し、カウンタ１３１はこ
のロード信号により書き込み終了アドレスＷＡＤEND を
読み出し開始アドレスＲＡＤSTとしてロードする。
回路１０６の間に設けられ、図６に示すカウント値（書
き込み終了アドレスＷＡＤEND ）を読み出し開始アドレ
スＲＡＤSTに変換する回路を示している。図６に示すＤ
−Ｆ／Ｆ１２３によりラッチされた書き込み終了アドレ
スＷＡＤEND は読み出しアドレスカウンタ１３１のＤ端
子に印加され、また、カウンタ１３１のロード端子ＬＤ
にはＤ−Ｆ／Ｆ１３２の出力が印加され、クロック端子
にはライトクロック信号LIFORCK が印加され、リセット
端子には外部制御回路１０６からリセット信号が印加さ
れる。Ｄ−Ｆ／Ｆ１３２は書き込みイネーブル制御信号
XLIFOWE STOPのネゲートエッジでロード信号を読み出し
アドレスカウンタ１３１に出力し、カウンタ１３１はこ
のロード信号により書き込み終了アドレスＷＡＤEND を
読み出し開始アドレスＲＡＤSTとしてロードする。
【００２９】図９はコントロール回路１０３と外部制御
回路１０６の間に設けられ、読み出しイネーブル信号XL
IFORE を出力する回路を示している。レジスタ１４１、
１４２にはそれぞれ図６に示す読み出しアドレスカウン
タ１３１からの読み出し開始位置（アドレス）ＲＡＤST
と外部制御回路１０６からの読み出し終了位置ＲＡＤ
END が設定され、また、読み出しアドレスカウンタ１４
３はクロック信号LIFORCK をカウントする。そして、図
１０に示すように比較器１４４がレジスタ１４１に設定
された読み出し開始位置ＲＡＤSTとカウンタ１４３のカ
ウント値を比較し、比較器１４５がレジスタ１４２に設
定された読み出し終了位置ＲＡＤEND を比較し、ゲート
１４６により読み出し開始位置ＲＡＤSTから読み出し終
了位置ＲＡＤEND までの区間で読み出しイネーブル信号
XLIFFOREを出力する。
回路１０６の間に設けられ、読み出しイネーブル信号XL
IFORE を出力する回路を示している。レジスタ１４１、
１４２にはそれぞれ図６に示す読み出しアドレスカウン
タ１３１からの読み出し開始位置（アドレス）ＲＡＤST
と外部制御回路１０６からの読み出し終了位置ＲＡＤ
END が設定され、また、読み出しアドレスカウンタ１４
３はクロック信号LIFORCK をカウントする。そして、図
１０に示すように比較器１４４がレジスタ１４１に設定
された読み出し開始位置ＲＡＤSTとカウンタ１４３のカ
ウント値を比較し、比較器１４５がレジスタ１４２に設
定された読み出し終了位置ＲＡＤEND を比較し、ゲート
１４６により読み出し開始位置ＲＡＤSTから読み出し終
了位置ＲＡＤEND までの区間で読み出しイネーブル信号
XLIFFOREを出力する。
【００３０】したがって、このような構成によれば、図
１１に示すようにメモリアレイ１０１（バンク＃１）、
１０２（バンク＃２）に対して独立してＬＩＦＯで書き
込み及び読み出しを行うことができ、また、ライン間の
上書き等の問題は発生しない。
１１に示すようにメモリアレイ１０１（バンク＃１）、
１０２（バンク＃２）に対して独立してＬＩＦＯで書き
込み及び読み出しを行うことができ、また、ライン間の
上書き等の問題は発生しない。
【００３１】
【発明の効果】以上説明したように請求項１記載の発明
によれば、メモリアレイを２バンクに分割し、各バンク
に対して独立してＬＩＦＯで書き込み及び読み出しを行
うので、画像データの１ライン分以上の容量を有するメ
モリアレイに対して各ラインの画像データをＬＩＦＯで
書き込み、読み出しを行う場合にアドレス管理を簡単に
することができる。
によれば、メモリアレイを２バンクに分割し、各バンク
に対して独立してＬＩＦＯで書き込み及び読み出しを行
うので、画像データの１ライン分以上の容量を有するメ
モリアレイに対して各ラインの画像データをＬＩＦＯで
書き込み、読み出しを行う場合にアドレス管理を簡単に
することができる。
【００３２】請求項２記載の発明によれば、書き込み終
了アドレスと書き込みアドレスカウンタのカウント値が
一致した時に書き込みイネーブル停止信号を出力する回
路を設けたので、制御側は書き込みイネーブル信号のみ
で書き込み開始と書き込み終了を制御することができ
る。
了アドレスと書き込みアドレスカウンタのカウント値が
一致した時に書き込みイネーブル停止信号を出力する回
路を設けたので、制御側は書き込みイネーブル信号のみ
で書き込み開始と書き込み終了を制御することができ
る。
【００３３】請求項３記載の発明によれば、書き込みイ
ネーブル停止信号で書き込みアドレスカウンタのカウン
ト値を保持し、書き込みアドレスカウンタを初期化する
回路を設けたので、制御側の書き込み時のアドレス管理
を簡単にすることができる。
ネーブル停止信号で書き込みアドレスカウンタのカウン
ト値を保持し、書き込みアドレスカウンタを初期化する
回路を設けたので、制御側の書き込み時のアドレス管理
を簡単にすることができる。
【００３４】請求項４記載の発明によれば、書き込みア
ドレス終了アドレスを読み出し開始アドレスとして保持
する回路を設けたので、制御側のアドレス管理を簡単に
することができる。
ドレス終了アドレスを読み出し開始アドレスとして保持
する回路を設けたので、制御側のアドレス管理を簡単に
することができる。
【００３５】請求項５記載の発明によれば、読み出し開
始アドレス及び読み出し終了アドレスと読み出しアドレ
スカウンタのカウント値に基づいて読み出し開始アドレ
スから読み出し終了アドレスまでの区間で読み出しイネ
ーブル信号を出力する回路を設けたので、制御側のアド
レス管理を簡単にすることができる。
始アドレス及び読み出し終了アドレスと読み出しアドレ
スカウンタのカウント値に基づいて読み出し開始アドレ
スから読み出し終了アドレスまでの区間で読み出しイネ
ーブル信号を出力する回路を設けたので、制御側のアド
レス管理を簡単にすることができる。
【図１】本発明に係るデータ処理装置の一実施形態が適
用された複写機を示す構成図である。
用された複写機を示す構成図である。
【図２】図１の画像処理部の要部を示すブロック図であ
る。
る。
【図３】図２の画像処理部に追加されるデータ処理装置
を示すブロック図である。
を示すブロック図である。
【図４】図３のメモリアレイの書き込み・読み出し処理
を示す説明図である。
を示す説明図である。
【図５】図３のデータ処理装置に対する書き込みイネー
ブル停止信号発生回路を示すブロック図である。
ブル停止信号発生回路を示すブロック図である。
【図６】図３のデータ処理装置に対する書き込み終了ア
ドレス保持回路を示すブロック図である。
ドレス保持回路を示すブロック図である。
【図７】図６の書き込み終了アドレス保持回路の主要信
号を示すタイミングチャートである。
号を示すタイミングチャートである。
【図８】図３のデータ処理装置に対する読み出し開始ア
ドレス保持回路を示すブロック図である。
ドレス保持回路を示すブロック図である。
【図９】図３のデータ処理装置に対する読み出しイネー
ブル信号発生回路を示すブロック図である。
ブル信号発生回路を示すブロック図である。
【図１０】図９の読み出しイネーブル信号発生回路の主
要信号を示すタイミングチャートである。
要信号を示すタイミングチャートである。
【図１１】図３のデータ処理装置のＬＩＦＯ処理を示す
タイミングチャートである。
タイミングチャートである。
【図１２】従来のＬＩＦＯ処理を示すタイミングチャー
トである。
トである。
１０１，１０２ メモリアレイ １０３ コントロール回路 １０６ 外部制御回路 １１１，１４１，１４２ レジスタ １１２ 書き込みアドレスカウンタ １１３，１４４，１４５ 比較器 １２１，１２３，１３２ Ｄ−Ｆ／Ｆ １３１，１４３ 読み出しアドレスカウンタ １４６ ゲート
Claims (5)
- 【請求項１】 画像データの１ライン分以上の容量を有
するメモリアレイに対して各ラインの画像データをＬＩ
ＦＯで書き込み及び読み出しを行うデータ処理装置にお
いて、 前記メモリアレイを２バンクに分割し、各バンクに対し
て独立してＬＩＦＯで書き込み及び読み出しを行う制御
手段を有することを特徴とするデータ処理装置。 - 【請求項２】 前記制御手段から前記メモリアレイの各
バンクの書き込み終了アドレスが予め設定されるレジス
タと、 各バンクの書き込み開始時に書き込みアドレスのカウン
トを開始する書き込みアドレスカウンタと、 前記レジスタに設定された書き込み終了アドレスと前記
書き込みアドレスカウンタのカウント値が一致した時に
書き込みイネーブル停止信号を出力する比較器とを更に
備え、 前記メモリアレイの各バンクの書き込みを前記制御手段
からの書き込みイネーブル信号で開始し、前記書き込み
イネーブル停止信号で停止することを特徴とする請求項
１記載のデータ処理装置。 - 【請求項３】 前記書き込みアドレスカウンタのカウン
ト値を前記書き込みイネーブル停止信号で保持する書き
込みアドレス終了アドレス保持手段と、 前記書き込みアドレスカウンタを前記書き込みイネーブ
ル停止信号で初期化する手段を更に備えたことを特徴と
する請求項２記載のデータ処理装置。 - 【請求項４】 前記書き込みアドレス終了アドレス保持
手段により保持された書き込みアドレス終了アドレスを
読み出し開始アドレスとして保持する読み出し開始アド
レス保持手段を更に備えたことを特徴とする請求項３記
載のデータ処理装置。 - 【請求項５】 前記読み出し開始アドレス保持手段から
読み出し開始アドレスが設定されるレジスタと、 前記制御手段から読み出し終了アドレスが設定されるレ
ジスタと、 各バンクの読み出し開始時に読み出しアドレスをカウン
トする読み出しアドレスカウンタと、 前記２つのレジスタに設定された読み出し開始アドレス
及び読み出し終了アドレスと前記読み出しアドレスカウ
ンタのカウント値に基づいて読み出し開始アドレスから
読み出し終了アドレスまでの区間で読み出しイネーブル
信号を出力する手段とを更に備えたことを特徴とする請
求項４記載のデータ処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8019147A JPH09214711A (ja) | 1996-02-05 | 1996-02-05 | データ処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8019147A JPH09214711A (ja) | 1996-02-05 | 1996-02-05 | データ処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09214711A true JPH09214711A (ja) | 1997-08-15 |
Family
ID=11991341
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8019147A Pending JPH09214711A (ja) | 1996-02-05 | 1996-02-05 | データ処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09214711A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2019041177A (ja) * | 2017-08-23 | 2019-03-14 | 株式会社沖データ | バッファメモリ回路および画像形成装置 |
-
1996
- 1996-02-05 JP JP8019147A patent/JPH09214711A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2019041177A (ja) * | 2017-08-23 | 2019-03-14 | 株式会社沖データ | バッファメモリ回路および画像形成装置 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040615 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040622 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20050208 |