JPH09219449A - 半導体装置の製造方法及び半導体装置 - Google Patents
半導体装置の製造方法及び半導体装置Info
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- JPH09219449A JPH09219449A JP2393296A JP2393296A JPH09219449A JP H09219449 A JPH09219449 A JP H09219449A JP 2393296 A JP2393296 A JP 2393296A JP 2393296 A JP2393296 A JP 2393296A JP H09219449 A JPH09219449 A JP H09219449A
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Abstract
確保するための基板加熱温度とリフロー雰囲気内の圧力
とによってプロセスの容易性が左右される。 【解決手段】 第1工程では、層間絶縁膜13の一部分を
エッチングして層間絶縁膜13に接続孔14を形成する。次
いで、層間絶縁膜13を表面からスパッタエッチングする
ことによって、接続孔14の開口肩部Bを集中的にエッチ
ング除去して開口肩部Bの曲率半径を大きくする。第2
工程では、接続孔14の内壁を含む層間絶縁膜13上に下地
金属膜15を成膜し、次いで下地金属膜15上に接続孔14内
を塞ぐ状態で配線材料層16を成膜する。第3工程では、
高圧リフローによって配線材料層16の一部を接続孔14内
に押し込み、接続孔14内に配線材料層16を埋め込む。こ
の際、接続孔14の開口肩部Bは曲率半径が大きく摩擦抵
抗が小さくなっているため、リフロー特性を確保するた
めの基板加熱温度とリフロー雰囲気内の圧力とが小さく
抑えられる。
Description
方法に関し、特には高圧リフロー法によって接続孔内に
配線材料を埋め込む半導体装置及び半導体装置の製造方
法に関する。
もなってデバイス構造の微細化が進展すると、層間絶縁
膜に形成されるコンタクトホールやヴィアホール等の接
続孔はその開口幅が狭くかつ深くなる。ところが、この
ようにアスペクト比が高くなった接続孔内に、スパッタ
成膜法によって配線材料層を埋め込もうとすると、シャ
ドウウイング効果の影響を受けて接続孔の底面に近い部
分のカバレッジが得られずこの接続部分で断線が生じる
という不具合が発生する。このため、半導体装置の製造
工程においては、上記スパッタ成膜法に代わる方法とし
て高圧リフロー法が行われている。
導体装置の製造方法を説明する。先ず、図4(1)に示
すように、例えば基板11上に下層配線12を形成し、
この下層配線12を覆う状態で基板11上に層間絶縁膜
13を成膜する。リソグラフィー法によって形成したレ
ジストパターン(図示せず)をマスクに用いたエッチン
グによって、下層配線12に達する接続孔14を層間絶
縁膜13に形成する。次いで、図4(2)に示すよう
に、接続孔14の内壁を含む層間絶縁膜12上を覆う状
態で、スパッタ成膜法によって下地金属膜15を成膜す
る。その後、層間絶縁膜13上に配線材料層16をスパ
ッタ成膜する。この際、接続孔14の上部で配線材料層
16がブリッジ形状を成して接続孔14の開口が配線材
料層16で塞がれ、接続孔14の内部に空隙Aが形成さ
れるように配線材料層16を成膜する。
層16を再結晶温度以上融点以下に加熱して軟化させる
と共に不活性ガスで満たされた高圧雰囲気によってこの
配線材料層16の一部を接続孔14内に押し込む、いわ
ゆる高圧リフロー法によって接続孔14内を配線材料層
16で埋め込む。
置の製造方法には、以下のような課題があった。すなわ
ち、図4(1)で示した層間絶縁膜13のエッチングに
よって形成される接続孔14は、その側壁と層間絶縁膜
13の表面とで構成される開口肩部Bがほぼ垂直にな
る。そして、図4(2)で示したように、このような接
続孔14の内壁を覆う様態で下地金属膜15をスパッタ
成膜すると、シャドウウイング効果によって接続孔14
の開口肩部Bを覆う下地金属膜15部分が接続孔14の
側壁を覆う部分よりも内側に張り出した形状になる。こ
のため、図4(3)に示したように、高圧リフローによ
って接続孔14内に配線材料層16を押し込む際、この
開口肩部Bでの摩擦が大きくなる。このような場合に、
配線材料層16の埋め込み特性を確保するためには、よ
り高温かつ高圧でのリフローを行う必要がある。例えば
Al(アルミニウム)を主成分とする配線材料層16の
場合には、リフロー温度を450℃以上,リフロー雰囲
気内圧力を106 Pa以上にする必要がある。この結
果、処理装置が大掛かりになったり、高温で処理する際
に層間絶縁膜13から脱ガスが発生してプロセスの安定
性が損なわれるという問題があった。
フローによって接続孔内に配線材料層を埋め込む半導体
装置の製造方法において、開口肩部の開口幅が深さ方向
に向かって徐々に小さくなる形状の接続孔を基板上の層
間絶縁膜に形成するか、または、接続孔の内壁を含む上
記層間絶縁膜上に当該接続孔の開口肩部の開口幅を深さ
方向に向かって徐々に小さくする状態で下地金属膜を成
膜することを上記課題を解決するための手段としてい
る。
接続孔内に配線材料層を埋め込む際の当該接続孔の形状
は、その開口肩部の開口幅が深さ方向に向かって徐々に
小さくなっているため、当該開口肩部における摩擦抵抗
が少なくなる。したがって、高圧リフローの際の基板温
度及び圧力をより低い値に設定して配線材料層の埋め込
みが行われる。
方法及び半導体装置を、図面に基づいて説明する。図1
(1)〜(3)は、本発明の半導体装置の製造方法の一
例を説明する製造工程図であり、これらの図を用いて半
導体装置の製造方法の第1実施形態を説明する。先ず、
図1(1)に示す第1工程では、例えばシリコンからな
る基板11上に下層配線(配線)12を形成する。次
に、この下層配線12を覆う状態で、基板11上に酸化
シリコンからなる層間絶縁膜13を成膜する。その後、
リソグラフィー法及びエッチング法によって、下層配線
12にまで達する接続孔14を層間絶縁膜13に形成す
る。一例として、この接続孔14の開口幅は0.35μ
m,アスペクト比は2程度であることとする。
層間絶縁膜13の表面をスパッタエッチングし、接続孔
14の開口肩部Bの層間絶縁膜13部分を集中的にエッ
チング除去する。これによって、接続孔14の開口肩部
Bの曲率半径を大きくし、当該接続孔14の上部におい
ては開口幅が深さ方向に向かって徐々に小さくなるよう
にする。また、このスパッタエッチングでは、接続孔1
4底面のエッチクリーニングも同時に行われる。
例を示す。 スパッタガス及び流量 :Ar(アルゴンガス)=100sccm ただし、sccmはstandard cubic centimeter /minとする。 エッチング雰囲気内圧力:0.4Pa RF電圧 :1kV 基板加熱温度 :300℃ エッチング時間 :3min
続孔14の内壁を含む層間絶縁膜13上にトレスマイグ
レーションによる断線不良防止及び濡れ性改善用の下地
金属膜15を成膜する。この下地金属膜15の一例とし
ては、Ti20nm、TiN50nmを下層から順に積
層させた構成にする。
を示す。 Ti成膜条件 スパッタガス及び流量:Ar=100sccm 成膜雰囲気内圧力 :0.4Pa DC電力 :5kW 基板加熱温度 :300℃ TiN成膜条件 スパッタガス及び流量:Ar =30sccm N2 (窒素ガス)=80sccm 成膜雰囲気内圧力 :0.4Pa DC電力 :5kW 基板加熱温度 :300℃
記に限定されず、TiW(チタン−タングステン),W
(タングステン)等のように、信頼性上の冗長効果と次
に成膜する配線材料層16に対する濡れ性とを有する材
料であれば適用可能である。
6をスパッタ成膜する。この際、接続孔15上で配線材
料層16がブリッジ形状を成すことによって接続孔14
内を当該配線材料層16で塞ぎ、接続孔14の内部に空
隙Aが形成されるように、少なくとも接続孔14の開口
幅よりも配線材料層16の膜厚の値を大きく、例えば
0.5μm程度の膜厚に設定する。またここでは、この
配線材料層16として、例えば0.5重量%のCu
(銅)を含有するAlを用いる。この配線材料層17と
しては、上記の他にもAlまたはAlを主成分とする通
常の配線材料やCuまたはCuを主成分とする配線材料
が用いられる。また、上記Cuを含有するAlを用いる
場合にも、Cuの含有量は上記に限定されるものではな
い。
0℃と高めに設定することで、接続孔14の上部で配線
材料層16がブリッジ形状になり易いようにしている。
うに高圧力の不活性ガス雰囲気内で熱処理を行うことに
よって、酸化を防止しながら流動化させた配線材料層1
6の一部を不活性ガス雰囲気の高圧で接続孔14内に押
し込む、いわゆる高圧リフロー処理を行う。以下に、上
記高圧リフロー条件の一例を示す。 リフロー雰囲気内圧力:104 Pa以上(Ar雰囲気内) 基板加熱温度 :420℃ 加熱時間 :1分
(1)を用いて説明した第1工程で、層間絶縁膜13の
スパッタエッチングによって接続孔14の開口肩部Bの
開口幅が深さ方向に向かって徐々に小さくなるようにし
た。このため、図1(2)を用いて説明した第2工程で
下地金属膜15をスパッタ成膜する際、シャドウウイン
グ効果が起きにくくなり、接続孔14の開口肩部B上に
おける下地金属膜15の膜厚が特に厚くなることはな
い。したがって、図1(3)を用いて説明した第3工程
で高圧リフローを行う際の接続孔14は、その開口肩部
Bの開口幅が深さ方向に向かって徐々に小さくなる形状
に保たれ、当該開口肩部Bにおける摩擦抵抗が少なくな
る。したがって、高圧リフローの際には、基板加熱温度
を従来の450℃から420℃に、リフロー雰囲気内圧
力の下限を106 Paから104 Paに低下させること
ができる。また、接続孔14は、その開口肩部Bのみが
丸みを持って形成されることから、接続孔の側壁をテー
パー形状に形成した場合のように、上部の開口幅が広く
なりすぎて配線材料層がブリッジ形状になり難くなるこ
ともない。
は、リフロー雰囲気内の圧力の下限を上記実施形態より
も高めに設定することで配線材料層16の再結晶温度
(ここでは、350℃)にまで下げることが可能であ
る。ただし、好ましくは、配線材料層16の成膜温度
(この実施形態では400℃)よりも高い温度範囲に設
定するようにする。
第2実施形態を説明する。先ず、図2(1)に示す第1
工程では、上記第1実施形態で図1(1)を用いて説明
したと同様に層間絶縁膜13に接続孔14を形成する。
ただしここでは、層間絶縁膜13を表面からスパッタエ
ッチングする工程は行わない。次いで、接続孔14の底
面のエッチクリーニングを行った後、図2(2)に示す
第2工程では、接続孔14の内壁を含む層間絶縁膜13
上に、上記第1実施形態と同様の材質からなる下地金属
膜15を成膜する。ただし、この下地金属膜15の成膜
は、基板加熱温度を350℃〜550℃の範囲内に設定
した高温スパッタ法によって行われることとする。この
基板加熱温度は、上記範囲内において、使用する材料や
プロセスへの適用性を考慮し、好ましくは下層配線12
の信頼性が確保され、基板11を構成するシリコンのシ
リサイド化を防止できる値に設定する。
膜15の成膜条件の一例を示す。 以下の工程は、上記第1実施形態と同様に行う。
(2)を用いて説明した第2工程で、高温スパッタ法に
よって下地金属膜15を成膜することから、下地金属膜
15は、成膜表面において成膜材料をマイグレートさせ
ながら成膜したものになる。このため、通常のスパッタ
法によって下地金属膜を成膜する場合と比較して、接続
孔14の開口肩部B上を覆う下地金属膜15部分は、そ
の曲率半径が大きく、接続孔14の開口肩部Bの開口幅
を深さ方向に向かって徐々に小さくする形状になる。し
たがって、上記第1実施形態と同様に、図2(3)を用
いて説明される第3工程では、配線材料層16を高圧リ
フロー処理する際に当該開口肩部Bにおける摩擦抵抗が
少なくなり、基板加熱温度及びリフロー雰囲気内圧力の
下限を低下させることができる。
第3実施形態を説明する。ここで説明する半導体装置の
製造方法と上記第2実施形態で説明した方法との違い
は、図3(2)で示した第2工程で下地金属膜15を成
膜する際、バイアススパッタ法によって行う点にある。
そして、この工程以外は、上記第2実施形態と同様に行
う。
金属膜15の成膜条件の一例を示す。
された基板11に向かって入射するArイオンによって
特に接続孔14の開口肩部Bに付着した下地金属膜材料
を再スパッタしながら成膜が進行する。このため、ここ
で成膜された下地金属膜15は、通常のスパッタ法で成
膜した下地金属膜と比較して、接続孔14の開口肩部B
上を覆う下地金属膜15部分の曲率半径が大きくなり、
接続孔14の開口幅を深さ方向に向かって徐々に小さく
する形状になる。したがって、上記第1及び第2実施形
態と同様に、図3(3)を用いて説明される第3工程で
は、配線材料層16の高圧リフロー処理を行う際に接続
孔14の開口肩部Bにおける摩擦抵抗が少なくなり、基
板加熱温度及びリフロー雰囲気内圧力の下限を低下させ
ることができる。
と第2実施形態及び第3実施形態のうちの少なくともい
づれか一つの実施形態とを組み合わせたり、第2実施形
態と第3実施形態とを組み合わせて実施することも可能
である。このように、各実施形態を組み合わせて実施さ
れる方法によれば、上記各実施形態を単独で実施する場
合よりも接続孔の開口肩部の曲率半径がさらに大きくな
り、高圧リフロー処理の際の基板加熱温度及びリフロー
雰囲気内圧力の下限をさらに低下させることができる。
また、接続孔14は基板11の表面側に形成された拡散
層に達するものでも良い。ただしこの場合、基板と配線
材料層とのバリア性を確保するため、拡散層をバリアメ
タルで覆うか、または下地金属膜としてバリア性を有す
る材料を用いることとする。
の製造方法によれば、高圧リフローによって接続孔内に
配線材料層を埋め込む際の当該接続孔の形状を、その開
口肩部の開口幅が深さ方向に向かって徐々に小さくなる
ようにすることで、当該開口肩部における摩擦抵抗を少
なくし、高圧リフローの際の基板温度及び圧力をより低
い値に設定して配線材料層の埋め込みを行なうことがで
きる。したがって、半導体装置の製造装置の小規模化及
びプロセスの安定性を確保することが可能になる。
膜 16 配線材料層 B 開口肩部
Claims (5)
- 【請求項1】 接続孔が形成された層間絶縁膜上に当該
接続孔内を塞ぐ状態で配線材料層を成膜し、高圧リフロ
ーによって前記配線材料層の一部を前記接続孔内に押し
込む半導体装置の製造方法において、 前記接続孔は、その開口肩部の開口幅が深さ方向に向か
って徐々に小さくなる形状に形成されることを特徴とす
る半導体装置の製造方法。 - 【請求項2】 請求項1記載の半導体装置の製造方法に
おいて、 前記接続孔は、前記層間絶縁膜の一部をエッチングによ
って略垂直方向にエッチング除去した後、当該層間絶縁
膜の表面をスパッタエッチングすることによって形成さ
れることを特徴とする半導体装置の製造方法。 - 【請求項3】 層間絶縁膜に形成された接続孔の内壁を
含む当該層間絶縁膜上に下地金属膜を成膜し、次いで当
該下地金属膜上に前記接続孔内を塞ぐ状態で配線材料層
を成膜した後、高圧リフローによって前記配線材料層の
一部を前記接続孔内に押し込む半導体装置の製造方法に
おいて、 前記下地金属膜は、前記接続孔の開口肩部の開口幅を深
さ方向に向かって徐々に小さくする形状に形成されるこ
とを特徴とする半導体装置。 - 【請求項4】 請求項3記載の半導体装置の製造方法に
おいて、 前記下地金属膜は、高温スパッタ法によって成膜される
ことを特徴とする半導体装置の製造方法。 - 【請求項5】 請求項3記載の半導体装置の製造方法に
おいて、 前記下地金属膜は、バイアススパッタ法によって成膜さ
れること特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02393296A JP3624513B2 (ja) | 1996-02-09 | 1996-02-09 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02393296A JP3624513B2 (ja) | 1996-02-09 | 1996-02-09 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09219449A true JPH09219449A (ja) | 1997-08-19 |
| JP3624513B2 JP3624513B2 (ja) | 2005-03-02 |
Family
ID=12124312
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP02393296A Expired - Fee Related JP3624513B2 (ja) | 1996-02-09 | 1996-02-09 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3624513B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001210647A (ja) * | 1999-12-30 | 2001-08-03 | Cypress Semiconductor Corp | 集積回路におけるメタライゼーション構造の形成方法 |
| JP2009164510A (ja) * | 2008-01-10 | 2009-07-23 | Renesas Technology Corp | 半導体装置および半導体装置の製造方法 |
| US7812447B2 (en) * | 2000-02-16 | 2010-10-12 | Micron Technology, Inc. | Wafer level pre-packaged flip chip |
-
1996
- 1996-02-09 JP JP02393296A patent/JP3624513B2/ja not_active Expired - Fee Related
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001210647A (ja) * | 1999-12-30 | 2001-08-03 | Cypress Semiconductor Corp | 集積回路におけるメタライゼーション構造の形成方法 |
| US7812447B2 (en) * | 2000-02-16 | 2010-10-12 | Micron Technology, Inc. | Wafer level pre-packaged flip chip |
| JP2009164510A (ja) * | 2008-01-10 | 2009-07-23 | Renesas Technology Corp | 半導体装置および半導体装置の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3624513B2 (ja) | 2005-03-02 |
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