JPH09219500A

JPH09219500A - 高密度メモリ構造及びその製造方法

Info

Publication number: JPH09219500A
Application number: JP8206061A
Authority: JP
Inventors: Nanyu Sai; 蔡南雄; Minryo Chin; 陳民良
Original assignee: TAIWAN MOSHII DENSHI KOFUN YUGENKOSHI
Current assignee: TAIWAN MOSHII DENSHI KOFUN YUGENKOSHI
Priority date: 1996-02-07
Filing date: 1996-08-05
Publication date: 1997-08-19

Abstract

(57)【要約】【課題】製造が容易で、コストがかからず、しかも信
頼性の高い高密度記憶セルを製造するためにＤＲＡＭ集
積回路のキャパシタの改良技術を提供する。【解決手段】底面より延出した側壁３６を有するくぼ
み領域を備えた半導体基板と、前記くぼみ領域に隣接す
るソース／ドレイン領域３８、４８を備えた電解効果ト
ランジスタ１８と、前記くぼみ領域を被覆する絶縁層２
４と、この絶縁層２４を被覆し、前記電解効果トランジ
スタ１８の一部の上方に位置すると共に、前記ソース／
ドレイン領域３８、４８に接続される下キャパシタ板２
６と、この下キャパシタ板２６を被覆するキャパシタ誘
電体３０と、この誘電体３０を被覆する上キャパシタ板
２８とを備えてなる記憶装置。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体集積回路の製
造に関する。本発明は特にダイナミックＲＡＭ装置のメ
モリセルの構造を例に挙げて説明しているが、本発明は
より広い範囲の適用性を有している。例えば、本発明は
特殊の応用集積回路（ＡＳＩＣｓ）、マイクロプロセッ
サ（ＭＩＣＲＯｓ）及びその他の記憶装置等の半導体装
置に応用される。

【０００２】

【従来の技術】ダイナミックＲＡＭ装置の製作において
は、各ダイナミックＲＡＭ装置のメモリセルの記憶容量
に従来から解決すべき問題が存在していた。このダイナ
ミックＲＡＭ（ＤＲＡＭ）メモリセルにおいて、記憶容
量とは下キャパシタの電極と上キャパシタの電極との間
の誘電体中に記憶されうる最大電荷量を指す。この記憶
容量はこれら電極間のキャパシタ誘電体の表面積に比例
するため、キャパシタの表面積が大きいほど記憶容量が
大きくなる。

【０００３】２５６ｋビットＤＲＡＭの低密度ＤＲＡＭ
のメモリセルは、ほぼトランジスタゲートと同一の水平
空間の平面にセットされた平面キャパシタ構造として設
計されるが、これらキャパシタ構造はトランジスタゲー
トとフィールド酸化膜との間の有限空間領域内のトラン
ジスタ／ドレインを被覆するように構成されている。こ
れら平面キャパシタ構造はこれら低密度ＤＲＡＭメモリ
セルに十分な記憶容量を提供できるが、ＤＲＡＭメモリ
セルの寸法が高密度装置のために小さくなると、比較的
小さなメモリセル寸法内で十分な記憶容量を有するキャ
パシタ構造を設計することが次第に困難になってくる。
このような高密度のＤＲＡＭメモリセルの記憶容量を増
加する技術として積層型キャパシタが用いられている
が、これは、キャパシタ構造を電解効果トランジスタ
（ＦＥＴ）のゲートと同一の平面には形成せず、電解効
果トランジスタのゲートの上方に形成することにより、
そのキャパシタ表面積を増加させている。しかしなが
ら、この種のキャパシタはプロセスにおいて問題があ
る。実際、積層形キャパシタ構造にすると、ＤＲＡＭメ
モリセルが極めて複雑な凹凸トポグラフィを持つように
なり、製造時において高度な技術が必要となる。しか
も、処理時間が長い上、歩留まりが悪く、生産コストも
高い。

【０００４】高密度ＤＲＡＭメモリセルの記憶容量を増
加させるための他の技術としてトレンチキャパシタが提
案されている。これは、ＤＲＡＭメモリセルのウェル領
域にくぼみ領域又は“トレンチ”を設けて形成するもの
であり、適宜選択された幅と深さで形成されている。前
記トレンチには側壁があり、これにより下キャパシタ電
極が形成されている。このキャパシタ誘電体層上を被覆
する導電性フィラーにより上キャパシタ電極が形成され
る。このようにすれば、キャパシタの表面積が大きくな
るため、記憶容量もそれだけ大きくなる。

【０００５】キャパシタの表面積を大きくすることは、
トレンチを深く又は広くすることに繋がるが、トレンチ
の幅は各メモリセルの基板表面積が制限されているため
基本的に増大させることは不可能である。そこで、トレ
ンチの深さを深くしてキャパシタ表面を増大することが
考えられているが、トレンチを深くすると縦横比が大き
くなるため製作が容易でない場合が多い。また、このト
レンチ構造を用いると、接合面積が大きくなるため“ソ
フトエラー”の問題が生じることもある。さらに、下キ
ャパシタ電極として使用する側壁がドーピングして、キ
ャパシタ誘電体層の品質に影響を及ぼすこともある。

【０００６】

【発明が解決しようとする課題】上述のように、この分
野においては、容易に製造でき、低コストで且つ信頼性
の高い高密度なセルの構造が要求されている。本発明は
これらを満たすＤＲＡＭ集積回路装置のキャパシタを改
良し、その製造方法及び構造を提供することを目的とす
る。

【０００７】

【課題を解決するための手段】上記目的を達成する本発
明のダイナミックＲＡＭ（ＤＲＡＭ）集積回路は、底面
より延出した側壁を有するくぼみ領域を備えた半導体基
板と、前記くぼみ領域に隣接するソース／ドレイン領域
を備えた電解効果トランジスタと、前記くぼみ領域を被
覆する絶縁層と、この絶縁層を被覆し、前記電解効果ト
ランジスタの一部の上方に位置すると共に、前記ソース
／ドレイン領域に接続される下キャパシタ板と、この下
キャパシタ板を被覆するキャパシタ誘電体と、この誘電
体を被覆する上キャパシタ板とを備えてなる。

【０００８】また、上記目的を達成する本発明のＤＲＡ
Ｍ集積回路におけるキャパシタ構造を形成する方法は、
半導体基板を準備する工程と、底面より延出した側壁を
有するくぼみ領域を形成する工程と、前記くぼみ領域を
被覆するように形成された絶縁層を設ける工程と、前記
くぼみ領域に隣接するソース／ドレイン領域を形成する
工程と、前記絶縁層を被覆し前記電解効果トランジスタ
の一部の上方に位置すると共に、前記ソース／ドレイン
領域に接続される下キャパシタ板を形成する工程と、こ
の下キャパシタ板を被覆するキャパシタ誘電体を形成す
る工程と、この誘電体を被覆する上キャパシタ板を形成
する工程とを備えてなる。

【０００９】また、上記目的を達成する本発明のＤＲＡ
Ｍ集積回路におけるビットライン構造は、底面より延出
した側壁を有するくぼみ領域を備えた半導体基板と、前
記くぼみ領域に隣接するソース／ドレイン領域を備えた
電解効果トランジスタと、前記くぼみ領域を被覆する絶
縁層と、前記くぼみ領域に形成されると共に前記ソース
／ドレイン領域に接続された導体とを備えてなる。

【００１０】また、上記目的を達成するＤＲＡＭ集積回
路においてビットラインを形成する方法は、半導体基板
を準備する工程と、この半導体基板中に底面より延出す
る側壁を備えたくぼみ領域を形成する工程と、このくぼ
み領域を被覆する範囲に絶縁層を設ける工程と、前記く
ぼみ領域に隣接するソース／ドレイン領域を備えた電解
効果トランジスタを形成する工程と、前記ソース／ドレ
イン領域に接続される導体を前記くぼみ領域内に形成す
る工程とを備えてなる。

【００１１】

【作用】本願請求項１に記載の装置によれば、上下キャ
パシタ板はいずれも形成過程中にＮ型ドーパントをドー
ピングした多結晶シリコン層であり、縞の付いた、又は
荒削りの多結晶シリコン層として製作されているので、
平滑な多結晶シリコン層と違い、小突起が形成されてお
り、これによりキャパシタの有効面積が増大している。
また、本装置によればトレンチキャパシタの構造はトレ
ンチ底部から側壁に沿って延びさらに電解効果トランジ
スタの上方に達するように構成されているため、従来の
キャパシタ構造より実質的に長いトレンチキャパシタ構
造を得ることができる。このように、本発明の技術的概
念により設計されたトレンチキャパシタはキャパシタを
増加できると共に、従来のトレンチキャパシタ構造の欠
点である一定の深さ以上には製作できないという点を解
消することができる。

【００１２】また、本願の請求項１０に記載の工程によ
れば、浅いトレンチと積層キャパシタ板とを備えた改良
キャパシタが提供され、各キャパシタ板がいずれもトレ
ンチにおいて電解効果トランジスタのゲート電極上方に
形成されているため、キャパシタの表面積が大きくな
り、これに伴って記憶容量が増加する。また、この方法
によれば、前記トレンチに形成されたビットライン構造
が提供され、従来の構造を使用することなく、より簡単
な構造でビットラインを各ソース／ドレイン領域に接続
することができる。

【００１３】

【発明の実施の形態】以下、添付図面を参照しつつ本発
明の好適な実施形態について詳細に説明する。

【００１４】Ｉ．ダイナミックＲＡＭ（ＤＲＡＭ）装置
の構造第１図は本発明のＤＲＡＭ集積回路装置１０の簡略断面
図である。一般に、ＤＲＡＭ装置１０は、複数のメモリ
セル領域１２と被覆誘電体層１４と、トップメタライゼ
ーション層１６と、保護膜１７とその他の素子を備えて
いる。これらのメモリセル領域は従来のＣＭＯＳ処理技
術等により製作される。

【００１５】各メモリ領域１２はいずれもＰ型ウェル領
域２２内に形成され、電解効果トランジスタ１８もこの
Ｐ型ウェル２２に形成されている。前記電解効果トラン
ジスタ１８はＮチャネルＭＯＳ（ＮＭＯＳ）であり、薄
膜ゲート誘電体層５２を被覆するゲート電極５４（ワー
ドラインともいう）が形成されている。側壁５６はゲー
ト電極５４に隣接するように形成され、このゲート電極
５４上にキャップ酸化物層５８が被覆されている。中間
層誘電体６０はキャップ酸化物層とソース／ドレイン領
域３８、４６の一部とを被覆するように形成されてい
る。各ソース／ドレイン領域にはＮ−型ＬＤＤ領域４
２、４８とＮ＋型ソース／ドレイン領域４０、５０とが
形成されており、Ｎ＋型ソース／ドレイン領域４０はト
レンチキャパシタ２０に接続されていると共に、Ｐ型ウ
ェル領域内に形成されている。

【００１６】このトレンチキャパシタ２０は、下キャパ
シタ板２６と上キャパシタ板２８との間に位置するキャ
パシタ誘電体３０に電荷を蓄積して記憶装置として使用
される。このキャパシタ誘電体は適宜の絶縁材料、例え
ば二酸化シリコン、窒化シリコン等により形成される。
また、このキャパシタ誘電体には好適には二酸化シリコ
ン−窒化シリコン−二酸化シリコンのサンドイッチ状の
層が使用される。これは従来から使用されているＯＮＯ
（酸化物−窒化物−酸化物）層であるが、当然ながら他
の誘電材の組み合わせを使用することも可能である。

【００１７】前記下キャパシタ板２６は電解効果トラン
ジスタ１８の上方に形成され、且つ絶縁層２４、トレン
チ底部３２及び側壁３４を被覆するように形成されてい
る。この絶縁層の厚さは、Ｐ型ウェル領域と下キャパシ
タ板２６とを絶縁するのに十分な厚さとされる。また、
この絶縁層として高品質の二酸化シリコン材を使用する
と、好適な絶縁効果を得ることができる。なお、下キャ
パシタ板２６とＮ＋型ソース／ドレイン領域４０の電気
的接触をよくするために、前記絶縁層はトレンチ側壁３
４の上部３６においては除去されている。

【００１８】前記下キャパシタ板は適宜な導体層とする
ことができ、好ましくは、形成過程中にＮ型ドーパント
（例えば燐等）をドーピングした多結晶シリコン層が使
用される。また前記下キャパシタ板は多重金属層、珪化
物層及びこれらを組み合わせたサンドイッチ構造の層と
して形成することもできる。また、他の実施形態におい
ては下キャパシタ板は縞の付いた又は荒削りの多結晶シ
リコン層として製作される。この縞の付いた多結晶シリ
コン層は平滑な多結晶シリコン層と異なり、小突起が形
成されており、このためキャパシタの有効面積が増大し
ている。この下キャパシタ板２６は、図に示されている
ように、トレンチの底部３２の絶縁層から上へ延び、ト
レンチの側壁３４を被覆すると同時にソース／ドレイン
領域４０に接触し、さらに中間誘電体６０の上方へ延び
て電解効果トランジスタを被覆するように構成されてい
る。

【００１９】前記上キャパシタ板２８はキャパシタ誘電
体３０を被覆するように形成され、トレンチ絶縁層の底
部３２から延びて前記下キャパシタ２６のキャパシタ誘
電層３０を被覆するように形成されている。この上キャ
パシタ板２８も好ましくは形成過程中にＮ型ドーパント
をドーピングした多結晶シリコン層が使用される。この
上キャパシタ板２８は多重金属層、珪化物層及びこれら
を組み合わせたサンドイッチ構造の層として形成しても
よい。また、他の実施形態においては上キャパシタ板２
８は縞の付いた、又は荒削りの多結晶シリコン層として
製作される。この縞の付いた多結晶シリコン層は平滑な
多結晶シリコン層とは異なり小突起が形成されており、
このためキャパシタの有効面積が増大している。

【００２０】図に示されているように、下キャパシタ２
６と、キャパシタ誘電体３０と、上キャパシタ板２８と
を備えてなるトレンチキャパシタ構造はトレンチ底部か
ら側壁３４に沿って延び、且つ電解効果トランジスタ１
８の上方に達するように形成されているため、従来のキ
ャパシタ構造よりも実質的に長いトレンチキャパシタ構
造を得ることができる。

【００２１】このように、本発明の技術的概念により設
計されたトレンチキャパシタはキャパシタを増加できる
と共に、従来のトレンチキャパシタ構造の欠点である一
定の深さ以上には製作できないという点を解消すること
ができる。例えば、0.25μｍの設計規則を使用する場
合、トレンチの深さは約 8,000 Åから約 12,000 Åの
範囲とすることができ、好適には約 10,000 Åとするこ
とができる。また、トレンチの幅は、ビットライン及び
絶縁領域では約 2,500 Å、キャパシタでは約 4,000 Å
程度が好適である。このトレンチ構造は上記のように下
キャパシタ板を設けているが、このキャパシタ板の厚さ
は約 1,000 Åから約 1,400 Åの範囲とすることがで
き、好適には約 1,200 Åとされる。上述のように、下
キャパシタの一部は、電解効果トランジスタ及びトレン
チ側壁を被覆するように形成されている。

【００２２】第２図は第１におけるＤＲＡＭのビットラ
イン構造の簡略図である。切取られた部分２００はＰ型
ウェル領域２２と、ゲート電極５４（又はワードライ
ン）とからなる。ビットライン２０４は側壁及び底部を
有するトレンチ２０１内に形成されている。このトレン
チは底絶縁層部２０３と、側壁絶縁層部２０２とからな
る絶縁層によりその周囲が被覆されている。この絶縁層
はワードライン５４に垂直に形成されるビットラインと
Ｐ型ウェル領域２２とを隔離する役目をなす。ビットラ
インはこれに隣接する各トランジスタのソース／ドレイ
ン領域への接続に供される。

【００２３】前記ビットライン２０４は側壁絶縁層部２
０２の接点開口２０７を介して電解効果トランジスタ１
８のソース／ドレイン領域４６に接続されている。側壁
絶縁層２０２の一部はビットライン２０４の形成前に除
去され、ソース／ドレイン領域４６とビットライン２０
４とを接触させる接点開口を形成する。0.25μｍ設計規
則によれば、この接点開口の幅は約 2,000 Åから約 2,
800 Åの範囲とされ、好適には約 2,200 Åとされる。
また、この接点開口の深さは約 2,200 Åから約2,800
Åの範囲とされ、好適には約 2,500 Åとされる。

【００２４】前記ビットライン２０４は導体材により製
作されるが、このビットラインには好ましくは形成過程
中にＮ型ドーパントをドーピングした多結晶シリコン層
が使用される。また、このビットライン２０４は多結晶
シリコン層を堆積しPOCl₃の拡散によりドーピングして
製作するか、またはアニールによりイオンをインプラン
トして製作してもよい。トレンチの深さはビットライン
の厚さの他に、約 1,000 Åの頂部絶縁部分と約 500 Å
の底部絶縁部分を加えたものとなっている。このビット
ラインはさらに異なるサイズの他の材料、例えばポリサ
イド（polycide)又は多種の材料の組み合わせにより製
作されてもよい。

【００２５】前記ビットライン２０４の上部には頂部絶
縁層部２０５が形成されている。この頂部絶縁層部２０
５は、その上にあるゲート電極その他のデバイス素子と
ビットラインとを絶縁している。この頂部絶縁層部２０
５、側部絶縁層部２０２及び底部絶縁層部２０３からな
る絶縁層はビットライン２０４を取り囲むように形成さ
れ、周囲のＰ型ウェル領域及び他の素子からビットライ
ンを隔離している。図に示されているように、頂部絶縁
部２０５は側壁絶縁部２０２に繋がり、この側壁絶縁層
部２０２は底部絶縁層部２０３に繋がっている。

【００２６】第３図は第２図におけるビットライン構造
の断面図である。この切取られた部分３００はビットラ
イン２０４が接点開口２０７を介してソース／ドレイン
領域４６に接続されている様子を示している。図３にお
いて、この接点開口２０７を形成することにより、ビッ
トライン２０４がＮ＋型ソース／ドレイン領域５０に接
続可能となっている。このＮ＋型ソース／ドレイン領域
５０の抵抗は隣接するＮ−型ＬＤＤ領域よりも抵抗が低
いため、信号を表す電荷をメモリセルのソース／ドレイ
ン領域４６からビットライン２０４へ容易に伝送するこ
とができる。このビットライン２０４とソース／ドレイ
ン領域４６との間の接続はこのＮ＋型ソース／ドレイン
領域５０を介して行われる。

【００２７】前記接点開口２０７に隣接する頂部絶縁層
部２０５及び側壁絶縁層部２０２Ａは、それぞれ相互に
接続された側壁絶縁層部２０２及び底部絶縁層部２０３
に接続されている。これら絶縁層部の組み合わせにより
ビットライン２０４を隣接するデバイス素子から隔離す
ると共に、このビットライン２０４をソース／ドレイン
領域４６に接続している。そして各ＤＲＡＭメモリセル
はいずれもこの種のビットライン接続方式を使用して形
成されている。

【００２８】第４図は本発明のＤＲＡＭ集積回路構造の
簡略平面図である。この平面図４００のＸ、Ｙ方向のマ
トリクスにおいて、ゲート電極５４はＸ方向に伸び、Ｐ
型ウェル領域２２を被覆するように形成されている。Ｙ
方向に形成された各下キャパシタ電極２６はゲート電極
５４の上方に形成されている。複数のビットライン２０
４はＹ方向上のゲート電極５４の下方において電極に沿
って延びると共に、ゲート電極５４に直交している。各
ビットライン２０４はこのビットラインを各電解効果ト
ランジスタのソース／ドレイン領域４６に接続するため
の接点開口２０７を有している。

【００２９】II．ダイナミックＲＡＭ（ＤＲＡＭ）の製
造技術本発明の製造方法の全工程を以下に列挙する。

【００３０】（１）半導体基板を用意する；（２）フォトマスク１：前記半導体基板内にＰ型ウェル
を形成する；（３）フォトマスク２：前記半導体基板内にＮ型ウェル
を形成する；（４）パッド酸化物層及び窒化シリコン層を含んだ保護
層を形成する；（５）フォトマスク３：活性領域を形成してトレンチ領
域を形成する；（６）トレンチ領域を形成する；（７）トレンチ側壁及び底部酸化物層を形成する；（８）フォトマスク４：ビットラインの接点を形成し、
フォトレジストを除去する；（９）形成過程中にドーピングされた多結晶シリコンを
堆積してトレンチ領域を充填する；（１０）形成過程中にドーピングされた多結晶シリコン
をエッチバックしてトレンチ内に残す；（１１）フォトマスク５：非ビットライントレンチ領域
を形成し、非ビットライントレンチ領域中の形成過程に
おいてドーピングされた多結晶シリコンを除去する；（１２）ビットライントレンチ領域内の形成過程中にド
ーピングされた多結晶シリコンを酸化する；（１３）フォトマスク６：Ｐ型チャネル領域をマスキン
グし、チャネルストップ領域をトレンチ底部までインプ
ラントする；（１４）硼燐珪酸がす（ＢＰＳＧ）を堆積して非ビット
ライントレンチ領域中のトレンチ領域を充填する；（１５）活性領域から前記保護層を除去する；（１６）全面的な臨界インプラントを行う；（１７）フォトマスク７：Ｎ型ウェル領域をマスクし、
Ｐ型ドーパントをメモりセル領域（又はＰ型ウェル領
域）にインプラントとして臨界電圧（しきい電圧）を調
節する。

【００３１】（１８）ゲート酸化物層を形成する；（１９）ドーピングしたゲート多結晶シリコン又はポリ
サイド（又はｐｏｌｙ−１）を形成する；（２０）フォトマスク８：ゲート多結晶シリコン層を形
成してゲート電極を形成する；（２１）フォトマスク９：Ｎ型軽度ドーピングドレイン
（ＬＤＤ）領域を形成し、Ｎ型ドーパントをインプラン
トする；（２２）フォトマスク１０：Ｐ型ＬＤＤ領域を形成し、
Ｐ型ドーパントをインプラントする；（２３）多結晶シリコンゲートの側辺上に側壁スペーサ
ーを形成する；（２４）フォトマスク１１：Ｎ＋型ソース／ドレイン領
域を形成し、Ｎ＋型ドーパントをインプラントする；（２５）フォトマスク１２：Ｐ＋型ソース／ドレイン領
域を形成し、Ｐ＋型ドーパントをインプラントする；（２６）フォトマスク１３：フォトレジストでビットラ
イン領域及びワードライン領域を被覆してキャパシタ領
域を形成する；（２７）トレンチキャパシタ領域中のＢＰＳＧを除去
し、フォトレジストを除去する。

【００３２】（２８）中間多結晶シリコン酸化物層を堆
積する；（２９）フォトマスク１４：キャパシタユニットの接点
領域を形成してエッチングする；（３０）ｐｏｌｙ−２層を堆積してドーピングする；（３１）フォトマスク１５：ｐｏｌｙ−２層を形成して
したキャパシタ電極（下キャパシタ板）を形成する；（３２）メモりセルキャパシタ誘電体を形成する；（３３）ｐｏｌｙ−３を堆積してドーピングする（又は
形成過程中にドーピングしたｐｏｌｙ−３を堆積す
る）。

【００３３】（３４）フォトマスク１６：ｐｏｌｙ−３
層を形成して上キャパシタ電極（上キャパシタ板）を形
成する；（３５）ＢＰＳＧ／ＮＳＧ（無ドーピングシリケートガ
ラス）を堆積し可塑化する；（３６）フォトマスク１７：ＢＰＳＧ／ＮＳＧ層中の接
点パターンを形成する；（３７）第１の金属層をスパッタリングする；（３８）フォトマスク１８：第１金属層を形成する；（３９）中間金属酸化物を堆積する；（４０）フォトマスク１９：通路（ｖｉａ）パターンを
形成する；（４１）第２の金属層をスパッタリングする；（４２）フォトマスク２０：第２の金属層を形成する；（４３）保護膜及びポリイミドコーティングを堆積す
る；（４４）フォトマスク２１：パッド領域及びヒューズ領
域を形成する；（４５）パリイミドを硬化（ｃｕｒｅ）する；（４６）保護膜をエッチングしてパッド領域を形成す
る；（４７）焼結する。

【００３４】これらのステップは浅いトレンチと積層キ
ャパシタ板とを備えた改良型のキャパシタを提供するも
ので、各キャパシタ板はいずれも該トレンチにおいて電
解効果トランジスタのゲート電極上方に形成されてい
る。従ってキャパシタ表面積を大きくすることができ、
これに伴い記憶容量が増大する。本発明はまた前記トレ
ンチ中に形成されたビットライン構造を提供するもの
で、このビットライン構造は従来技術の複雑な構造を使
用することなく、より簡単な構造化で各ソース／ドレイ
ン領域に接続されるようにしている。以下添付図面を参
照しながら本発明の方法を説明する。

【００３５】図５から図１４は本発明にかかるＤＲＡＭ
集積回路装置の製造方法を説明する簡略図である。図５
に示されているように本発明の方法は半導体基板１１を
用意することがら始まる。この基板１１は本発明にかか
る集積回路装置の製造に適する種々のウェーハを使用す
ることができる。その一例として、このウェーハにより
ＤＲＡＭ記憶装置のＣＭＯＳ製造技術が使用される。し
かし、対象に応じてその他の製造方法を適宜使用するこ
とも可能である。

【００３６】フォトレジストマスクは半導体基板１１の
上表面を被覆してＰ型ウェル領域２２を形成するように
作られている。Ｐ型ウェル領域２２はＰ型材料が含まれ
ているドーパント（例えば燐等）を基板１１にインプラ
ントすることにより形成される。前記フォトレジストマ
スクは従来の技術を用いて除去される。そして、Ｎ型チ
ャネル装置がＰ型ウェル領域内に形成される。

【００３７】Ｎ型ウェルを半導体基板１１内に形成して
もよい。この場合、フォトレジストマスクは、半導体基
板１１のＰ型領域を被覆するように形成される。インプ
ラントステップにより半導体基板１１内にＮ型ウェル領
域を形成する。そしてフォトレジストマスクが従来技術
を用いて除去された後、Ｐ型チャネル装置がＮ型ウェル
領域内に形成される。

【００３８】図５に示されているように、基板１１を被
覆して保護層を形成するように誘電層５０１が形成され
る。つまり、この保護層をフォトマスク層として使用す
る。

【００３９】この保護層５０１はパッド酸化物層５０３
と、これを被覆する窒化シリコン層５０５とからなる。
パッド酸化物層５０３は２００Å乃至３００Åの厚さを
有し、窒化シリコン層５０５は１２００Å乃至１８００
Åの厚さを有する。この窒化シリコン層５０５は選択的
にその上方を被覆する二酸化シリコン層（図示せず）を
含んでもよい。これらの層は第６図に示されているよう
に、キャパシタトレンチ２０及びビットライントレンチ
２０１等の複数のトレンチ領域に形成される。

【００４０】前記キャパシタトレンチ２０及びビットラ
イントレンチ２０１の形成は反応性イオンエッチング、
プラズマエッチング等により行われる。従来のキャパシ
タトレンチに比べて、本方法のトレンチは浅いので、よ
り容易に製作することができる。0.25μｍ設計規則をし
ようした場合、キャパシタトレンチの深さは約0.8μｍ
から約1.2μｍとされ、好適には約1.0μｍとされる。こ
のトレンチは同時に0.4μｍの幅を有する。もし、同一
の設計規則を使用した場合、ビットライントレンチの深
さはキャパシタトレンチの深さに相当し、約0.8μｍか
ら約1.2μｍとされ、好適には約1.0μｍとされる。この
トレンチは同時に約0.25μｍの幅を有する。当然ながら
各トレンチの深さ及び幅はその目的に応じて決定され
る。

【００４１】第７図に示されているように、誘電隔離材
層はキャパシタトレンチ２０とビットライントレンチ２
０１のトレンチ内に形成される。キャパシタトレンチ２
０はトレンチ底部３２及びトレンチ側壁３４を被覆する
誘電層２４を備えてなる。一方、ビットライントレンチ
２０１はそれぞれトレンチの側壁及び底部を被覆する誘
電層２０３を有する。これらのトレンチは好ましくはシ
リコンの熱酸化による酸化層に被覆されるとより有利で
あるが、その酸化層はその被覆構造を基板１１及びその
他の装置素子と隔離させるのに足る厚さを有することが
必要である。この厚さは約４００Å乃至約６００Åとさ
れ、好適には約５００Åとされる。上記トレンチはＣＶ
Ｄ又はその他の適する技術により酸化物層又は多重誘電
層を堆積塗布して形成することができる。当然ながら該
誘電層材及びその厚さはその目的に応じて決定される。

【００４２】これらのビットライントレンチ２０１の誘
電層におけるビットライン接点は、フォトマスク及びエ
ッチングにより形成され、そして該トレンチの側壁を被
覆した誘電層中の接点開口２０７として形成される。こ
の接点開口２０７はフォトレジストでトレンチを含めた
基板の上表面をコーティングして形成される。コーティ
ングした後フォトレジストのパターンニングを行って、
接点開口を被覆した露出領域を形成し、この露出領域を
ウェットエッチングしてビットライン接点開口を形成す
る。各接点開口は0.25μｍの幅及び約3000Åの深さを有
する。

【００４３】その後、従来技術により前記フォトレジス
トを除去する。後のステップの間、この接点開口２０７
により通路（ｖｉａ）構造が提供され、ビットラインを
各電解効果トランジスタのソース／ドレイン領域に接続
させる。

【００４４】次いで、形成過程中にドーピングされた多
結晶シリコン充填層８０１を使用して前記トレンチを充
填する（第８図参照）。そしてこの形成過程中にドーピ
ングされた多結晶シリコン層を重度ドーピングさせて、
一定の導電率を持たせるようにする。このドーピングに
は、例えば濃度が約２×１０²⁰乃至約６×１０²⁰原子／
ｃｍ³、望ましくは約４×１０²⁰原子／ｃｍ³の燐のＮ型
ドーパントが使用される。このビットライントレンチ２
０１において、ドーピングされた多結晶シリコン層８０
１は接点開口を一杯に充填し、且つ、電解効果トランジ
スタのソース／ドレイン領域を形成する基板表面を被覆
する。

【００４５】そして、エッチングにより形成過程中にド
ーピングされた多結晶シリコン層上方部分を除去すると
共に、形成過程中にドーピングされたトレンチ内の多結
晶シリコン層の一部も除去する。この多結晶シリコンの
頂面はシリコン基板の頂面と約１０００Å離れているの
が好適である。ここに言うエッチングにはプラズマエッ
チング、反応性イオンエッチング等が含まれる。

【００４６】形成過程中にドーピングされた多結晶シリ
コンを非ビットライントレンチ領域から除去する。つま
り、形成過程中にドーピングされた多結晶シリコンをビ
ットライントレンチではなく、キャパシタトレンチから
除去する。ドーピングされた多結晶シリコンは、フォト
レジストで基板の頂面を塗布し、キャパシタトレンチを
被覆した領域を露出させて除去する。次いで、エッチン
グすることによりドーピングされた多結晶シリコンをキ
ャパシタトレンチ内から除去する。

【００４７】形成過程中にドーピングされた多結晶シリ
コンを除去したとき、各キャパシタトレンチは絶縁層を
除くほかは空となる。キャパシタトレンチは充填材によ
り充填される。この充填材は良好なマスキング特性を有
するもので、且つ後の処置工程において選択的に除去で
きるものでなければならない。第９図に示されているよ
うに、本実施形態ではＢＰＳＧ９０１を使用してトレン
チを充填する。勿論、適用可能な他の材料を使用するこ
ともできる。

【００４８】前記ビットライントレンチの形成過程中に
ドーピングされた多結晶シリコンの上方部２０５を、高
温下で酸素、水等の酸化剤にさらして酸化する。そし
て、このドーピング層の熱処理により多結晶シリコンを
絶縁性質を有するに酸化シリコン層に転化させる。この
二酸化シリコンは前記ビットラインとこの上方のデバイ
スとを隔離させるに足る厚さを持つことが必要であり、
その厚さは約４００Å乃至約６００Å、好適には約５０
０Åである。当然、他の技術（例えばＣＶＤ等）を使用
して二酸化シリコン層を形成することも可能である。

【００４９】そして、基板中にチャネルストップ領域を
形成する。１実施形態としては、Ｐ型チャネル領域をマ
スキングし、チャネルストップ領域をインプラントする
ことにより形成することができる。望ましくは、このチ
ャネルストップ領域のインプラントは、例えば燐等のＮ
型ドーパントを使用して該トレンチ底部の深さに対応し
てインプラントする。

【００５０】次いで、アクティブ領域からに酸化シリコ
ン及び窒化シリコン等からなる保護層を除去する。窒化
シリコン層はドライエッチング又はウェットエッチング
（例えば燐酸等）により除去され、基板上を被覆してい
るに酸化シリコンは該基板を傷つけないように選択的に
除去しなければならない。本実施形態では弗酸溶液を使
用して選択的に二酸化シリコンを除去している。勿論、
適用可能な他の技術を使用することもできる。

【００５１】ＣＭＯＳ過程を典型化したＮ型チャネルＭ
ＯＳ（ＮＭＯＳ）デバイス及びＰ型チャネルＭＯＳ（Ｐ
ＭＯＳ）デバイスはそれぞれＰ型ウェル領域及びＮ型ウ
ェル領域に形成される。また、ＤＲＡＭメモりセルは該
Ｐ型ウェル領域中に形成される。これらのデバイスは以
下のステップにより形成される。

【００５２】前記基板１１の全表面に対して臨界（thre
shold)インプラントを行う。即ち、燐、Ａｓ等を含有し
たＮ型ドーパントを全面的に同時にＰ型及びＮ型ウェル
領域上に被覆する。

【００５３】フォトレジストマスクをＮ型ウェル領域上
に被せて、例えば硼素のＰ型ドーパントをインプラント
する。このＰ型ドーパントは各メモりセル中のＮ型チャ
ネルデバイスのスレッショルド電圧を設定するためにイ
ンプラントされ、このインプラントはゲート酸化物層の
厚さにより決定される。なお、Ｎ型ドーパントの前にＰ
型ドーパントを先にインプラントしてもよい。

【００５４】第１０図に見られる如く、Ｐ型ウェル領域
２２の頂面を被覆するようにゲート酸化物層５２を形成
する。このゲート酸化物層５２は高品質の酸化物であっ
て、その厚さは、デバイスのスイッチング特性を向上さ
せるのに十分な程薄くしている。この種のゲート酸化物
層の厚さは典型的には約９０Åから約１１０Åであり、
好適には約１００Åである。堆積ステップにより前記酸
化物層を被覆する多結晶シリコン層を形成する。この多
結晶シリコン層又はポリサイド（多結晶シリコン上のＷ
Ｓｉ_x）は約２５００Åから約３５００Åであり、好適
には約３００Åである。またこの多結晶シリコン層は通
常濃度が約４×１０²⁰乃至約６×１０²⁰原子／ｃｍ
³（好適には約５×１０²⁰原子／ｃｍ³）のＮ型ドーパン
トでドーピングされる。インプラント及びアニールステ
ップはＮ型ドーパントを前記多結晶シリコン中に付与さ
せるために行われると共にＮ型ドーパントを多結晶シリ
コン層が形成される際に同時に拡散又は形成させて処理
ステップを減少するために行われる。ポリサイドゲート
の実施形態では約１５００Å程度の比較的薄い多結晶シ
リコンをドーピングして、さらに約１０００ÅのＷＳｉ
_xを堆積する。

【００５５】前記多結晶シリコン層又はポリサイドを、
第１０図に示すようにパターンニングして多結晶シリコ
ンゲート５４を形成する。これらワードラインと言われ
るゲート電極は通常一連のホトリソグラフィ（フォトマ
スク、現像、エッチング）ステップにより形成される。
各ゲート電極は実質的に垂直な側辺を有するが非垂直な
側辺を呈することもある。この各ゲート電極の確実な幾
何学形状はその応用性により決定される。

【００５６】全面的なインプラントステップは各ゲート
電極をフォトマスクとしてＮ−型ドーパントをウェルの
一部に導入し、Ｐ型ウェル領域２２におけるＮ型ＬＤＤ
４２、４８を形成する。このＮ型ドーパントの含量範囲
は約１×１０¹³原子／ｃｍ²から約５×１０¹³原子／ｃ
ｍ²間にあり、その中でも約３×１０¹³原子／ｃｍ²が好
適である。インプラントを行う角度範囲はチャネル方向
と直交する線から０度よりも大きい角（好適には約３０
度）乃至約４５度の間である。また、Ｎ型ウェル領域を
マスクし、Ｎ型ドーパントをＰ型ウェル領域にインプラ
ントしてＮ型ＬＤＤ領域を形成してもよい。これらのス
テップによりメモりセルのＮ型ＬＤＤ領域が形成され
る。

【００５７】次いで、Ｐ型ウェル領域をマスクし、Ｐ型
ドーパントをＮ型ウェル領域に導入し、Ｎ型ウェル領域
におけるＰ−型ＬＤＤ領域を形成する。このＰ−型ＬＤ
Ｄ領域には約１×１０¹³乃至約５×１０¹³原子／ｃｍ²
の含量を有し、その中でも約２×１０¹³原子／ｃｍ²が
好適である。Ｐ−型ＬＤＤ領域のインプラントも適宜角
度を付けて行われる。

【００５８】側壁スペーサー５６は各多結晶シリコンゲ
ート５４の側辺に形成される。これら側壁スペーサー５
６は通常誘電材層を堆積して該層を緻密化させ、該層の
水平表面を除去することにより形成される。この層は例
えば二酸化シリコン、窒化シリコン又はその組み合わせ
等の材料により製作される。誘電材層を緻密化させる目
的は、前記多結晶シリコンゲートをシールして、この上
の各層（例えば二酸化シリコン、窒化シリコン、その組
み合わせ等の誘電材）と隔離するためにある。この緻密
化誘電層上において行われた異方性エッチングにより、
側壁スペーサーを形成したこの層の水平表面が除去され
る。この異方性エッチングには例えば反応性イオンエッ
チング、プラズマエッチング等が含まれる。このように
して誘電材の水平表面を除去して側壁スペーサーを残
す。

【００５９】各ＭＯＳ装置のソース／ドレイン領域はマ
スキングとインプラントを行うことにより形成される。
詳細には、フォトレジストマスクを利用してＰ型チャネ
ル装置の領域を保護し、ソース／ドレイン領域を露出さ
せてＮ型チャネル装置を形成する。そして、Ｎ＋型ドー
パントをこの露出領域にインプラントしてＮ＋型ドーパ
ントを４０、５０を形成する。該Ｎ＋型ドーパントの含
量範囲には３×１０¹⁵原子／ｃｍ²乃至約５×１０¹⁵原
子／ｃｍ²の間にあり、その中でも約４×１０¹⁵原子／
ｃｍ²が好適である。インプラントを行う角度範囲はチ
ャネル方向と直交する線から約０度乃至約７度の間にあ
り、その中でも約０度が好適である。このフォトレジス
トマスクは従来技術により除去される。

【００６０】次いで、別のフォトレジストマスクを利用
してＮ型チャネル装置を保護し、これらソース／ドレイ
ン領域を露出させてＰ型チャネル装置を形成する。そし
て、Ｐ型ドーパントを該Ｐ型チャネル装置のソース／ド
レイン領域内に導入する。このＰ＋型ドーパント含量範
囲は約３×１０¹⁵乃至約５×１０¹⁵原子／ｃｍ²の間に
あり、その中でも約４×１０¹⁵原子／ｃｍ²が好適であ
る。その後従来技術を使用して該フォトレジストマスク
を除去する。

【００６１】その後、フォトマスクを前記基板の頂面上
に被せてトレンチキャパシタ領域上方の開口を形成す
る。つまり、フォトレジストマスクでビットライン及び
ワードラインを覆う。そしてトレンチキャパシタ領域か
らＢＰＳＧ９０１を除去する。この実施形態では、弗酸
のウェットエッチングにより選択的にトレンチからＢＰ
ＳＧを除去し、絶縁領域を残している。また、ドライエ
ッチングで選択的にＢＰＳＧ層をトレンチから除去して
もよい。そして、従来技術を用いてフォトレジストマス
クを除去する。

【００６２】また、第１１図に示されるように、まずＣ
ＶＤ方法によりゲート電極を被覆する中間層誘電体６０
を形成する。この中間層誘電体６０にはＴＥＯＳ等の適
合材料が含まれてもよい。この二酸化シリコン等の中間
誘電体は例えばＡＰＣＶＤ、ＰＥＣＶＤ、ＬＰＣＶＤ等
の技術を使用して堆積することができるが、その適応性
により使用技術が決定される。

【００６３】次いで、フォトレジストマスクをトレンチ
キャパシタが形成された基板頂面領域上に被せて、メモ
りセル接点領域を被覆した露出領域を形成する。そし
て、第１１図に示されるように、エッチング技術、例え
ばプラズマエッチング又は反応性イオンエッチング等に
より、これら隔離領域におけるメモりセル接点領域又は
開口を形成する。なお、例えば弗酸を選択的エッチング
材としたウェットエッチング技術を使用することができ
る。図において、各開口は下キャパシタ電極を電解効果
トランジスタのソース／ドレイン領域に接続させるのに
供される。この開口は前記基板の表面より約２０００Å
下側に設けられる。この露出したソース／ドレイン領域
の頂部は次のステップまで、酸化作用は実質的に発生し
ない。そして希酸浸漬（dilute acid dip)又はドライエ
ッチングにより前記ソース／ドレイン領域を清浄する。

【００６４】次いで、前記隔離領域及びソース／ドレイ
ン領域の露出部分を被覆した下キャパシタ電極層２６を
堆積する。この下キャパシタ電極層２６を更に前記中間
層誘電体６０の頂部１２０１に設けることによりキャパ
シタ記憶セルの表面積をより増加させる。この下キャパ
シタ層は好ましくはドーパントで重度ドーピングして抵
抗を低下させる多結晶シリコンにより形成される。この
ドーパントの導入はその適用性により多重角度インプラ
ントを選択するか、又は形成過程中にドーピングするこ
とにより達成される。この実施例ではこれらドーパント
は例えば燐等のＮ型ドーパントである。

【００６５】マスキング及びエッチングのステップを経
て下キャパシタ層を下キャパシタ電極板２６に形成する
（第１２図参照）。この下キャパシタ電極板２６は接点
開口３６を介して電解効果トランジスタのソース／ドレ
イン領域３８に接続される。そして従来技術を使用して
フォトレジストを除去する。被覆用誘電体を製造する前
にドライエッチングにより下キャパシタ層を清浄する。

【００６６】次いで、前記下キャパシタ板と上キャパシ
タ板との間に電荷が記憶されるキャパシタ誘電層３０を
形成して該下キャパシタ板２６を被覆する。この実施形
態では、キャパシタ誘電層として高品質の窒化物／酸化
物の複合層を使用している。そして好適な実施形態で
は、このキャパシタ誘電層は下キャパシタ板を被覆する
二酸化シリコン層と、この二酸化シリコン層を被覆する
窒化シリコン層と、この窒化物層を被覆する二酸化シリ
コン層とを備えてなる。この複合層は高記憶容量を提供
し、しかも製造が容易である。

【００６７】このキャパシタ構造の完成後、上キャパシ
タ層を堆積して前記キャパシタ誘電層を被覆する。この
上キャパシタ層は抵抗を低下させるために重度ドーピン
グした多結晶シリコン層とする。この多結晶シリコン層
はその適用性により多重角度インプラントを選択する
か、又は形成期間ドーピングして形成される。マスキン
グ及びエッチングのステップにより前記キャパシタ層を
上キャパシタ板に形成する（第１３図参照）。第１３図
に示されるように、下キャパシタ板２６と、キャパシタ
誘電層３０と、上キャパシタ板２８とでキャパシタ構造
が形成される。一部のキャパシタを前記電解効果トラン
ジスタ１８及びトレンチ上に位置させてキャパシタ表面
積を増加し、これにより比較的大きなキャパシタンスを
提供する。

【００６８】次いで、典型的なＣＶＤ技術で堆積してな
るＢＰＳＧ／ＮＳＧの複合層１４を堆積して基板１４全
体を被覆する。これによりＢＰＳＧ／ＮＳＧ複合層１４
は下方の装置構造を上方のメタライゼーションと隔離さ
せる。そしてアニールステップにより前記ＢＰＳＧ／Ｎ
ＳＧ層を可塑化させ、これらの層の表面をマスキングし
て接点開口を限定する。そしてエッチング方法により接
点開口を形成した後従来技術で該フォトマスクを除去す
る。

【００６９】次いで、これらの層１４を被覆するように
第１の金属層を形成すると共に接点開口に形成して電気
的に接続できるようにする。そして、マスキングとエッ
チングのステップにより、第１４図に示すように第１の
金属層１６をパターンニングする。そして中間金属物層
１７を典型的なＣＶＤ技術で堆積し、パターンニングさ
れた第１の金属層１６を被覆する。次いで、従来からの
マスキング及びエッチング技術を利用して、第１の金属
層１６と第２の金属層とを電気的に接続させるための開
口を有する通路パターン（via pattern)を、前記中間金
属酸化物１７中に画定する。そしてこの第２の金属層を
メタライズして該中間金属酸化物を被覆すると共にこれ
らの通路をメタライズする。ここでパターンニングステ
ップにより第２の金属層を限定する。

【００７０】残りの製造ステップとして、含窒化シリコ
ン層と、二酸化シリコン層とからなる不活性層を堆積す
る。この不活性層をパターンニングして接合パッド領域
開口とヒューズ開口を形成する。これら開口をエッチン
グして処理した後、ポリイミド（polymide)で表面全体
を塗布する。最後に再度マスキング及びエッチングステ
ップにより塗布された表面をパターンニングする。パタ
ーンニング後ウェーハの配列、組立、テストを行う。

【００７１】以上は特定の実施形態について説明された
ものであるが、本発明の技術的思想の範囲内において、
種々の変更が可能であることは言うまでもない。例え
ば、ＳＲＡＭを用いて本発明を実現することも可能であ
る。

【図面の簡単な説明】

【図１】本発明にかかるＤＲＡＭ集積回路素子の断面図
である。

【図２】第１図におけるＤＲＡＭビットライン構造の斜
視図である。

【図３】第２図におけるビットライン構造の他の断面図
である。

【図４】第１図におけるＤＲＡＭの平面図である。

【図５】本発明にかかるＤＲＡＭ集積回路素子の製造方
法を説明するための図である。

【図６】本発明にかかるＤＲＡＭ集積回路素子の製造方
法を説明するための図である。

【図７】本発明にかかるＤＲＡＭ集積回路素子の製造方
法を説明するための図である。

【図８】本発明にかかるＤＲＡＭ集積回路素子の製造方
法を説明するための図である。

【図９】本発明にかかるＤＲＡＭ集積回路素子の製造方
法を説明するための図である。

【図１０】本発明にかかるＤＲＡＭ集積回路素子の製造
方法を説明するための図である。

【図１１】本発明にかかるＤＲＡＭ集積回路素子の製造
方法を説明するための図である。

【図１２】本発明にかかるＤＲＡＭ集積回路素子の製造
方法を説明するための図である。

【図１３】本発明にかかるＤＲＡＭ集積回路素子の製造
方法を説明するための図である。

【図１４】本発明にかかるＤＲＡＭ集積回路素子の製造
方法を説明するための図である。

【符号の説明】

１０ＤＲＡＭ集積回路装置１２メモりセル領域１４被覆誘電層１８電解効果トランジスタ２０トレンチキャパシタ２２Ｐ型ウェル領域２６下キャパシタ板２８上キャパシタ板５４ゲート電極

Claims

【特許請求の範囲】

【請求項１】底面より延出した側壁を有するくぼみ領
域を備えた半導体基板と、前記くぼみ領域に隣接するソース／ドレイン領域を備え
た電解効果トランジスタと、前記くぼみ領域を被覆する絶縁層と、この絶縁層を被覆し、前記電解効果トランジスタの一部
の上方に位置すると共に、前記ソース／ドレイン領域に
接続される下キャパシタ板と、この下キャパシタ板を被覆するキャパシタ誘電体と、この誘電体を被覆する上キャパシタ板とを備えてなる記
憶装置。
【請求項２】前記くぼみ領域は８０００Åから１２０
００Åの深さとなっていることを特徴とする請求項１記
載の記憶装置。
【請求項３】前記下キャパシタ板は１０００Åから１
４００Åの厚さを有することを特徴とする請求項１記載
の記憶装置。
【請求項４】前記上キャパシタ板及び／又は前記下キ
ャパシタ板は、形成過程中にドーピングされた多結晶シ
リコン層であることを特徴とする請求項１記載の記憶装
置。
【請求項５】前記キャパシタ誘電体は酸化層、又は酸
化層及び窒化層を備えてなることを特徴とする請求項１
記載の記憶装置。
【請求項６】前記電解効果トランジスタはＭＯＳトラ
ンジスタであることを特徴とする請求項１記載の記憶装
置。
【請求項７】半導体基板を準備する工程と、底面より延出した側壁を有するくぼみ領域を形成する工
程と、前記くぼみ領域を被覆するように形成された絶縁層を設
ける工程と、前記くぼみ領域に隣接するソース／ドレイン領域を形成
する工程と、前記絶縁層を被覆し前記電解効果トランジスタの一部の
上方に位置すると共に、前記ソース／ドレイン領域に接
続される下キャパシタ板を形成する工程と、この下キャパシタ板を被覆するキャパシタ誘電体を形成
する工程と、この誘電体を被覆する上キャパシタ板を形成する工程と
を備えてなる記憶装置のキャパシタ構造を形成する方
法。
【請求項８】底面より延出した側壁を有するくぼみ領
域を備えた半導体基板と、前記くぼみ領域に隣接するソース／ドレイン領域を備え
た電解効果トランジスタと、前記くぼみ領域を被覆する絶縁層と、前記くぼみ領域に形成されると共に前記ソース／ドレイ
ン領域に接続された導体とを備えてなるダイナミックＲ
ＡＭ集積回路におけるビットライン構造。
【請求項９】半導体基板を準備する工程と、この半導体基板中に底面より延出する側壁を備えたくぼ
み領域を形成する工程と、このくぼみ領域を被覆する範囲に絶縁層を設ける工程
と、前記くぼみ領域に隣接するソース／ドレイン領域を備え
た電解効果トランジスタを形成する工程と、前記ソース／ドレイン領域に接続される導体を前記くぼ
み領域内に形成する工程とを備えてなるダイナミックＲ
ＡＭ集積回路素子においてビットラインを形成する方
法。