JPH09219534A - 受光素子、光ピツクアツプ及び半導体装置製造方法 - Google Patents
受光素子、光ピツクアツプ及び半導体装置製造方法Info
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- JPH09219534A JPH09219534A JP8342453A JP34245396A JPH09219534A JP H09219534 A JPH09219534 A JP H09219534A JP 8342453 A JP8342453 A JP 8342453A JP 34245396 A JP34245396 A JP 34245396A JP H09219534 A JPH09219534 A JP H09219534A
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Abstract
(57)【要約】
【課題】受光素子の受光感度が低く、周波数特性が劣化
するおそれがあつた。このためバイポーラプロセスとの
整合性が十分でなかつた。 【解決手段】受光素子のＳｉ内部構造を受光面より、Ｎ
+ 型拡散層、Ｎ- 型エピタキシヤル層、Ｐ- 型エピタキ
シヤル層、Ｐ+ 型埋込み層、Ｐ型Ｓｉ基板によつて構成
したことにより低濃度ＰＮ接合を形成し、その結果受光
素子に逆バイアスが印加された際に生じる空乏層幅を拡
げ、受光感度及び周波数特性を向上させた。さらにＰ-
型エピタキシヤル層によつてバイポーラ素子を分離した
ことにより、Ｐ- 型エピタキシヤル成長時の濃度コント
ロール性を向上させた。
するおそれがあつた。このためバイポーラプロセスとの
整合性が十分でなかつた。 【解決手段】受光素子のＳｉ内部構造を受光面より、Ｎ
+ 型拡散層、Ｎ- 型エピタキシヤル層、Ｐ- 型エピタキ
シヤル層、Ｐ+ 型埋込み層、Ｐ型Ｓｉ基板によつて構成
したことにより低濃度ＰＮ接合を形成し、その結果受光
素子に逆バイアスが印加された際に生じる空乏層幅を拡
げ、受光感度及び周波数特性を向上させた。さらにＰ-
型エピタキシヤル層によつてバイポーラ素子を分離した
ことにより、Ｐ- 型エピタキシヤル成長時の濃度コント
ロール性を向上させた。
Description
【０００１】
【目次】以下の順序で本発明を説明する。 発明の属する技術分野 従来の技術（図７及び図８） 発明が解決しようとする課題 課題を解決するための手段 発明の実施の形態 （１）基本構成（図１及び図２） （２）製造方法（図３〜図５） （３）応用装置例（図６） （４）他の実施例 発明の効果
【０００２】
【発明の属する技術分野】本発明は受光素子の構造及び
受光素子を含む半導体装置の製造方法に関するものであ
る。
受光素子を含む半導体装置の製造方法に関するものであ
る。
【０００３】
【従来の技術】従来、受光素子であるフオトダイオード
はバイポーラＩＣの製造工程を適用して製造されるよう
になされている。すなわち図７に示すように、Ｐ型埋込
み層１５上にＮ- 型エピタキシヤル層１６を成長させ、
さらに表面部分にＮ+ 型拡散層１９を形成するといつた
具合に製造するようになされていた。その際、Ｎ- 型エ
ピタキシヤル層１６の厚さはバイポーラ素子の特性によ
つて決まり、一般的に、10〔Ｖ〕程度の耐圧をもつバイ
ポーラＩＣにおいては３〜４〔μｍ〕の膜厚が必要であ
つた。
はバイポーラＩＣの製造工程を適用して製造されるよう
になされている。すなわち図７に示すように、Ｐ型埋込
み層１５上にＮ- 型エピタキシヤル層１６を成長させ、
さらに表面部分にＮ+ 型拡散層１９を形成するといつた
具合に製造するようになされていた。その際、Ｎ- 型エ
ピタキシヤル層１６の厚さはバイポーラ素子の特性によ
つて決まり、一般的に、10〔Ｖ〕程度の耐圧をもつバイ
ポーラＩＣにおいては３〜４〔μｍ〕の膜厚が必要であ
つた。
【０００４】さて以上の構成で与えられるフオトダイオ
ードの受光感度は、空乏層１００内で発生したキヤリア
数と、空乏層１００外で発生したキヤリアのうち拡散に
よつて空乏層１００まで到達した数によつて決まる。そ
のため受光感度を向上させるためには、空乏層１００の
幅を拡げることと、空乏層１００の上下に拡散長の長い
半導体層を設けて空乏層１００の上下で発生拡散し空乏
層に取り込まれるキヤリアを増加させる必要があつた。
なお空乏層１００の幅を拡げることと、拡散長の長い半
導体層を設けることは双方とも、不純物濃度を抑えるこ
とに通じる。
ードの受光感度は、空乏層１００内で発生したキヤリア
数と、空乏層１００外で発生したキヤリアのうち拡散に
よつて空乏層１００まで到達した数によつて決まる。そ
のため受光感度を向上させるためには、空乏層１００の
幅を拡げることと、空乏層１００の上下に拡散長の長い
半導体層を設けて空乏層１００の上下で発生拡散し空乏
層に取り込まれるキヤリアを増加させる必要があつた。
なお空乏層１００の幅を拡げることと、拡散長の長い半
導体層を設けることは双方とも、不純物濃度を抑えるこ
とに通じる。
【０００５】一方、フオトダイオードの周波数特性はダ
イオードの寄生容量と寄生抵抗とによつて決まる。従つ
て周波数特性を伸ばすには、寄生容量と寄生抵抗とを小
さくする必要がある。このうち寄生容量を低減するには
空乏層１００の幅を拡げることが有効であるが、これは
接合部の不純物濃度を低減することに通じる。また寄生
抵抗を低減するには空乏層以外の半導体層の不純物濃度
を上げることに通じる。例えば図７の例で説明すると、
Ｐ型埋込み層１５がアノードの寄生抵抗を低減させる目
的で設けられている。なおＰ型埋込み層１５は不純物濃
度が高いので、小数キヤリアの拡散長が短く、フオトダ
イオードの受光感度に寄与するのは、このＰ型埋込み層
１５の上部で発生したキヤリアがほとんどである。
イオードの寄生容量と寄生抵抗とによつて決まる。従つ
て周波数特性を伸ばすには、寄生容量と寄生抵抗とを小
さくする必要がある。このうち寄生容量を低減するには
空乏層１００の幅を拡げることが有効であるが、これは
接合部の不純物濃度を低減することに通じる。また寄生
抵抗を低減するには空乏層以外の半導体層の不純物濃度
を上げることに通じる。例えば図７の例で説明すると、
Ｐ型埋込み層１５がアノードの寄生抵抗を低減させる目
的で設けられている。なおＰ型埋込み層１５は不純物濃
度が高いので、小数キヤリアの拡散長が短く、フオトダ
イオードの受光感度に寄与するのは、このＰ型埋込み層
１５の上部で発生したキヤリアがほとんどである。
【０００６】
【発明が解決しようとする課題】さてこのようなフオト
ダイオードはＣＤ（Compact Disc）やＭＤ（Mini Dis
c）等の光デイスクに記録されている情報を読みとるの
に広く用いられるが、この種の光デイスクに用いられる
半導体レーザの波長は 780〔nm〕であり、波長が 780
〔nm〕の光のＳｉ中の吸収長は、９〔μｍ〕であるの
で、図７に示す従来構成では表面より３〜４〔μｍ〕の
位置に位置するＰ型埋込み層１５の存在により十分な受
光感度が期待できないという問題点があつた。
ダイオードはＣＤ（Compact Disc）やＭＤ（Mini Dis
c）等の光デイスクに記録されている情報を読みとるの
に広く用いられるが、この種の光デイスクに用いられる
半導体レーザの波長は 780〔nm〕であり、波長が 780
〔nm〕の光のＳｉ中の吸収長は、９〔μｍ〕であるの
で、図７に示す従来構成では表面より３〜４〔μｍ〕の
位置に位置するＰ型埋込み層１５の存在により十分な受
光感度が期待できないという問題点があつた。
【０００７】そこで受光感度の向上を目的として、図８
に示す従来構造が用いられている。この図８に示す従来
構造は、極低濃度のＮ- 型エピタキシヤル層１３′を追
加してＰ型埋込み層１２を深い位置に形成することと、
追加するＮ- 型エピタキシヤル層１３′を極低濃度にす
ることとによつて空乏層１００の幅を広げて受光感度を
向上させるものである。
に示す従来構造が用いられている。この図８に示す従来
構造は、極低濃度のＮ- 型エピタキシヤル層１３′を追
加してＰ型埋込み層１２を深い位置に形成することと、
追加するＮ- 型エピタキシヤル層１３′を極低濃度にす
ることとによつて空乏層１００の幅を広げて受光感度を
向上させるものである。
【０００８】しかしバイポーラ素子を分離するためには
Ｐ型埋込み層１２とＰ型埋込層１５とを確実に接触させ
る必要があるためＮ- 型エピタキシヤル層１３′の膜厚
が制限されるという問題があつた。またバイポーラ素子
を分離するためにはＰ型埋込み層１５と同じ位置にＰ型
埋込み層１２を形成する必要があるのであるが、Ｐ型埋
込み層１２の開口面積が大きい上に極低濃度のＮ- 型エ
ピタキシヤル層１３′を設けなければならないのでエピ
タキシヤル成長時におけるボロン（Boron ）のオートド
ープが生じ易く、エピタキシヤル成長後におけるＮ- 型
エピタキシヤル層１３′の抵抗率が安定しないという問
題もあつた。
Ｐ型埋込み層１２とＰ型埋込層１５とを確実に接触させ
る必要があるためＮ- 型エピタキシヤル層１３′の膜厚
が制限されるという問題があつた。またバイポーラ素子
を分離するためにはＰ型埋込み層１５と同じ位置にＰ型
埋込み層１２を形成する必要があるのであるが、Ｐ型埋
込み層１２の開口面積が大きい上に極低濃度のＮ- 型エ
ピタキシヤル層１３′を設けなければならないのでエピ
タキシヤル成長時におけるボロン（Boron ）のオートド
ープが生じ易く、エピタキシヤル成長後におけるＮ- 型
エピタキシヤル層１３′の抵抗率が安定しないという問
題もあつた。
【０００９】また空乏層１００が形成される位置が図７
に示す従来構造に比べて深いため（これはＰＮ接合部を
構成するＮ- 型エピタキシヤル層１３′とＰ型埋込み層
１２との界面が深いことによる）、短波長光に対しては
受光感度が落ちるという欠点もあつた。さらに受光感度
の向上を目指してエピタキシヤル層１６を厚くしたた
め、空乏化されていないエピタキシヤル層１６の厚みも
増して寄生抵抗が増加するのに加えて、空乏層１００の
幅も拡がつて、寄生容量が低減する効果が打ち消され、
周波数特性が劣化するという問題もあつた。
に示す従来構造に比べて深いため（これはＰＮ接合部を
構成するＮ- 型エピタキシヤル層１３′とＰ型埋込み層
１２との界面が深いことによる）、短波長光に対しては
受光感度が落ちるという欠点もあつた。さらに受光感度
の向上を目指してエピタキシヤル層１６を厚くしたた
め、空乏化されていないエピタキシヤル層１６の厚みも
増して寄生抵抗が増加するのに加えて、空乏層１００の
幅も拡がつて、寄生容量が低減する効果が打ち消され、
周波数特性が劣化するという問題もあつた。
【００１０】本発明は以上の点を考慮してなされたもの
で、受光感度を向上でき、しかもバイポーラ素子との分
離が容易な受光素子、光ピツクアツプ及び半導体装置製
造方法を提案しようとするものである。
で、受光感度を向上でき、しかもバイポーラ素子との分
離が容易な受光素子、光ピツクアツプ及び半導体装置製
造方法を提案しようとするものである。
【００１１】
【課題を解決するための手段】かかる課題を解決するた
め本発明の受光素子においては、逆電圧を印加する際に
空乏化される部分における第１及び第２導電型の不純物
濃度を共に１Ｅ16〔cm -3〕以下にする。このように受光
素子に逆電圧を印加した際に空乏化する部分の不純物濃
度を第１及び第２導電型共に１Ｅ16〔cm-3〕以下と極く
低くできたので、充分に空乏層を拡げることができ、受
光感度の向上と寄生容量の低減とを両立させることがで
きる。これにより周波数特性も良好な受光素子の構造が
得られる。
め本発明の受光素子においては、逆電圧を印加する際に
空乏化される部分における第１及び第２導電型の不純物
濃度を共に１Ｅ16〔cm -3〕以下にする。このように受光
素子に逆電圧を印加した際に空乏化する部分の不純物濃
度を第１及び第２導電型共に１Ｅ16〔cm-3〕以下と極く
低くできたので、充分に空乏層を拡げることができ、受
光感度の向上と寄生容量の低減とを両立させることがで
きる。これにより周波数特性も良好な受光素子の構造が
得られる。
【００１２】
【発明の実施の形態】以下図面について、本発明の一実
施例を詳述する。
施例を詳述する。
【００１３】（１）基本構成 本実施例に係るフオトダイオードＰＤの概略断面構造を
図１に示す。図１に示すように、このフオトダイオード
ＰＤはＰ型半導体基板１１上に形成されるＰ型埋込み層
１２がフオトダイオードＰＤの下部に選択的に形成され
ている。その上層には極低濃度Ｐ- 型エピタキシヤル層
１３が堆積され、さらにその上層にＮ- 型エピタキシヤ
ル層１６が堆積されるようになされている。一方、バイ
ポーラ素子部分には、Ｐ- 型エピタキシヤル層１３とＮ
- 型エピタキシヤル層１６との間にＰ型埋込み層１５と
Ｎ型埋込み層１４とが形成されている。なおフオトダイ
オード部分のカソード表面には、Ｎ+ 型拡散層１９が設
けられている。
図１に示す。図１に示すように、このフオトダイオード
ＰＤはＰ型半導体基板１１上に形成されるＰ型埋込み層
１２がフオトダイオードＰＤの下部に選択的に形成され
ている。その上層には極低濃度Ｐ- 型エピタキシヤル層
１３が堆積され、さらにその上層にＮ- 型エピタキシヤ
ル層１６が堆積されるようになされている。一方、バイ
ポーラ素子部分には、Ｐ- 型エピタキシヤル層１３とＮ
- 型エピタキシヤル層１６との間にＰ型埋込み層１５と
Ｎ型埋込み層１４とが形成されている。なおフオトダイ
オード部分のカソード表面には、Ｎ+ 型拡散層１９が設
けられている。
【００１４】このようにフオトダイオードＰＤを構成し
たことにより、ＰＮ接合部をＰ- 型エピタキシヤル層１
３とＮ- 型エピタキシヤル層１６との界面部分といつた
ごく表面に近い部分に形成することが可能な構成となつ
ている。このことは透過光量の多い表面部分に空乏層１
００を設けることができることを意味する。また本例に
係るフオトダイオードＰＤの場合、Ｐ- 型エピタキシヤ
ル層１３は、フオトダイオードＰＤの受光感度を高める
ために、不純物濃度が極低濃度すなわち１Ｅ16〔cm-3〕
以下に形成されており、Ｎ- 型エピタキシヤル層１６も
バイポーラ特性を最適化する濃度として１Ｅ16〔cm-3〕
以下の濃度に設定されている。
たことにより、ＰＮ接合部をＰ- 型エピタキシヤル層１
３とＮ- 型エピタキシヤル層１６との界面部分といつた
ごく表面に近い部分に形成することが可能な構成となつ
ている。このことは透過光量の多い表面部分に空乏層１
００を設けることができることを意味する。また本例に
係るフオトダイオードＰＤの場合、Ｐ- 型エピタキシヤ
ル層１３は、フオトダイオードＰＤの受光感度を高める
ために、不純物濃度が極低濃度すなわち１Ｅ16〔cm-3〕
以下に形成されており、Ｎ- 型エピタキシヤル層１６も
バイポーラ特性を最適化する濃度として１Ｅ16〔cm-3〕
以下の濃度に設定されている。
【００１５】従つてＰＮ接合部を中心に広がる空乏層を
Ｐ型半導体層側及びＮ型半導体層側の双方に充分拡げる
ことが可能となる。また逆電圧を印加した際に空乏層１
００が拡がることになる部分にＮ- 型エピタキシヤル層
１６とＰ- 型エピタキシヤル層１３′とが存在するよう
にし、空乏層１００が届かない位置に高濃度のＰ型埋込
み層１２とＮ型拡散層１９とを設けたことにより、空乏
層１００の幅を充分確保した上で寄生抵抗を低減させる
ことが可能となる。
Ｐ型半導体層側及びＮ型半導体層側の双方に充分拡げる
ことが可能となる。また逆電圧を印加した際に空乏層１
００が拡がることになる部分にＮ- 型エピタキシヤル層
１６とＰ- 型エピタキシヤル層１３′とが存在するよう
にし、空乏層１００が届かない位置に高濃度のＰ型埋込
み層１２とＮ型拡散層１９とを設けたことにより、空乏
層１００の幅を充分確保した上で寄生抵抗を低減させる
ことが可能となる。
【００１６】さらにバイポーラ素子の分離については、
Ｐ型埋込み層１５の下層をＰ- 型エピタキシヤル層１
３′としたためこの層１３′を介してＰ型埋込み層１５
間を接続でき、図８に示した従来構造のようにＰ型シリ
コン基板１１とＰ型埋込み層１５とを接続するＰ型埋込
み層１２が不要となる。このようにＰ型埋込み層１５の
下層をＰ- 型エピタキシヤル層１３′としたことの利点
はフオトデイテクタＰＤ側にもあり、Ｐ型シリコン基板
１１とＰ型埋込み層１５とをＰ型埋込み層１２によつて
接続しなくても良くなるため、Ｐ- 型エピタキシヤル層
１３の厚さから特別の制限をなくすことができる。
Ｐ型埋込み層１５の下層をＰ- 型エピタキシヤル層１
３′としたためこの層１３′を介してＰ型埋込み層１５
間を接続でき、図８に示した従来構造のようにＰ型シリ
コン基板１１とＰ型埋込み層１５とを接続するＰ型埋込
み層１２が不要となる。このようにＰ型埋込み層１５の
下層をＰ- 型エピタキシヤル層１３′としたことの利点
はフオトデイテクタＰＤ側にもあり、Ｐ型シリコン基板
１１とＰ型埋込み層１５とをＰ型埋込み層１２によつて
接続しなくても良くなるため、Ｐ- 型エピタキシヤル層
１３の厚さから特別の制限をなくすことができる。
【００１７】次に、本発明の変形例のフオトダイオード
ＰＤの概略断面図を図２に示す。図２に示すように、こ
のフオトダイオードＰＤは、図１に示すフオトダイオー
ドＰＤに対して、Ｐ型エピタキシヤル層１３が、Ｐ型シ
リコン基板１１と同程度の濃度のＰ型エピタキシヤル層
１３−１と、極低濃度のＰ型エピタキシヤル層１３−２
とからなり、Ｐ型エピタキシヤル１３−１は、Ｐ+ 型埋
込み層１５と接している。
ＰＤの概略断面図を図２に示す。図２に示すように、こ
のフオトダイオードＰＤは、図１に示すフオトダイオー
ドＰＤに対して、Ｐ型エピタキシヤル層１３が、Ｐ型シ
リコン基板１１と同程度の濃度のＰ型エピタキシヤル層
１３−１と、極低濃度のＰ型エピタキシヤル層１３−２
とからなり、Ｐ型エピタキシヤル１３−１は、Ｐ+ 型埋
込み層１５と接している。
【００１８】また、逆電圧を印加した際に、空乏層１０
０は、Ｐ- 型エピタキシヤル層１３−２を完全に空乏化
している。バイポーラ素子のアイソレーシヨンとして働
くＰ- 型エピタキシヤル層１３は、濃度が高いほど、ラ
ツチアツプ耐性を高くすることができる。そのため、空
乏化しない部分のＰ型エピタキシヤル層１３−１を、空
乏化する部分のＰ- −型エピタキシヤル層１３−２に比
べ、濃度を高くすることは、図１に示す本発明の特徴で
ある低寄生容量を性質を維持したまま、空乏化していな
いＰ- 型エピタキシヤル層１３−１に起因する寄生抵抗
の低減、及び、ラツチアツプ耐性の向上を可能とする。
０は、Ｐ- 型エピタキシヤル層１３−２を完全に空乏化
している。バイポーラ素子のアイソレーシヨンとして働
くＰ- 型エピタキシヤル層１３は、濃度が高いほど、ラ
ツチアツプ耐性を高くすることができる。そのため、空
乏化しない部分のＰ型エピタキシヤル層１３−１を、空
乏化する部分のＰ- −型エピタキシヤル層１３−２に比
べ、濃度を高くすることは、図１に示す本発明の特徴で
ある低寄生容量を性質を維持したまま、空乏化していな
いＰ- 型エピタキシヤル層１３−１に起因する寄生抵抗
の低減、及び、ラツチアツプ耐性の向上を可能とする。
【００１９】以上をまとめると、フオトダイオードに逆
電圧を追加した際に空乏化する部分の不純物濃度をＰ型
側、Ｎ型側ともに１Ｅ16〔cm-3〕以下としたことによ
り、空乏層１００を十分拡げて受光感度を向上させるこ
とができるようになり、また寄生容量を低減することに
より周波数特性を向上させることが可能となる。またこ
のときフオトダイオードＰＤに逆電圧を印加した際に生
じる空乏化される以外の部分には、空乏化された部分よ
りも高濃度の不純物濃度からなる部分を設けたことによ
り、寄生容量の低減を実現できた。
電圧を追加した際に空乏化する部分の不純物濃度をＰ型
側、Ｎ型側ともに１Ｅ16〔cm-3〕以下としたことによ
り、空乏層１００を十分拡げて受光感度を向上させるこ
とができるようになり、また寄生容量を低減することに
より周波数特性を向上させることが可能となる。またこ
のときフオトダイオードＰＤに逆電圧を印加した際に生
じる空乏化される以外の部分には、空乏化された部分よ
りも高濃度の不純物濃度からなる部分を設けたことによ
り、寄生容量の低減を実現できた。
【００２０】さらに図８に示した従来構造のようにバイ
ポーラ素子分離用のＰ型埋込み層１２とＰ型埋込み層１
５とを接続させる必要がなく、バイポーラ素子下部のＰ
型埋込み層１２を不要にできるので、Ｐ- 型エピタキシ
ヤル層１３を堆積する際、Ｐ型埋込み層１２の開口面積
が少なくて済み、極低濃度のＰ- 型エピタキシヤル層１
３を堆積する際にＰ- 型エピタキシヤル層１３の濃度を
簡単にコントロールできるようになつた。
ポーラ素子分離用のＰ型埋込み層１２とＰ型埋込み層１
５とを接続させる必要がなく、バイポーラ素子下部のＰ
型埋込み層１２を不要にできるので、Ｐ- 型エピタキシ
ヤル層１３を堆積する際、Ｐ型埋込み層１２の開口面積
が少なくて済み、極低濃度のＰ- 型エピタキシヤル層１
３を堆積する際にＰ- 型エピタキシヤル層１３の濃度を
簡単にコントロールできるようになつた。
【００２１】（２）製造方法 続いて前項で説明したフオトダイオードＰＤの製造方法
を図３〜図５を用いて説明する。まず図３（Ａ）に示す
ように、Ｐ型シリコン基板１１を熱酸化してその表面に
120〔nm〕程度酸化膜を形成する。その後、フオトレジ
ストをマスクとしてフオトダイオード部に選択的にボロ
ンを30〔keＶ〕、 2.5Ｅ15〔cm-2〕の条件でイオン注入
する。
を図３〜図５を用いて説明する。まず図３（Ａ）に示す
ように、Ｐ型シリコン基板１１を熱酸化してその表面に
120〔nm〕程度酸化膜を形成する。その後、フオトレジ
ストをマスクとしてフオトダイオード部に選択的にボロ
ンを30〔keＶ〕、 2.5Ｅ15〔cm-2〕の条件でイオン注入
する。
【００２２】続いてイオン注入されたボロンを活性化さ
せるため1200〔℃〕のＮ2 雰囲気中で80分間活性化アニ
ールする。さらにイオン注入時のダメージに起因する欠
陥を除去する目的で1200〔℃〕でwet Ｏ2 雰囲気中で20
分酸化し、Ｐ型埋込み層１２を形成する。その後、フツ
酸を用いて酸化膜を除去することで、図３（Ｂ）の構造
を得る。
せるため1200〔℃〕のＮ2 雰囲気中で80分間活性化アニ
ールする。さらにイオン注入時のダメージに起因する欠
陥を除去する目的で1200〔℃〕でwet Ｏ2 雰囲気中で20
分酸化し、Ｐ型埋込み層１２を形成する。その後、フツ
酸を用いて酸化膜を除去することで、図３（Ｂ）の構造
を得る。
【００２３】次にＰ- 型エピタキシヤル層１３を、15
〔μｍ〕、20〔Ω・cm〕不純物濃度を１Ｅ16〔cm-3〕以
下の条件で堆積する。そして熱酸化膜により 100〔nm〕
酸化膜を付けた後、フオトレジストをマスクとしてバイ
ポーラ素子部分に選択的にリンを50〔keＶ〕で８Ｅ14
〔cm-2〕イオン注入し、Ｎ型埋込み層１４を形成する。
次にフオトレジストをマスクとしてボロンを30〔keＶ〕
で 2.5Ｅ15〔cm-2〕イオン注入し、Ｐ型埋込み層１５を
形成する。
〔μｍ〕、20〔Ω・cm〕不純物濃度を１Ｅ16〔cm-3〕以
下の条件で堆積する。そして熱酸化膜により 100〔nm〕
酸化膜を付けた後、フオトレジストをマスクとしてバイ
ポーラ素子部分に選択的にリンを50〔keＶ〕で８Ｅ14
〔cm-2〕イオン注入し、Ｎ型埋込み層１４を形成する。
次にフオトレジストをマスクとしてボロンを30〔keＶ〕
で 2.5Ｅ15〔cm-2〕イオン注入し、Ｐ型埋込み層１５を
形成する。
【００２４】その後、イオン注入されたイオンを活性化
させるために1200〔℃〕のＮ2 雰囲気中で80分間活性化
アニールする。続いてイオン注入時のダメージに起因す
る欠陥を除去する目的で1200〔℃〕のwet Ｏ2 雰囲気中
で20分間酸化する。その後、フツ酸を用いて酸化膜を除
去することで、図４（Ｃ）の構造を得る。次にＮ- 型エ
ピタキシヤル層１６を４〔μｍ〕、１〔Ω・cm〕、不純
物濃度１Ｅ16〔cm-3〕以下の条件で堆積する。
させるために1200〔℃〕のＮ2 雰囲気中で80分間活性化
アニールする。続いてイオン注入時のダメージに起因す
る欠陥を除去する目的で1200〔℃〕のwet Ｏ2 雰囲気中
で20分間酸化する。その後、フツ酸を用いて酸化膜を除
去することで、図４（Ｃ）の構造を得る。次にＮ- 型エ
ピタキシヤル層１６を４〔μｍ〕、１〔Ω・cm〕、不純
物濃度１Ｅ16〔cm-3〕以下の条件で堆積する。
【００２５】そして熱酸化により10〔nm〕酸化膜を付け
た後、フオトレジストをマスクとして、バイポーラ素子
のアイソレーシヨン部とフオトダイオードＰＤのアノー
ド取り出し部分にボロンを50〔keＶ〕で５Ｅ15〔cm-2〕
イオン注入し、Ｐ型アイソレーシヨン層１７を形成す
る。このとき1100〔℃〕で80分間Ｎ2 雰囲気中で活性化
アニールすることでＰ型アイソレーシヨン層１７をＰ型
埋込み層１５に接続し、バイポーラ素子のアイソレーシ
ヨンを行う。これにより図５（Ｄ）の構造を得る。
た後、フオトレジストをマスクとして、バイポーラ素子
のアイソレーシヨン部とフオトダイオードＰＤのアノー
ド取り出し部分にボロンを50〔keＶ〕で５Ｅ15〔cm-2〕
イオン注入し、Ｐ型アイソレーシヨン層１７を形成す
る。このとき1100〔℃〕で80分間Ｎ2 雰囲気中で活性化
アニールすることでＰ型アイソレーシヨン層１７をＰ型
埋込み層１５に接続し、バイポーラ素子のアイソレーシ
ヨンを行う。これにより図５（Ｄ）の構造を得る。
【００２６】次にＮＰＮトランジスタ部分にＰ型ベース
１８を形成するためボロンを30〔keＶ〕で１Ｅ14〔c
m-2〕イオン注入し、活性化アニールを 900〔℃〕のＮ
2 雰囲気中で30分間行う。そしてＮＰＮトランジスタの
ベースの金属配線との接触部分とフオトダイオードＰＤ
のアノードの金属配線との接触部分をなすＰ型拡散層２
０を形成するため、ＢＦ2 を50〔keＶ〕で１Ｅ15〔c
m-2〕イオン注入する、さらに続いてＮＰＮトランジス
タのエミツタとコレクタと金属配線との接触部分及びフ
オトダイオードのカソード表面にＮ型拡散層１９を形成
するため、ヒ素を50〔keＶ〕で５Ｅ15〔cm-2〕イオン注
入し、活性化アニールを1000〔℃〕で20分、Ｎ2雰囲気
中で行う。
１８を形成するためボロンを30〔keＶ〕で１Ｅ14〔c
m-2〕イオン注入し、活性化アニールを 900〔℃〕のＮ
2 雰囲気中で30分間行う。そしてＮＰＮトランジスタの
ベースの金属配線との接触部分とフオトダイオードＰＤ
のアノードの金属配線との接触部分をなすＰ型拡散層２
０を形成するため、ＢＦ2 を50〔keＶ〕で１Ｅ15〔c
m-2〕イオン注入する、さらに続いてＮＰＮトランジス
タのエミツタとコレクタと金属配線との接触部分及びフ
オトダイオードのカソード表面にＮ型拡散層１９を形成
するため、ヒ素を50〔keＶ〕で５Ｅ15〔cm-2〕イオン注
入し、活性化アニールを1000〔℃〕で20分、Ｎ2雰囲気
中で行う。
【００２７】その後、金属配線である第１層ＡＬ配線と
Ｓｉ層との層間膜として、シリコン酸化膜２１をＣＶＤ
法により 600〔nm〕堆積し、第１層ＡＬ配線とバイポー
ラ素子及びフオトダイオードＰＤとのオーミツクコンタ
クトをとるためコンタクトホールをＲＩＥ（reactive i
on etching）法によつて開口する。その後、高融点金属
であるＴｉ及びＴｉＯＮをそれぞれ30〔nm〕及び70〔n
m〕程度の膜厚にスパツタ法により堆積する。さらに低
融点金属であるＳｉを１〔％〕含んだＡｌを 600〔nm〕
スパツタ法により堆積する。その後、金属配線２２を残
すように不要部分をＲＩＥ法によりエツチング除去す
る。
Ｓｉ層との層間膜として、シリコン酸化膜２１をＣＶＤ
法により 600〔nm〕堆積し、第１層ＡＬ配線とバイポー
ラ素子及びフオトダイオードＰＤとのオーミツクコンタ
クトをとるためコンタクトホールをＲＩＥ（reactive i
on etching）法によつて開口する。その後、高融点金属
であるＴｉ及びＴｉＯＮをそれぞれ30〔nm〕及び70〔n
m〕程度の膜厚にスパツタ法により堆積する。さらに低
融点金属であるＳｉを１〔％〕含んだＡｌを 600〔nm〕
スパツタ法により堆積する。その後、金属配線２２を残
すように不要部分をＲＩＥ法によりエツチング除去す
る。
【００２８】その後、第１層ＡＬ配線と第２層ＡＬ配線
の層間膜２３としてシリコン酸化膜をプラズマＣＶＤ
（chemical vapor deposition ）法により１〔μｍ〕堆
積し、ＳＯＧ（スピンオングラス）を用いた平坦化を行
い、さらにシリコン酸化膜２４をプラズマＣＶＤ法によ
り堆積する。その後、第１層ＡＬ配線と第２層ＡＬ配線
を接続するコンタクトホールをＲＩＥ法により開口し、
第２層ＡＬ配線２５としてＴｉとＡｌＳｉ（１〔％〕）
をそれぞれ 100〔nm〕及び1000〔nm〕づつスパツタ法に
より堆積する。
の層間膜２３としてシリコン酸化膜をプラズマＣＶＤ
（chemical vapor deposition ）法により１〔μｍ〕堆
積し、ＳＯＧ（スピンオングラス）を用いた平坦化を行
い、さらにシリコン酸化膜２４をプラズマＣＶＤ法によ
り堆積する。その後、第１層ＡＬ配線と第２層ＡＬ配線
を接続するコンタクトホールをＲＩＥ法により開口し、
第２層ＡＬ配線２５としてＴｉとＡｌＳｉ（１〔％〕）
をそれぞれ 100〔nm〕及び1000〔nm〕づつスパツタ法に
より堆積する。
【００２９】そしてフオトダイオード部のみこれら金属
層をＲＩＥにより選択的にエツチング除去する。その
後、オーバーパツシベーシヨン膜として、シリコンナイ
トライド膜を 700〔nm〕プラズマＣＶＤ法により堆積
し、ボンデイングパツド部分のシリコンナイトライドを
ＲＩＥ法によりエツチング除去する。この後、シンタリ
ングのための熱処理を 400〔℃〕で30分間、フオーミン
グガス雰囲気中で行えば図１に示す構造が得られる。
層をＲＩＥにより選択的にエツチング除去する。その
後、オーバーパツシベーシヨン膜として、シリコンナイ
トライド膜を 700〔nm〕プラズマＣＶＤ法により堆積
し、ボンデイングパツド部分のシリコンナイトライドを
ＲＩＥ法によりエツチング除去する。この後、シンタリ
ングのための熱処理を 400〔℃〕で30分間、フオーミン
グガス雰囲気中で行えば図１に示す構造が得られる。
【００３０】また、図２に示す本発明の変形例の製造方
法は、前記Ｐ- エピタキシヤル層１３−１及び１３−２
の条件を、順次５〔μｍ〕、４〔Ω・cm〕と10〔μ
ｍ〕、20〔Ω・cm〕の条件で連続的に堆積すれば良い。
法は、前記Ｐ- エピタキシヤル層１３−１及び１３−２
の条件を、順次５〔μｍ〕、４〔Ω・cm〕と10〔μ
ｍ〕、20〔Ω・cm〕の条件で連続的に堆積すれば良い。
【００３１】（３）応用装置例 最後に図２に係るフオトデイテクタＰＤを用いる装置の
応用例として光ピツクアツプの構成を図６に示す。この
光ピツクアツプは光ＩＣ基板３１上に光カプラを構成す
るプリズム３２をマウントしてなる。ここで光ＩＣ基板
３１上には上述の構成を有するフオトダイオードＰＤが
作り込まれており、光カプラは当該フオトダイオードＰ
Ｄと所定の位置関係に保持されてなる。
応用例として光ピツクアツプの構成を図６に示す。この
光ピツクアツプは光ＩＣ基板３１上に光カプラを構成す
るプリズム３２をマウントしてなる。ここで光ＩＣ基板
３１上には上述の構成を有するフオトダイオードＰＤが
作り込まれており、光カプラは当該フオトダイオードＰ
Ｄと所定の位置関係に保持されてなる。
【００３２】また光ＩＣ基板３１の一端にはプリズム３
２以外に、半導体レーザＬＤが装着されている半導体チ
ツプ３３がマウントされるようになされている。なお半
導体チツプ３３には半導体レーザＬＤより後方に射出し
た光を検出して半導体レーザＬＤのパワー制御を行う
（例えばＰＩＮ構造によるパワーモニタ用の）フオトダ
イオードＰＤＭが形成されている。
２以外に、半導体レーザＬＤが装着されている半導体チ
ツプ３３がマウントされるようになされている。なお半
導体チツプ３３には半導体レーザＬＤより後方に射出し
た光を検出して半導体レーザＬＤのパワー制御を行う
（例えばＰＩＮ構造によるパワーモニタ用の）フオトダ
イオードＰＤＭが形成されている。
【００３３】以上の構成において、光ピツクアツプによ
る光検出動作の概略を説明する。まず半導体レーザＬＤ
から発生された光がプリズム３２の入射面３２Ａで反射
された後、レンズ系３４を介してビツト情報が記憶され
た光デイスク３５上に集光される。この光は光デイスク
３５上に記録された情報に応じて変調されて反射され、
その後、プリズム３２の入射面３２Ａからプリズム３２
内に導入される。なお導入された光線はプリズム３２内
で反射され、その下面に配置されている複数のフオトダ
イオードＰＤ上に集光される。
る光検出動作の概略を説明する。まず半導体レーザＬＤ
から発生された光がプリズム３２の入射面３２Ａで反射
された後、レンズ系３４を介してビツト情報が記憶され
た光デイスク３５上に集光される。この光は光デイスク
３５上に記録された情報に応じて変調されて反射され、
その後、プリズム３２の入射面３２Ａからプリズム３２
内に導入される。なお導入された光線はプリズム３２内
で反射され、その下面に配置されている複数のフオトダ
イオードＰＤ上に集光される。
【００３４】以上の構成によれば、いずれのフオトダイ
オードＰＤも前述の構成により受光感度が高く、周波数
特性の劣化も少ないので、昨今のように複雑な光学系を
用いるためフオトダイオードＰＤ上に十分な光量を導く
ことが困難な場合にも確実に光デイスク３５上の情報を
読み出すことができる。またこの複数のフオトダイオー
ドＰＤの受光結果により記録情報の読出しや、トラツク
キングサーボ、フオーカスサーボ等を実行することがで
きる。
オードＰＤも前述の構成により受光感度が高く、周波数
特性の劣化も少ないので、昨今のように複雑な光学系を
用いるためフオトダイオードＰＤ上に十分な光量を導く
ことが困難な場合にも確実に光デイスク３５上の情報を
読み出すことができる。またこの複数のフオトダイオー
ドＰＤの受光結果により記録情報の読出しや、トラツク
キングサーボ、フオーカスサーボ等を実行することがで
きる。
【００３５】（４）他の実施例 なお上述の実施例においては、応用装置例として本発明
を光ピツクアツプに適用した場合について述べたが、本
発明はこれに限らず、フオトデイテクタを受光素子とし
て内蔵する各種装置に応用し得る。また上述の実施例に
おいては、Ｐ型埋込み層１２をフオトダイオードＰＤの
下部だけに限定する場合について述べたが、本発明はこ
れに限らず、バイポーラトランジスタ素子の下部にも埋
め込んでも良い。このようにするとＰ型埋込み層１２を
フオトダイオードＰＤの下部だけに埋め込むためのパタ
ーンニング工程を削減できる。またイオンの注入条件や
アニール条件等は上述の実施例に限るものではなく、求
められるプロセス条件に応じて他の値を採り得る。
を光ピツクアツプに適用した場合について述べたが、本
発明はこれに限らず、フオトデイテクタを受光素子とし
て内蔵する各種装置に応用し得る。また上述の実施例に
おいては、Ｐ型埋込み層１２をフオトダイオードＰＤの
下部だけに限定する場合について述べたが、本発明はこ
れに限らず、バイポーラトランジスタ素子の下部にも埋
め込んでも良い。このようにするとＰ型埋込み層１２を
フオトダイオードＰＤの下部だけに埋め込むためのパタ
ーンニング工程を削減できる。またイオンの注入条件や
アニール条件等は上述の実施例に限るものではなく、求
められるプロセス条件に応じて他の値を採り得る。
【００３６】
【発明の効果】上述のように本発明によれば、逆電圧を
印加する際に空乏化される部分における第１及び第２導
電型の不純物濃度を共に１Ｅ16〔cm-3〕以下にして受光
素子を構成するようにしたことにより、受光素子の空乏
層を十分に拡げることができ、受光感度の向上と共に寄
生容量の低減をも実現することができる。これにより周
波数特性の良好な受光素子を得ることができる。
印加する際に空乏化される部分における第１及び第２導
電型の不純物濃度を共に１Ｅ16〔cm-3〕以下にして受光
素子を構成するようにしたことにより、受光素子の空乏
層を十分に拡げることができ、受光感度の向上と共に寄
生容量の低減をも実現することができる。これにより周
波数特性の良好な受光素子を得ることができる。
【図１】本発明による受光素子の断面構造を示す略線的
断面図である。
断面図である。
【図２】本発明による受光素子の断面構造を示す略線的
断面図である。
断面図である。
【図３】本発明による半導体装置製造方法の一工程を示
す略線的断面図である。
す略線的断面図である。
【図４】本発明による半導体装置製造方法の一工程を示
す略線的断面図である。
す略線的断面図である。
【図５】本発明による半導体装置製造方法の一工程を示
す略線的断面図である。
す略線的断面図である。
【図６】本発明による光ピツクアツプの構成例を示す略
線的側面図である。
線的側面図である。
【図７】従来構造を示す略線的断面図である。
【図８】従来構造を示す略線的断面図である。
１１……Ｐ型半導体基板、１２……Ｐ型埋込み層、１３
……Ｐ- 型エピタキシヤル層、１３′……Ｎ- 型エピタ
キシヤル層、１４……Ｎ型埋込み層、１５……Ｐ型埋込
み層、１６……Ｎ- 型エピタキシヤル層、１７……Ｐ型
アイソレーシヨン層、１８……Ｐ型ＮＰＮ用ベース層、
１９……Ｎ+ 型拡散層（ＮＰＮ用エミツタ、フオトダイ
オード用カソード取り出し）、２０……Ｐ+ 型拡散層
（ＮＰＮ用グラフトベース、フオトダイオード用アノー
ド取り出し）、２１……絶縁膜、２２……金属配線（第
１層ＡＬ配線）、２３……層間膜、２４……金属配線
（第２層ＡＬ配線）、２５……保護膜、ＰＤ……フオト
ダイオード、３１……光ＩＣ基板、３２……プリズム、
３３……半導体チツプ、３４……レンズ系、３５……光
デイスク。
……Ｐ- 型エピタキシヤル層、１３′……Ｎ- 型エピタ
キシヤル層、１４……Ｎ型埋込み層、１５……Ｐ型埋込
み層、１６……Ｎ- 型エピタキシヤル層、１７……Ｐ型
アイソレーシヨン層、１８……Ｐ型ＮＰＮ用ベース層、
１９……Ｎ+ 型拡散層（ＮＰＮ用エミツタ、フオトダイ
オード用カソード取り出し）、２０……Ｐ+ 型拡散層
（ＮＰＮ用グラフトベース、フオトダイオード用アノー
ド取り出し）、２１……絶縁膜、２２……金属配線（第
１層ＡＬ配線）、２３……層間膜、２４……金属配線
（第２層ＡＬ配線）、２５……保護膜、ＰＤ……フオト
ダイオード、３１……光ＩＣ基板、３２……プリズム、
３３……半導体チツプ、３４……レンズ系、３５……光
デイスク。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/73
Claims (6)
- 【請求項１】第１導電型の半導体層と、第２導電型の半
導体層との電気的な接触により形成される受光素子にお
いて、逆電圧を印加する際に空乏化される部分における
上記第１及び第２導電型の不純物濃度が共に１Ｅ16〔cm
-3〕以下であることを特徴とする受光素子。 - 【請求項２】上記逆電圧を印加する際に空乏化される以
外の部分には、上記第１及び第２導電型の半導体層のう
ち空乏化される部分の不純物濃度に対して高濃度である
部分が存在することを特徴とする請求項１に記載の受光
素子。 - 【請求項３】上記第１及び第２導電型の半導体層のうち
空乏化される部分の不純物濃度に対して高濃度である部
分が上記半導体層に侵入する光の吸収長よりも深い位置
に形成されていることを特徴とする請求項１に記載の受
光素子。 - 【請求項４】レーザ光を射出する半導体発光素子と、 上記レーザ光を被照射対象側に反射させると共に、当該
被照射対象で反射されたレーザ光を入射して所定位置に
導く光カプラーと、 上記所定位置に配置され、上記レーザ光を受光する受光
素子とを具え、 上記受光素子は第１導電型の半導体層と第２導電型の半
導体層との電気的な接触により形成され、逆電圧を印加
する際に空乏化される部分における上記第１及び第２導
電型の不純物濃度が共に１Ｅ16〔cm-3〕以下に形成され
ていることを特徴とする光ピツクアツプ。 - 【請求項５】受光素子とバイポーラ素子とを有する半導
体装置の製造方法において、 第１導電型の半導体基板上のうち受光素子が設けられる
部分に第１導電型高濃度埋込み層を選択的に設け、 その後、第１導電型の低濃度エピタキシヤル層を設け、 その後、バイポーラ素子部分に第２導電型高濃度埋込み
層を選択的に設けると共に、バイポーラ素子のアイソレ
ーシヨン部分に第１導電型高濃度埋込み層を選択的に設
け、 その後、第２導電型の低濃度エピタキシヤル層を設け、 その後、受光素子表面部に第２導電型の高濃度拡散層を
設けることを特徴とする半導体装置製造方法。 - 【請求項６】受光素子とバイポーラ素子とを有する半導
体装置の製造方法において、 第１導電型の半導体基板上のうち受光素子が設けられる
部分に第１導電型高濃度埋込み層を選択的に設け、 その後、第１導電型のエピタキシヤル層と、極低濃度の
第１導電型のエピタキシヤル層とを設け、 その後、バイポーラ素子部分に第２導電型高濃度埋込み
層を選択的に設けると共に、バイポーラ素子のアイソレ
ーシヨン部分に第１導電型高濃度埋込み層を選択的に設
け、 その後、第２導電型の低濃度エピタキシヤル層を設け、 その後、受光素子表面部に第２導電型の高濃度拡散層を
設け、 上記バイポーラ素子のアイソレーシヨン部分の第１導電
型高濃度埋込み層は、上記極低濃度の第１導電型のエピ
タキシヤル層に達することを特徴とする半導体装置製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8342453A JPH09219534A (ja) | 1995-12-06 | 1996-12-06 | 受光素子、光ピツクアツプ及び半導体装置製造方法 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7-344977 | 1995-12-06 | ||
| JP34497795 | 1995-12-06 | ||
| JP8342453A JPH09219534A (ja) | 1995-12-06 | 1996-12-06 | 受光素子、光ピツクアツプ及び半導体装置製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09219534A true JPH09219534A (ja) | 1997-08-19 |
Family
ID=26577267
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8342453A Pending JPH09219534A (ja) | 1995-12-06 | 1996-12-06 | 受光素子、光ピツクアツプ及び半導体装置製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09219534A (ja) |
Cited By (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001135808A (ja) * | 1999-11-08 | 2001-05-18 | Sharp Corp | 半導体装置およびその製造方法 |
| JP2001144317A (ja) * | 1999-11-15 | 2001-05-25 | Sharp Corp | 回路内蔵型受光素子 |
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-
1996
- 1996-12-06 JP JP8342453A patent/JPH09219534A/ja active Pending
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