JPH09219630A - 差動回路 - Google Patents
差動回路Info
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- JPH09219630A JPH09219630A JP8265504A JP26550496A JPH09219630A JP H09219630 A JPH09219630 A JP H09219630A JP 8265504 A JP8265504 A JP 8265504A JP 26550496 A JP26550496 A JP 26550496A JP H09219630 A JPH09219630 A JP H09219630A
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- current
- voltage
- circuit
- transistor
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F1/00—Details of amplifiers with only discharge tubes, only semiconductor devices or only unspecified devices as amplifying elements
- H03F1/32—Modifications of amplifiers to reduce non-linear distortion
- H03F1/3211—Modifications of amplifiers to reduce non-linear distortion in differential amplifiers
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06G—ANALOGUE COMPUTERS
- G06G7/00—Devices in which the computing operation is performed by varying electric or magnetic quantities
- G06G7/12—Arrangements for performing computing operations, e.g. operational amplifiers specially adapted therefor
- G06G7/24—Arrangements for performing computing operations, e.g. operational amplifiers specially adapted therefor for evaluating logarithmic or exponential functions, e.g. hyperbolic functions
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Abstract
(57)【要約】
【課題】交叉接続しても完全な線形性が得られる差動回
路を半導体集積回路上に実現すること。 【解決手段】入力電圧を対数変換する手段と、対数変換
された入力信号を差動入力とする複数個のトリプルテー
ルセルから構成される。入力電圧ＶX、ＶYを入力し差動
出力電流に変換するＶ−Ｉ変換回路11、12と、入力電圧
を対数変換する手段と、対数変換手段の出力を入力する
と共に、エミッタが共通接続されＶ−Ｉ変換回路12の差
動電流出力に接続され、コレクタが交叉接続された２つ
の差動対トランジスタを備え、各の差動対トランジスタ
はベースが所定電位にバイアスされたトランジスタＱ
３、Ｑ６がエミッタを共通に接続されトリプルテールセ
ルを構成し、入力電圧の乗算値に対応する差電流が取り
出されるマルチプライヤ。
路を半導体集積回路上に実現すること。 【解決手段】入力電圧を対数変換する手段と、対数変換
された入力信号を差動入力とする複数個のトリプルテー
ルセルから構成される。入力電圧ＶX、ＶYを入力し差動
出力電流に変換するＶ−Ｉ変換回路11、12と、入力電圧
を対数変換する手段と、対数変換手段の出力を入力する
と共に、エミッタが共通接続されＶ−Ｉ変換回路12の差
動電流出力に接続され、コレクタが交叉接続された２つ
の差動対トランジスタを備え、各の差動対トランジスタ
はベースが所定電位にバイアスされたトランジスタＱ
３、Ｑ６がエミッタを共通に接続されトリプルテールセ
ルを構成し、入力電圧の乗算値に対応する差電流が取り
出されるマルチプライヤ。
Description
【０００１】
【発明の属する技術分野】本発明は、差動回路に関し、
特に半導体集積回路上に形成される線形性に優れた差動
回路に関する。
特に半導体集積回路上に形成される線形性に優れた差動
回路に関する。
【０００２】
【従来の技術】従来、この種の差動回路として、対数変
換器を用いた差動回路は「ギルバート・ゲインセル」と
称呼されている（例えば文献（B.Gilbert、“A Precise
Four-Quadrant Multiplier with Subnanosecond Respo
nse”、IEEE Journal. of Solid-State Circuits、Dec.
1968、Fig.8）参照）。
換器を用いた差動回路は「ギルバート・ゲインセル」と
称呼されている（例えば文献（B.Gilbert、“A Precise
Four-Quadrant Multiplier with Subnanosecond Respo
nse”、IEEE Journal. of Solid-State Circuits、Dec.
1968、Fig.8）参照）。
【０００３】初めに図９に示すこの従来の差動回路を説
明する。
明する。
【０００４】ベース幅変調を無視すれば、トランジスタ
のコネクタ電流ＩCとベース・エミッタ間電圧ＶBEの関
係は、次式で示される。
のコネクタ電流ＩCとベース・エミッタ間電圧ＶBEの関
係は、次式で示される。
【０００５】
【数１】
【０００６】ここで、ＩSはトランジスタの飽和電流、
ＶTは熱電圧であり次式（２）と表される。
ＶTは熱電圧であり次式（２）と表される。
【０００７】ＶT＝ｋＴ／ｑ …（２）
【０００８】ただし、ｑは単位電子電荷、ｋはボルツマ
ン定数、Ｔは絶対温度である。
ン定数、Ｔは絶対温度である。
【０００９】ギルバートによる上記文献のFig.8に記載
されたマルチプライヤを図１０に示す。図１０に示す回
路は、Ｘ入力及びＹ入力に対するエミッタ共通段（emit
ter-degenerated stage）の対（差動対）により駆動さ
れる入力ダイオードの反転対（“inverted”pair of in
put diodes）を用いている。なお、いわゆるギルバート
セルはマルチプライヤセルとなっているが周知のように
ジョーンズ（Jones）の発明による。
されたマルチプライヤを図１０に示す。図１０に示す回
路は、Ｘ入力及びＹ入力に対するエミッタ共通段（emit
ter-degenerated stage）の対（差動対）により駆動さ
れる入力ダイオードの反転対（“inverted”pair of in
put diodes）を用いている。なお、いわゆるギルバート
セルはマルチプライヤセルとなっているが周知のように
ジョーンズ（Jones）の発明による。
【００１０】一方、マルチプライヤセルへの入力回路
に、プレディストーション回路を追加したのはギルバー
トの手になるもので、「ギルバートゲインセル」と呼ば
れている。図９に、ギルバートゲインセルの構成を示
す。なお、図９においては、ギルバートゲインセルのう
ちの交叉接続される２つの差動対の一のみが示され、入
力段の差動対Ｑ１、Ｑ２に接続され入力電圧を対数圧縮
するダイオード接続されたトランジスタＱ３、Ｑ４が差
動対Ｑ５、Ｑ６に対するプレディストーション回路を構
成している。
に、プレディストーション回路を追加したのはギルバー
トの手になるもので、「ギルバートゲインセル」と呼ば
れている。図９に、ギルバートゲインセルの構成を示
す。なお、図９においては、ギルバートゲインセルのう
ちの交叉接続される２つの差動対の一のみが示され、入
力段の差動対Ｑ１、Ｑ２に接続され入力電圧を対数圧縮
するダイオード接続されたトランジスタＱ３、Ｑ４が差
動対Ｑ５、Ｑ６に対するプレディストーション回路を構
成している。
【００１１】ギルバートゲインセルでは、図９に示すよ
うに、エミッタ抵抗Ｒを有しベースに入力差電圧Ｖｉを
入力する差動トランジスタ対Ｑ１、Ｑ２の負荷をダイオ
ード負荷（ダイオード接続されたトランジスタＱ３、Ｑ
４）として差動電流の変化を対数圧縮し、ダイオード端
子間の電圧をエミッタ抵抗を持たない差動トランジスタ
対Ｑ５、Ｑ６で差動増幅して差電流ΔＩCとして出力し
ている。なお、入力段の差動トランジスタ対Ｑ１、Ｑ２
のエミッタはそれぞれ定電流源Ｉ0に接続され、また差
動トランジスタ対Ｑ５、Ｑ６の共通接続されたエミッタ
は定電流源Ｉ1に接続されている。
うに、エミッタ抵抗Ｒを有しベースに入力差電圧Ｖｉを
入力する差動トランジスタ対Ｑ１、Ｑ２の負荷をダイオ
ード負荷（ダイオード接続されたトランジスタＱ３、Ｑ
４）として差動電流の変化を対数圧縮し、ダイオード端
子間の電圧をエミッタ抵抗を持たない差動トランジスタ
対Ｑ５、Ｑ６で差動増幅して差電流ΔＩCとして出力し
ている。なお、入力段の差動トランジスタ対Ｑ１、Ｑ２
のエミッタはそれぞれ定電流源Ｉ0に接続され、また差
動トランジスタ対Ｑ５、Ｑ６の共通接続されたエミッタ
は定電流源Ｉ1に接続されている。
【００１２】ギルバートゲインセルにおいて、差動トラ
ンジスタ対Ｑ１、Ｑ２のエミッタ抵抗Ｒに流れる電流を
ｉ、トランジスタＱ１、Ｑ２のベース・エミッタ間電圧
をＶBE1、ＶBE2とおくと、キルヒホフの電圧則から次式
（３）が成り立つ。
ンジスタ対Ｑ１、Ｑ２のエミッタ抵抗Ｒに流れる電流を
ｉ、トランジスタＱ１、Ｑ２のベース・エミッタ間電圧
をＶBE1、ＶBE2とおくと、キルヒホフの電圧則から次式
（３）が成り立つ。
【００１３】Ｖｉ＝ＶBE1−ＶBE2＋Ｒｉ …（３）
【００１４】ここで、Ｒｉ＞＞ＶBE1−ＶBE2とすれば、
次式（４）となる。
次式（４）となる。
【００１５】 ｉ＝{Ｖｉ−(ＶBE1−ＶBE2)}／Ｒ≒Ｖｉ／Ｒ …(4)
【００１６】この電流は差動電流として差動トランジス
タ対Ｑ１、Ｑ２の各ダイオード負荷に流れ、ダイオード
端子間の電圧は、この差動電流が上式（１）により対数
圧縮された値となる。
タ対Ｑ１、Ｑ２の各ダイオード負荷に流れ、ダイオード
端子間の電圧は、この差動電流が上式（１）により対数
圧縮された値となる。
【００１７】したがって、このダイオード端子間の電圧
を、エミッタ抵抗を持たない差動トランジスタ対Ｑ５、
Ｑ６で増幅すると、指数伸長することができ、差動出力
電流ΔＩCとしてエミッタ抵抗Ｒに流れる電流ｉを出力
することができる。
を、エミッタ抵抗を持たない差動トランジスタ対Ｑ５、
Ｑ６で増幅すると、指数伸長することができ、差動出力
電流ΔＩCとしてエミッタ抵抗Ｒに流れる電流ｉを出力
することができる。
【００１８】しかしながら、図９に示す回路において
は、上式（４）で近似を行っているために完全な線形動
作とはならない。
は、上式（４）で近似を行っているために完全な線形動
作とはならない。
【００１９】一方、完全な線形動作が得られるとした
ら、解析的に回路方程式が解けることになり、近似は不
要となる。
ら、解析的に回路方程式が解けることになり、近似は不
要となる。
【００２０】
【発明が解決しようとする課題】すなわち、上記した差
動回路の問題点は、上述したように式（４）に示した近
似を行っているために、理想的な線形動作が実現されて
いないことである。
動回路の問題点は、上述したように式（４）に示した近
似を行っているために、理想的な線形動作が実現されて
いないことである。
【００２１】従って、本発明は、上記問題点に鑑みて為
されたものであって、理想的な線形動作を実現する差動
回路を提供することを目的とする。後の説明で明らかと
されるように、本発明に係る差動回路はマルチプライヤ
に好適とされる。
されたものであって、理想的な線形動作を実現する差動
回路を提供することを目的とする。後の説明で明らかと
されるように、本発明に係る差動回路はマルチプライヤ
に好適とされる。
【００２２】
【課題を解決するための手段】前記目的を達成するた
め、本発明は、対数変換器を介して複数個の差動対に差
動入力電圧が供給されることを特徴とする差動回路を提
供する。
め、本発明は、対数変換器を介して複数個の差動対に差
動入力電圧が供給されることを特徴とする差動回路を提
供する。
【００２３】本発明においては、好ましくは、前記対数
変換器が、少なくとも１段以上のＰＮ接合素子で構成さ
れてなることを特徴とする。
変換器が、少なくとも１段以上のＰＮ接合素子で構成さ
れてなることを特徴とする。
【００２４】また、本発明においては、前記差動対が、
共通テール電流で駆動されるエミッタが共通接続された
トリプルテールセルで構成されたことを特徴とする。
共通テール電流で駆動されるエミッタが共通接続された
トリプルテールセルで構成されたことを特徴とする。
【００２５】さらに、本発明は、好ましい態様として、
２系列のダイオード接続された２段のカスコード接続ト
ランジスタを介して電流が電圧変換されて差動入力電圧
が差動対に供給され、前記差動対が共通テール電流で駆
動されるエミッタが共通接続されたトリプルテールセル
で構成され、前記２個のトリプルテールセルのそれぞれ
１対の差動対を構成するトランジスタ対が入力段の差動
対を構成し、少なくとも出力段の差動対を構成する要素
となっており、前記２個のトリプルテールセルの第３の
トランジスタはベースに所定の直流電圧が印加され、テ
ール電流へ電流を流し込むバイパストランジスタを構成
し、前記２個のトリプルテールセルにおいてそれぞれの
出力が交叉接続されてなることを特徴とする差動回路を
提供する。
２系列のダイオード接続された２段のカスコード接続ト
ランジスタを介して電流が電圧変換されて差動入力電圧
が差動対に供給され、前記差動対が共通テール電流で駆
動されるエミッタが共通接続されたトリプルテールセル
で構成され、前記２個のトリプルテールセルのそれぞれ
１対の差動対を構成するトランジスタ対が入力段の差動
対を構成し、少なくとも出力段の差動対を構成する要素
となっており、前記２個のトリプルテールセルの第３の
トランジスタはベースに所定の直流電圧が印加され、テ
ール電流へ電流を流し込むバイパストランジスタを構成
し、前記２個のトリプルテールセルにおいてそれぞれの
出力が交叉接続されてなることを特徴とする差動回路を
提供する。
【００２６】そして、本発明は、好ましい態様として、
２つの入力信号電圧を入力し差動出力電流に変換する第
１、第２の電圧−電流変換回路と、前記第１の電圧−電
流変換回路の差動出力電流を対数変換して電圧出力する
対数変換手段と、前記対数変換手段の出力電圧を差動入
力すると共に、エミッタが共通接続され第２の電圧−電
流変換回路の差動電流の出力端に接続され、コレクタが
交叉接続されてなる第１及び第２の差動トランジスタ対
と、を備え、前記第１及び第２の差動トランジスタ対の
エミッタは、ベースが所定電位にバイアスされたトラン
ジスタのエミッタと共通に接続されてトリプルテールセ
ルを構成し、前記交叉接続されたコレクタから前記第１
及び第２の電圧−電流変換回路に入力される電圧の乗算
値に対応する差電流が取り出されるように構成されてな
りマルチプライヤとして機能する差動回路を提供する。
２つの入力信号電圧を入力し差動出力電流に変換する第
１、第２の電圧−電流変換回路と、前記第１の電圧−電
流変換回路の差動出力電流を対数変換して電圧出力する
対数変換手段と、前記対数変換手段の出力電圧を差動入
力すると共に、エミッタが共通接続され第２の電圧−電
流変換回路の差動電流の出力端に接続され、コレクタが
交叉接続されてなる第１及び第２の差動トランジスタ対
と、を備え、前記第１及び第２の差動トランジスタ対の
エミッタは、ベースが所定電位にバイアスされたトラン
ジスタのエミッタと共通に接続されてトリプルテールセ
ルを構成し、前記交叉接続されたコレクタから前記第１
及び第２の電圧−電流変換回路に入力される電圧の乗算
値に対応する差電流が取り出されるように構成されてな
りマルチプライヤとして機能する差動回路を提供する。
【００２７】
【作用】本発明によれば、対数変換された信号を差動入
力としてトリプルテールセルで受けるために、動作的に
正確な指数伸長を実現することが可能とされ、理想的な
線形性が実現できる。
力としてトリプルテールセルで受けるために、動作的に
正確な指数伸長を実現することが可能とされ、理想的な
線形性が実現できる。
【００２８】
【発明の実施の形態】本発明の実施の形態を図面を参照
して以下に詳細に説明する。
して以下に詳細に説明する。
【００２９】図１を参照して、本発明の一実施形態は、
差動入力信号電圧Ｖxを差電流（Ｉx +、Ｉx -）に変換す
る電圧電流変換回路（「Ｖ−Ｉ変換回路」という）１１
の差動出力に接続されダイオード接続されたトランジス
タＱ８、Ｑ１０と、トランジスタＱ８、Ｑ１０と電源Ｖ
ＣＣ間に接続されバイアス電圧Ｖbをベース入力とする
トランジスタＱ７、Ｑ９と、Ｖ−Ｉ変換回路１１の正相
出力電流Ｉx +で駆動され、電源ＶＣＣに接続されバイア
ス電圧Ｖbをベース入力とするトランジスタＱ１１と、
Ｖ−Ｉ変換回路１１の逆相出力電流Ｉx -で駆動され、電
源ＶＣＣに接続されトランジスタＱ１１のエミッタ電位
をベース入力とするトランジスタＱ１２を備え、ダイオ
ード負荷出力は、コレクタがそれぞれ交叉接続された差
動トランジスタ対を含むトリプルテールセルに入力され
ている。すなわち、トランジスタＱ８のエミッタはトラ
ンジスタＱ２、Ｑ４のベースに接続され、トランジスタ
Ｑ１０のエミッタはトランジスタＱ１、Ｑ５のベースに
接続されている。また、トランジスタＱ１２のエミッタ
はトランジスタＱ３、Ｑ６のベースに接続されている。
差動入力信号電圧Ｖxを差電流（Ｉx +、Ｉx -）に変換す
る電圧電流変換回路（「Ｖ−Ｉ変換回路」という）１１
の差動出力に接続されダイオード接続されたトランジス
タＱ８、Ｑ１０と、トランジスタＱ８、Ｑ１０と電源Ｖ
ＣＣ間に接続されバイアス電圧Ｖbをベース入力とする
トランジスタＱ７、Ｑ９と、Ｖ−Ｉ変換回路１１の正相
出力電流Ｉx +で駆動され、電源ＶＣＣに接続されバイア
ス電圧Ｖbをベース入力とするトランジスタＱ１１と、
Ｖ−Ｉ変換回路１１の逆相出力電流Ｉx -で駆動され、電
源ＶＣＣに接続されトランジスタＱ１１のエミッタ電位
をベース入力とするトランジスタＱ１２を備え、ダイオ
ード負荷出力は、コレクタがそれぞれ交叉接続された差
動トランジスタ対を含むトリプルテールセルに入力され
ている。すなわち、トランジスタＱ８のエミッタはトラ
ンジスタＱ２、Ｑ４のベースに接続され、トランジスタ
Ｑ１０のエミッタはトランジスタＱ１、Ｑ５のベースに
接続されている。また、トランジスタＱ１２のエミッタ
はトランジスタＱ３、Ｑ６のベースに接続されている。
【００３０】トランジスタＱ１、Ｑ２、Ｑ３（エミッタ
が共通接続されたトリプルテールセル）のエミッタは共
通接続されて差動入力信号電圧Ｖyを入力とするＶ−Ｉ
変換回路１２の出力（Ｉy +）に接続され、トランジスタ
Ｑ４、Ｑ５、Ｑ６（エミッタが共通接続されたトリプル
テールセル）のエミッタは共通接続されてＶ−Ｉ変換回
路１２の出力（Ｉy -）に接続され、トランジスタＱ１、
Ｑ５のコレクタから出力差電流ΔＩが取り出されてい
る。なお、トリプルテールセルのトランジスタＱ３、Ｑ
６のエミッタ面積比はＫとされ、テール電流へ電流を流
し込むバイパストランジスタとして作用している。
が共通接続されたトリプルテールセル）のエミッタは共
通接続されて差動入力信号電圧Ｖyを入力とするＶ−Ｉ
変換回路１２の出力（Ｉy +）に接続され、トランジスタ
Ｑ４、Ｑ５、Ｑ６（エミッタが共通接続されたトリプル
テールセル）のエミッタは共通接続されてＶ−Ｉ変換回
路１２の出力（Ｉy -）に接続され、トランジスタＱ１、
Ｑ５のコレクタから出力差電流ΔＩが取り出されてい
る。なお、トリプルテールセルのトランジスタＱ３、Ｑ
６のエミッタ面積比はＫとされ、テール電流へ電流を流
し込むバイパストランジスタとして作用している。
【００３１】図１において、Ｖ−Ｉ変換回路１１、１２
が理想的な電圧−電流変換器であるとすると、Ｖ−Ｉ変
換回路１１の出力差電流Ｉx +、Ｉx -はそれぞれ次式
（５）、（６）で与えられる。
が理想的な電圧−電流変換器であるとすると、Ｖ−Ｉ変
換回路１１の出力差電流Ｉx +、Ｉx -はそれぞれ次式
（５）、（６）で与えられる。
【００３２】
【数２】
【００３３】ここで、Ｇはコンダクタンス定数である。
【００３４】この時に、Ｖ−Ｉ変換器１１の出力電流Ｉ
x +、Ｉx -はいずれもカスコード接続されたトランジスタ
のＰＮ接合で対数圧縮され、上式（１）により次式
（７）で表される。
x +、Ｉx -はいずれもカスコード接続されたトランジスタ
のＰＮ接合で対数圧縮され、上式（１）により次式
（７）で表される。
【００３５】
【数３】
【００３６】次に、第１のトリプルテールセルの差動出
力電流ΔＩC1は、次式（８）となる。
力電流ΔＩC1は、次式（８）となる。
【００３７】
【数４】
【００３８】上式（８）において、Ｋ／２ｅｘｐ（ＶC
／ＶT）＝１とおくと（ＶCは第３のトランジスタＱ３の
ベース電圧、Ｋはエミッタ面積比）、次式（９）と表さ
れる。
／ＶT）＝１とおくと（ＶCは第３のトランジスタＱ３の
ベース電圧、Ｋはエミッタ面積比）、次式（９）と表さ
れる。
【００３９】
【数５】
【００４０】上式（９）において、上式（５）、（６）
を代入して、ΔＩC1は次式（１０）と求まる。
を代入して、ΔＩC1は次式（１０）と求まる。
【００４１】
【数６】
【００４２】また、同様にして、Ｖ−Ｉ変換器１２の出
力電流Ｉy +、Ｉy -は、次式（１１）、（１２）で与えら
れる。
力電流Ｉy +、Ｉy -は、次式（１１）、（１２）で与えら
れる。
【００４３】
【数７】
【００４４】同様に、第２のトリプルテールセルについ
ても、次式（１３）より、ａ＝２とおいて、次式（１
４）と求まる。
ても、次式（１３）より、ａ＝２とおいて、次式（１
４）と求まる。
【００４５】
【数８】
【００４６】従って、２つのトリプルテールセルの出力
を交叉接続すれば、差動出力電流ΔＩは、次式（１５）
として求められる。
を交叉接続すれば、差動出力電流ΔＩは、次式（１５）
として求められる。
【００４７】
【数９】
【００４８】すなわち、２つの入力信号Ｖx、Ｖyの積に
比例する差動出力電流ΔＩが得られる。これは理想マル
チプライヤとなっていることが理解できる。上式（１
３）で、ａ＝２とおいた場合には、上式（８）より、次
式（１６）となることから、Ｋ＝２とおくと、次式（１
７）となる。
比例する差動出力電流ΔＩが得られる。これは理想マル
チプライヤとなっていることが理解できる。上式（１
３）で、ａ＝２とおいた場合には、上式（８）より、次
式（１６）となることから、Ｋ＝２とおくと、次式（１
７）となる。
【００４９】
【数１０】
【００５０】すなわちＶｃ＝ＶＴｌｎ２とすれば良いこ
とがわかる。Ｋ＝２とおくことは、図１において、トリ
プルテールセルを構成するバイパストランジスタＱ３、
Ｑ６のトランジスタサイズをそれぞれ２倍にすることに
相当し、エミッタ面積比１の単位トランジスタ２個で置
き換えることができる。
とがわかる。Ｋ＝２とおくことは、図１において、トリ
プルテールセルを構成するバイパストランジスタＱ３、
Ｑ６のトランジスタサイズをそれぞれ２倍にすることに
相当し、エミッタ面積比１の単位トランジスタ２個で置
き換えることができる。
【００５１】このときにそれぞれのトランジスタを、Ｑ
３Ａ、Ｑ３Ｂ；Ｑ６Ａ、Ｑ６Ｂとおくと、トランジスタ
Ｑ３ＡとＱ３Ｂに流れる電流は等しく、またトランジス
タＱ６ＡとＱ６Ｂに流れる電流も等しい。
３Ａ、Ｑ３Ｂ；Ｑ６Ａ、Ｑ６Ｂとおくと、トランジスタ
Ｑ３ＡとＱ３Ｂに流れる電流は等しく、またトランジス
タＱ６ＡとＱ６Ｂに流れる電流も等しい。
【００５２】したがって、図２に示すように、Ｑ３Ａ
（Ｑ６Ａ）とＱ３Ｂ（Ｑ６Ｂ）のコレクタ電流をそれぞ
れのトリプルテールセルの差動出力電流に加算しても、
差動出力電流△ＩC1、△ＩC2は等しくなり、上述した関
係式が同様に成り立つ。この場合に重要なことは、上式
（１１）、（１２）より、 Ｉy +＋Ｉy -＝Ｉ01（一定） となることより、差動出力電流△Ｉのそれぞれの電流値
は、一定の直流電流Ｉ01/2を（直流）動作点として、そ
れぞれ正相（＋：増加）、逆相（−：減少）電流が量重
される。すなわち、この場合（図２参照）には、抵抗負
荷ＲLとして、出力電圧を取り出しても、回路の線形動
作は失われない。
（Ｑ６Ａ）とＱ３Ｂ（Ｑ６Ｂ）のコレクタ電流をそれぞ
れのトリプルテールセルの差動出力電流に加算しても、
差動出力電流△ＩC1、△ＩC2は等しくなり、上述した関
係式が同様に成り立つ。この場合に重要なことは、上式
（１１）、（１２）より、 Ｉy +＋Ｉy -＝Ｉ01（一定） となることより、差動出力電流△Ｉのそれぞれの電流値
は、一定の直流電流Ｉ01/2を（直流）動作点として、そ
れぞれ正相（＋：増加）、逆相（−：減少）電流が量重
される。すなわち、この場合（図２参照）には、抵抗負
荷ＲLとして、出力電圧を取り出しても、回路の線形動
作は失われない。
【００５３】すなわち、出力電圧としては差電圧を取る
必要がなくなり、出力回路が簡略化される。
必要がなくなり、出力回路が簡略化される。
【００５４】ここで、図１に示した理想的なＶ−Ｉ変換
回路の実現方法を示す。一例として、図７に示す回路
は、本発明者の提案になる理想的Ｖ−Ｉ変換回路であ
り、本発明者が特願平7-291955にて提案した回路であ
る。
回路の実現方法を示す。一例として、図７に示す回路
は、本発明者の提案になる理想的Ｖ−Ｉ変換回路であ
り、本発明者が特願平7-291955にて提案した回路であ
る。
【００５５】図７を参照して、このＶ−Ｉ変換回路は、
エミッタ抵抗Ｒでエミッタが互いに接続され差動入力電
圧を入力とするＮＰＮ型バイポーラトランジスタ差動対
Ｑ１、Ｑ２と、第２のエミッタ抵抗Ｒでエミッタが互い
に接続され、コレクタがトランジスタＱ１、Ｑ２のコレ
クタに接続され、ベースに所定のバイアス電圧Ｖbが印
加されるＰＮＰ型バイポーラトランジスタＱ３、Ｑ４
と、トランジスタＱ３、Ｑ４のエミッタと第２のエミッ
タ抵抗Ｒとの接続点と電源端子ＶＣＣとの間に設けられ
たトランジスタＱ５、Ｑ６、及びＱ８、Ｑ９で構成され
る第１及び第２のカレントミラー回路と、カレントミラ
ー回路と差動トランジスタ対Ｑ１、Ｑ２のコレクタとの
間に接続されたＰＮＰ型バイポーラトランジスタＱ７、
Ｑ１０と、から構成され、トランジスタＱ３、Ｑ４のエ
ミッタと第２のエミッタ抵抗Ｒとの接続点には、それぞ
れ定電流源Ｉbが接続されている。
エミッタ抵抗Ｒでエミッタが互いに接続され差動入力電
圧を入力とするＮＰＮ型バイポーラトランジスタ差動対
Ｑ１、Ｑ２と、第２のエミッタ抵抗Ｒでエミッタが互い
に接続され、コレクタがトランジスタＱ１、Ｑ２のコレ
クタに接続され、ベースに所定のバイアス電圧Ｖbが印
加されるＰＮＰ型バイポーラトランジスタＱ３、Ｑ４
と、トランジスタＱ３、Ｑ４のエミッタと第２のエミッ
タ抵抗Ｒとの接続点と電源端子ＶＣＣとの間に設けられ
たトランジスタＱ５、Ｑ６、及びＱ８、Ｑ９で構成され
る第１及び第２のカレントミラー回路と、カレントミラ
ー回路と差動トランジスタ対Ｑ１、Ｑ２のコレクタとの
間に接続されたＰＮＰ型バイポーラトランジスタＱ７、
Ｑ１０と、から構成され、トランジスタＱ３、Ｑ４のエ
ミッタと第２のエミッタ抵抗Ｒとの接続点には、それぞ
れ定電流源Ｉbが接続されている。
【００５６】トランジスタの直流電流増幅率は十分１に
近いものとして、ベース電流を無視する。図７を参照し
て、エミッタ抵抗Ｒでエミッタが接続されたトランジス
タＱ１、Ｑ２からなる差動対において、差動入力電圧を
Ｖｉ、トランジスタＱ１、Ｑ２のベース・エミッタ間電
圧をＶBE1、ＶBE2とし、共通エミッタ抵抗Ｒに流れる電
流をｉとおくと次式（１８）が成り立つ。
近いものとして、ベース電流を無視する。図７を参照し
て、エミッタ抵抗Ｒでエミッタが接続されたトランジス
タＱ１、Ｑ２からなる差動対において、差動入力電圧を
Ｖｉ、トランジスタＱ１、Ｑ２のベース・エミッタ間電
圧をＶBE1、ＶBE2とし、共通エミッタ抵抗Ｒに流れる電
流をｉとおくと次式（１８）が成り立つ。
【００５７】Ｖｉ＝ＶBE1−ＶBE2＋Ｒｉ …(18)
【００５８】上式（９）からエミッタ抵抗Ｒに流れる電
流ｉは次式（１９）で与えられる。
流ｉは次式（１９）で与えられる。
【００５９】 ｉ＝｛Ｖｉ−（ＶBE1−ＶBE2）｝／Ｒ …(19)
【００６０】トランジスタＱ３、Ｑ４は極性が異なるが
（すなわちＰＮＰ型トランジスタ）、トランジスタＱ１
とトランジスタＱ３、またトランジスタＱ２とトランジ
スタＱ４とはそれぞれ電流を共有していることから、そ
れぞれのベース・エミッタ間電圧ＶBE1〜ＶBE4について
次式（２０）が成り立つ。
（すなわちＰＮＰ型トランジスタ）、トランジスタＱ１
とトランジスタＱ３、またトランジスタＱ２とトランジ
スタＱ４とはそれぞれ電流を共有していることから、そ
れぞれのベース・エミッタ間電圧ＶBE1〜ＶBE4について
次式（２０）が成り立つ。
【００６１】ＶBE1−ＶBE2＝ＶBE3−ＶBE4 …(20)
【００６２】また、トランジスタＱ３、Ｑ４のエミッタ
同士を接続する第２のエミッタ抵抗Ｒに流れる電流路
は、定電流源Ｉbを付加することで容易に実現できる。
同士を接続する第２のエミッタ抵抗Ｒに流れる電流路
は、定電流源Ｉbを付加することで容易に実現できる。
【００６３】そして、差動トランジスタ対Ｑ１、Ｑ２の
エミッタ抵抗Ｒに上式（１０）の電流ｉが流れる時、ト
ランジスタＱ１、Ｑ２のコレクタ電流は、例えばＩ0＋
ｉ、Ｉ0−ｉ（但し、Ｉ0は定電流源Ｉ0の電流値）とな
り、トランジスタＱ３、Ｑ４の第２のエミッタ抵抗Ｒに
流れる電流をｉ′とすると、第１及び第２のカレントミ
ラー回路１１、１２の入力端に流れる電流値はそれぞれ
Ｉb＋ｉ′＋Ｉ0＋ｉ、Ｉb−ｉ′＋Ｉ0−ｉとなる。
エミッタ抵抗Ｒに上式（１０）の電流ｉが流れる時、ト
ランジスタＱ１、Ｑ２のコレクタ電流は、例えばＩ0＋
ｉ、Ｉ0−ｉ（但し、Ｉ0は定電流源Ｉ0の電流値）とな
り、トランジスタＱ３、Ｑ４の第２のエミッタ抵抗Ｒに
流れる電流をｉ′とすると、第１及び第２のカレントミ
ラー回路１１、１２の入力端に流れる電流値はそれぞれ
Ｉb＋ｉ′＋Ｉ0＋ｉ、Ｉb−ｉ′＋Ｉ0−ｉとなる。
【００６４】ここで、トランジスタＱ３、Ｑ４の第２の
エミッタ抵抗Ｒに流れる電流ｉ′は、ＰＮＰ型トランジ
スタＱ３、Ｑ４のベース・エミッタ間電圧ＶBE3、ＶBE4
についてｉ′＝（ＶBE3−ＶBE4）／Ｒで与えられる。
エミッタ抵抗Ｒに流れる電流ｉ′は、ＰＮＰ型トランジ
スタＱ３、Ｑ４のベース・エミッタ間電圧ＶBE3、ＶBE4
についてｉ′＝（ＶBE3−ＶBE4）／Ｒで与えられる。
【００６５】従って、第１及び第２のカレントミラー回
路の出力段を構成するトランジスタＱ６、Ｑ９からそれ
ぞれ出力される電流の値は、ｉ＋ｉ′（＝［｛Ｖｉ−
（ＶBE1−ＶBE2）｝／Ｒ＋（ＶBE3−ＶBE4）／Ｒ］）に
おいて、上式（２０）からＶｉ／Ｒのみが残り、それぞ
れＩ0＋Ｉb±Ｖｉ／Ｒで与えられる。そして、これらの
差電流から、差動入力電圧Ｖｉに比例した差動出力電流
が得られる。
路の出力段を構成するトランジスタＱ６、Ｑ９からそれ
ぞれ出力される電流の値は、ｉ＋ｉ′（＝［｛Ｖｉ−
（ＶBE1−ＶBE2）｝／Ｒ＋（ＶBE3−ＶBE4）／Ｒ］）に
おいて、上式（２０）からＶｉ／Ｒのみが残り、それぞ
れＩ0＋Ｉb±Ｖｉ／Ｒで与えられる。そして、これらの
差電流から、差動入力電圧Ｖｉに比例した差動出力電流
が得られる。
【００６６】図７では、トランジスタＱ６、Ｑ９から差
動出力電流が吐き出されているが、トランジスタの極性
と電源（ＶＣＣ）とグランド（接地）の関係を変える
と、図１に示す電流吸い込み（ｓｉｎｋ）型のＶ−Ｉ変
換回路に用いることができる。
動出力電流が吐き出されているが、トランジスタの極性
と電源（ＶＣＣ）とグランド（接地）の関係を変える
と、図１に示す電流吸い込み（ｓｉｎｋ）型のＶ−Ｉ変
換回路に用いることができる。
【００６７】ここで、第１のＶ−Ｉ変換回路１１につい
ては、次式（２１）なる関係が成り立つ。
ては、次式（２１）なる関係が成り立つ。
【００６８】Ｉ00＝２Ｉ0＋２Ｉb …（２１）
【００６９】これは、第２のＶ−Ｉ変換回路１２につい
ても同様である。図８に、図７に示した理想的なＶ−Ｉ
変換回路を用いて、図２に示した回路の伝達特性の実測
値を示す。
ても同様である。図８に、図７に示した理想的なＶ−Ｉ
変換回路を用いて、図２に示した回路の伝達特性の実測
値を示す。
【００７０】電源電圧ＶＣＣ＝１．９Ｖ、Ｒ＝１０ｋ
Ω、Ｒｂ＝２４ＫΩ、Ｉ0≒５０μ、負荷抵抗ＲL＝８．
２ＫΩとし、ＶyをパラメータとしてＶy＝０ｍＶ、±２
００ｍＶ、±４００ｍＶ、と変えている。図７に示した
理想的なＶ−Ｉ変換回路が線形動作する１Ｖ弱の入力電
圧範囲においては全く理想的な乗算特性が得られている
ことがわかる。
Ω、Ｒｂ＝２４ＫΩ、Ｉ0≒５０μ、負荷抵抗ＲL＝８．
２ＫΩとし、ＶyをパラメータとしてＶy＝０ｍＶ、±２
００ｍＶ、±４００ｍＶ、と変えている。図７に示した
理想的なＶ−Ｉ変換回路が線形動作する１Ｖ弱の入力電
圧範囲においては全く理想的な乗算特性が得られている
ことがわかる。
【００７１】次に、本発明の第２の実施形態の回路構成
を図３に示す。
を図３に示す。
【００７２】図３においては、上式（８）で、Ｋ／２ｅ
ｘｐ（ＶC／ＶT）＝１を実現するためにＫ＝２（トラン
ジスタＱ３、Ｑ６のエミッタ面積比を２倍）とした場合
の回路例を示している。
ｘｐ（ＶC／ＶT）＝１を実現するためにＫ＝２（トラン
ジスタＱ３、Ｑ６のエミッタ面積比を２倍）とした場合
の回路例を示している。
【００７３】第３のトランジスタＱ３（Ｑ６についても
同様）のベース電圧ＶC＝０は、差動対への入力差電圧
ΔＶxの中点電圧を分圧抵抗により第３のトランジスタ
Ｑ３のベースに与えることにより実現している。すなわ
ち、第３のトランジスタＱ３（Ｑ６についても同様）の
ベースは抵抗Ｒを介して差動トランジスタ対Ｑ１、Ｑ２
（Ｑ４、Ｑ５）のベースにそれぞれ接続されている。
同様）のベース電圧ＶC＝０は、差動対への入力差電圧
ΔＶxの中点電圧を分圧抵抗により第３のトランジスタ
Ｑ３のベースに与えることにより実現している。すなわ
ち、第３のトランジスタＱ３（Ｑ６についても同様）の
ベースは抵抗Ｒを介して差動トランジスタ対Ｑ１、Ｑ２
（Ｑ４、Ｑ５）のベースにそれぞれ接続されている。
【００７４】同様に、図３においては、トランジスタＱ
３、Ｑ６のエミッタ面積比ＫをＫ＝２としていることか
ら、バイパストランジスタのコレクタ電流を２分して差
動出力電流に加算して、直流動作点をＩ01／2にするこ
とで出力回路を簡略化できる。この場合の、回路例を図
４に示す。すなわち図４を参照して、エミッタ面積比２
のトランジスタＱ３Ａ（Ｑ３Ｂ）はベースがトランジス
タＱ１（Ｑ２）のベースと抵抗Ｒを介して接続されると
共に、そのコレクタはトランジスタＱ１（Ｑ２）のコレ
クタと接続され、そのエミッタはトランジスタＱ１、Ｑ
２の共通エミッタに接続されており、エミッタ面積比２
のトランジスタＱ６Ａ（Ｑ６Ｂ）はベースがトランジス
タＱ４（Ｑ５）のベースと抵抗Ｒを介して接続されると
共に、そのコレクタはトランジスタＱ４（Ｑ５）のコレ
クタと接続され、そのエミッタはトランジスタＱ４、Ｑ
５の共通エミッタに接続されている。
３、Ｑ６のエミッタ面積比ＫをＫ＝２としていることか
ら、バイパストランジスタのコレクタ電流を２分して差
動出力電流に加算して、直流動作点をＩ01／2にするこ
とで出力回路を簡略化できる。この場合の、回路例を図
４に示す。すなわち図４を参照して、エミッタ面積比２
のトランジスタＱ３Ａ（Ｑ３Ｂ）はベースがトランジス
タＱ１（Ｑ２）のベースと抵抗Ｒを介して接続されると
共に、そのコレクタはトランジスタＱ１（Ｑ２）のコレ
クタと接続され、そのエミッタはトランジスタＱ１、Ｑ
２の共通エミッタに接続されており、エミッタ面積比２
のトランジスタＱ６Ａ（Ｑ６Ｂ）はベースがトランジス
タＱ４（Ｑ５）のベースと抵抗Ｒを介して接続されると
共に、そのコレクタはトランジスタＱ４（Ｑ５）のコレ
クタと接続され、そのエミッタはトランジスタＱ４、Ｑ
５の共通エミッタに接続されている。
【００７５】さらに本発明の他の実施形態に係る回路構
成を図５を示す。これは、バイパストランジスタのベー
ス印加電圧の発生回路を、上述した図１〜図４に示した
実施の形態から変えた場合であり、各種バリエーション
が考えられる。因みに、図５に示した実施の形態におい
ては、トランジスタＱ３Ａ、Ｑ６Ａのベースはトランジ
スタＱ１１のエミッタに共通接続され、トランジスタＱ
３Ｂ、Ｑ６ＢのベースはトランジスタＱ１２のエミッタ
に共通接続されている。
成を図５を示す。これは、バイパストランジスタのベー
ス印加電圧の発生回路を、上述した図１〜図４に示した
実施の形態から変えた場合であり、各種バリエーション
が考えられる。因みに、図５に示した実施の形態におい
ては、トランジスタＱ３Ａ、Ｑ６Ａのベースはトランジ
スタＱ１１のエミッタに共通接続され、トランジスタＱ
３Ｂ、Ｑ６ＢのベースはトランジスタＱ１２のエミッタ
に共通接続されている。
【００７６】また図６は、図５に示した回路において２
分されているバイパストランジスタのコレクタ電流を、
差動出力電流に加算して、直流動作点を、Ｉ01／2にし
た場合を示してある。すなわち、トランジスタＱ１、Ｑ
４のコレクタの接続点には、更にトランジスタＱ３Ａ、
Ｑ６Ｂのコレクタが接続され、トランジスタＱ３、Ｑ５
のコレクタの接続点には、更にトランジスタＱ３Ｂ、Ｑ
６Ａのコレクタが接続されている。
分されているバイパストランジスタのコレクタ電流を、
差動出力電流に加算して、直流動作点を、Ｉ01／2にし
た場合を示してある。すなわち、トランジスタＱ１、Ｑ
４のコレクタの接続点には、更にトランジスタＱ３Ａ、
Ｑ６Ｂのコレクタが接続され、トランジスタＱ３、Ｑ５
のコレクタの接続点には、更にトランジスタＱ３Ｂ、Ｑ
６Ａのコレクタが接続されている。
【００７７】また図１１を参照して、本発明の実施の形
態は、差動入力電圧Ｖxを差電流（Ｉx +、Ｉx -）に変換
する電圧電流変換回路（「Ｖ−Ｉ変換回路」という）１
１の差動出力に接続されダイオード接続されたトランジ
スタＱ７、Ｑ９と、トランジスタＱ７、Ｑ９と電源ＶＣ
Ｃ間に接続されバイアス電圧Ｖbをベース入力とするト
ランジスタＱ８、Ｑ１０と、Ｖ−Ｉ変換回路１１の定電
流源Ｉ00の１／２の電流値の電流源回路Ｉ00／２に接続
されダイオード接続されたトランジスタＱ１１と、電源
ＶＣＣとトランジスタＱ１１との間に接続されバイアス
電圧Ｖbをベース入力とするトランジスタＱ１２を備
え、ダイオード負荷出力は、コレクタがそれぞれ交叉接
続された差動トランジスタ対を含むトリプルテールセル
に入力されている。すなわち、トランジスタＱ７のエミ
ッタはトランジスタＱ１、Ｑ５のベースに接続され、ト
ランジスタＱ９のエミッタはトランジスタＱ２、Ｑ４の
ベースに接続され、トランジスタＱ１１のエミッタはト
ランジスタＱ３、Ｑ６のベースに接続され、トランジス
タＱ１、Ｑ２、Ｑ３（エミッタが共通接続されたトリプ
ルテールセル）のエミッタは共通接続されて入力電圧Ｖ
yを入力とするＶ−Ｉ変換回路１２の出力（Ｉy +）に接
続され、トランジスタＱ４、Ｑ５、Ｑ６（エミッタが共
通接続されたトリプルテールセル）のエミッタは共通接
続されてＶ−Ｉ変換回路１２の出力（Ｉy -）に接続さ
れ、トランジスタＱ１、Ｑ５のコレクタから出力差電流
ΔＩが取り出されている。なお、トリプルテールセルの
トランジスタＱ３、Ｑ６のエミッタ面積比はＫとされ、
テール電流へ電流を流し込むバイパストランジスタとし
て作用している。
態は、差動入力電圧Ｖxを差電流（Ｉx +、Ｉx -）に変換
する電圧電流変換回路（「Ｖ−Ｉ変換回路」という）１
１の差動出力に接続されダイオード接続されたトランジ
スタＱ７、Ｑ９と、トランジスタＱ７、Ｑ９と電源ＶＣ
Ｃ間に接続されバイアス電圧Ｖbをベース入力とするト
ランジスタＱ８、Ｑ１０と、Ｖ−Ｉ変換回路１１の定電
流源Ｉ00の１／２の電流値の電流源回路Ｉ00／２に接続
されダイオード接続されたトランジスタＱ１１と、電源
ＶＣＣとトランジスタＱ１１との間に接続されバイアス
電圧Ｖbをベース入力とするトランジスタＱ１２を備
え、ダイオード負荷出力は、コレクタがそれぞれ交叉接
続された差動トランジスタ対を含むトリプルテールセル
に入力されている。すなわち、トランジスタＱ７のエミ
ッタはトランジスタＱ１、Ｑ５のベースに接続され、ト
ランジスタＱ９のエミッタはトランジスタＱ２、Ｑ４の
ベースに接続され、トランジスタＱ１１のエミッタはト
ランジスタＱ３、Ｑ６のベースに接続され、トランジス
タＱ１、Ｑ２、Ｑ３（エミッタが共通接続されたトリプ
ルテールセル）のエミッタは共通接続されて入力電圧Ｖ
yを入力とするＶ−Ｉ変換回路１２の出力（Ｉy +）に接
続され、トランジスタＱ４、Ｑ５、Ｑ６（エミッタが共
通接続されたトリプルテールセル）のエミッタは共通接
続されてＶ−Ｉ変換回路１２の出力（Ｉy -）に接続さ
れ、トランジスタＱ１、Ｑ５のコレクタから出力差電流
ΔＩが取り出されている。なお、トリプルテールセルの
トランジスタＱ３、Ｑ６のエミッタ面積比はＫとされ、
テール電流へ電流を流し込むバイパストランジスタとし
て作用している。
【００７８】図１１において、Ｖ−Ｉ変換回路１１、１
２が理想的な電圧−電流変換器であるとすると、Ｖ−Ｉ
変換回路１１の出力差電流Ｉx +、Ｉx -はそれぞれ上式
（５）、（６）で与えられる。
２が理想的な電圧−電流変換器であるとすると、Ｖ−Ｉ
変換回路１１の出力差電流Ｉx +、Ｉx -はそれぞれ上式
（５）、（６）で与えられる。
【００７９】この時に、Ｖ−Ｉ変換器１１の出力電流Ｉ
x +、Ｉx -はいずれもカスコード接続されたトランジスタ
のＰＮ接合で対数圧縮され、上式（１）により上式
（７）で表される。
x +、Ｉx -はいずれもカスコード接続されたトランジスタ
のＰＮ接合で対数圧縮され、上式（１）により上式
（７）で表される。
【００８０】第１のトリプルテールセルの差動出力電流
ΔＩC1は上式（８）となる。
ΔＩC1は上式（８）となる。
【００８１】上式（８）において、Ｋ／２ｅｘｐ（ＶC
／ＶT）＝１とおくと（ＶCは第３のトランジスタＱ３の
ベース電圧、Ｋはエミッタ面積比）、上式（９）と表さ
れる。
／ＶT）＝１とおくと（ＶCは第３のトランジスタＱ３の
ベース電圧、Ｋはエミッタ面積比）、上式（９）と表さ
れる。
【００８２】上式（９）において、上式（５）、（６）
を代入して、ΔＩC1は上式（１０）と求まる。
を代入して、ΔＩC1は上式（１０）と求まる。
【００８３】また、同様にして、Ｖ−Ｉ変換器１２の出
力電流Ｉy +、Ｉy -は、上式（１１）、（１２）で与えら
れる。
力電流Ｉy +、Ｉy -は、上式（１１）、（１２）で与えら
れる。
【００８４】同様に、第２のトリプルテールセルについ
ても、上式（１３）より、ａ＝２とおいて、上式（１
４）と求まる。
ても、上式（１３）より、ａ＝２とおいて、上式（１
４）と求まる。
【００８５】従って、２つのトリプルテールセルの出力
を交叉接続すれば、差動出力電流ΔＩは、上式（１５）
として求められる。
を交叉接続すれば、差動出力電流ΔＩは、上式（１５）
として求められる。
【００８６】すなわち、２つの入力信号Ｖx、Ｖyの積に
比例する差動出力電流ΔＩが得られる。これは理想マル
チプライヤとなっていることが理解できる。
比例する差動出力電流ΔＩが得られる。これは理想マル
チプライヤとなっていることが理解できる。
【００８７】
【発明の効果】以上説明したように、本発明によれば、
交叉接続しても線形動作する差動回路を実現することが
できる。また、本発明に係る差動回路は、線形性に優れ
たＶ−Ｉ変換回路（オペレーショナルトランスコンダク
タンスアンプ）を用いることにより理想的なマルチプラ
イヤを実現することができる。
交叉接続しても線形動作する差動回路を実現することが
できる。また、本発明に係る差動回路は、線形性に優れ
たＶ−Ｉ変換回路（オペレーショナルトランスコンダク
タンスアンプ）を用いることにより理想的なマルチプラ
イヤを実現することができる。
【図１】本発明の一実施形態の構成を示す図である。
【図２】本発明の他の実施形態の構成を示す回路図であ
る。
る。
【図３】本発明の他の実施形態の構成を示す回路図であ
る。
る。
【図４】本発明の他の実施形態の構成を示す回路図であ
る。
る。
【図５】本発明の他の実施形態の構成を示す回路図であ
る。
る。
【図６】本発明の他の実施形態の構成を示す回路図であ
る。
る。
【図７】本発明の実施形態において用いられるＶ−Ｉ変
換回路の構成の一例を示す図である。
換回路の構成の一例を示す図である。
【図８】図７に示したＶ−Ｉ変換回路を用いた図２に示
す回路の実測した特性図である。
す回路の実測した特性図である。
【図９】従来の回路を示す図である。
【図１０】ギルバートマルチプライヤを説明するための
図である。
図である。
【図１１】本発明の一実施形態の構成を示す図である。
１１、１２ Ｖ−Ｉ変換回路 Ｖb バイアス電圧回路 Ｉ00、Ｉ01 定電流源 Ｑ１〜Ｑ１２ バイポーラトランジスタ
Claims (9)
- 【請求項１】対数変換器を介して複数個の差動対に差動
入力電圧が供給されることを特徴とする差動回路。 - 【請求項２】前記対数変換器が、少なくとも１段以上の
ＰＮ接合素子で構成されてなることを特徴とする請求項
１記載の差動回路。 - 【請求項３】前記差動対が、共通テール電流で駆動され
るエミッタが共通接続されたトリプルテールセルで構成
されたことを特徴とする請求項１記載の差動回路。 - 【請求項４】少なくとも一段以上のＰＮ接合素子からな
る対数変換器と、前記対数変換器の出力を差動入力し出
力が互いに交差接続されてなる差動対を含むトリプルテ
ールセルと、を含むことを特徴とする差動回路。 - 【請求項５】２系列のダイオード接続された２段のカス
コード接続トランジスタを介して電流が電圧変換されて
差動入力電圧が差動対に供給され、 前記差動対が共通テール電流で駆動されるエミッタが共
通接続されたトリプルテールセルで構成され、 前記２個のトリプルテールセルのそれぞれ１対の差動対
を構成するトランジスタ対が入力段の差動対と出力段の
差動対を構成し、 前記２個のトリプルテールセルの第３のトランジスタは
ベースに所定の直流電圧が印加され、テール電流へ電流
を流し込むバイパストランジスタを構成し、 前記２個のトリプルテールセルにおいてそれぞれの出力
が交叉接続されてなることを特徴とする差動回路。 - 【請求項６】請求項５記載の差動回路において、前記ト
リプルテールセルのバイパストランジスタに流れる電流
を２分配してそれぞれを差動出力電流に加算したことを
特徴とする差動回路。 - 【請求項７】２つの入力信号電圧が供給され、それぞれ
電圧−電流変換回路を介して、２系列の対数変換器の出
力と、２個のトリプルテールセルのテール電流として供
給されることを特徴とする差動回路。 - 【請求項８】２つの入力信号電圧（Ｖx、Ｖy）を入力し
差動出力電流に変換する第１、第２の電圧−電流変換回
路と、前記第１の電圧−電流変換回路の差動出力電流
（Ｉx +、Ｉx -）を対数変換して電圧出力する対数変換手
段と、 前記対数変換手段の出力電圧を差動入力（ΔＶx）する
と共に、エミッタが共通接続され第２の電圧−電流変換
回路の差動電流の出力端（Ｉy +、Ｉy -）に接続され、コ
レクタが交叉接続されてなる第１及び第２の差動トラン
ジスタ対と、 を備え、 前記第１及び第２の差動トランジスタ対は、エミッタ
が、所定電位にベースがバイアスされたトランジスタの
エミッタと共通に接続されてトリプルテールセルを構成
し、前記交叉接続されたコレクタから前記第１及び第２
の電圧−電流変換回路に入力される電圧の乗算値に対応
する差電流（ΔＩ）が取り出されるように構成されてな
ることを特徴とする差動回路。 - 【請求項９】前記電圧−電流変換回路が、差動入力信号
がベースに印加され定電流源でそれぞれ駆動される２つ
のトランジスタ（第１のトランジスタ対）が、第１の抵
抗を介してエミッタが互いに接続されて入力差動対を構
成し、 該入力差動対に流れる電流を共用し所定のバイアス電圧
がベースに共通に印加される２つのトランジスタ（第２
のトランジスタ対）が、第２の抵抗を介してエミッタが
互いに接続されると共にカレントミラー回路に接続され
て出力対を構成し、且つ前記第２の抵抗に流れる電流路
を備えたことを特徴とするオペレーショナルトランスコ
ンダクタンスアンプから構成されてなることを特徴とす
る請求項５又は８記載の差動回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8265504A JPH09219630A (ja) | 1995-12-08 | 1996-09-13 | 差動回路 |
| US08/761,836 US5883539A (en) | 1995-12-08 | 1996-12-09 | Differential circuit and multiplier |
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