JPH09219643A - Ａ／ｄコンバータ - Google Patents
Ａ／ｄコンバータInfo
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- JPH09219643A JPH09219643A JP4791496A JP4791496A JPH09219643A JP H09219643 A JPH09219643 A JP H09219643A JP 4791496 A JP4791496 A JP 4791496A JP 4791496 A JP4791496 A JP 4791496A JP H09219643 A JPH09219643 A JP H09219643A
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Abstract
(57)【要約】
【課題】 Ａ／Ｄコンバータにおいて、少ないビット数
で高精度な変換を行えるようにする。 【解決手段】 ８ビットのＡ／Ｄコンバータにおいて、
コンパレータ１1 〜１255 に対する基準電圧を生成する
ラダー抵抗２1 〜２255 の抵抗値が、ＬＳＢ側の抵抗２
128 〜２255 をＲとすると、抵抗２64〜２127 が２Ｒ、
抵抗２1 〜２63が４Ｒとされる。これにより、ＬＳＢ側
で細かく、ＭＳＢ側で粗くレベル検出が行われ、入力レ
ベルに対して非線形な変換特性が得られる。１1 〜１
255 の出力がデコーダ３でデコードされ、デニー回路４
に供給される。このデニー回路４で、非線形なディジタ
ルデータが線型なディジタルデータに変換され出力され
る。入力アナログ信号のレベルに対して非線形な変換特
性を持たせることによって、少ないビット数で高精度の
ディジタル変換を行うことができる。
で高精度な変換を行えるようにする。 【解決手段】 ８ビットのＡ／Ｄコンバータにおいて、
コンパレータ１1 〜１255 に対する基準電圧を生成する
ラダー抵抗２1 〜２255 の抵抗値が、ＬＳＢ側の抵抗２
128 〜２255 をＲとすると、抵抗２64〜２127 が２Ｒ、
抵抗２1 〜２63が４Ｒとされる。これにより、ＬＳＢ側
で細かく、ＭＳＢ側で粗くレベル検出が行われ、入力レ
ベルに対して非線形な変換特性が得られる。１1 〜１
255 の出力がデコーダ３でデコードされ、デニー回路４
に供給される。このデニー回路４で、非線形なディジタ
ルデータが線型なディジタルデータに変換され出力され
る。入力アナログ信号のレベルに対して非線形な変換特
性を持たせることによって、少ないビット数で高精度の
ディジタル変換を行うことができる。
Description
【０００１】
【発明の属する技術分野】この発明は、入力アナログ信
号に対して非直線特性を持たせることによって、少ない
ビット数で高精度を得られるようにした並列比較型のＡ
／Ｄコンバータに関する。
号に対して非直線特性を持たせることによって、少ない
ビット数で高精度を得られるようにした並列比較型のＡ
／Ｄコンバータに関する。
【０００２】
【従来の技術】ビデオ信号をディジタル的に処理するデ
ィジタルビデオカメラにおいて、撮像素子であるＣＣＤ
(Charge Coupled Device) からの出力信号は、Ａ／Ｄコ
ンバータによってアナログ信号からディジタル信号に変
換される。このＡ／Ｄコンバータには、通常データ幅が
８〜１０ビットのものが用いられ、また、信号処理速度
の点から、データ幅に対応した数だけコンパレータを並
列接続し、入力されたアナログ信号に対してレベル検出
をすることによってディジタル変換を行う、並列比較型
のものが用いられる。
ィジタルビデオカメラにおいて、撮像素子であるＣＣＤ
(Charge Coupled Device) からの出力信号は、Ａ／Ｄコ
ンバータによってアナログ信号からディジタル信号に変
換される。このＡ／Ｄコンバータには、通常データ幅が
８〜１０ビットのものが用いられ、また、信号処理速度
の点から、データ幅に対応した数だけコンパレータを並
列接続し、入力されたアナログ信号に対してレベル検出
をすることによってディジタル変換を行う、並列比較型
のものが用いられる。
【０００３】
【発明が解決しようとする課題】ところで、ディジタル
ビデオ信号において画質を向上させるためには、ディジ
タル変換されたデータの階調を上げる必要がある。この
ように、撮像信号をディジタル変換して処理するような
場合、階調を上げるためには、データ幅を広く取ること
が必要とされる。ここで、このディジタル変換に用いら
れる並列比較型のＡ／Ｄコンバータにおいては、ｎをデ
ータ幅のビット数として２n −１個のコンパレータが必
要になる。そのため、データ幅を広くしてＡ／Ｄコンバ
ータにおける変換精度を上げることによって階調を上げ
ようとした場合、回路規模が非常に増大してしまう。
ビデオ信号において画質を向上させるためには、ディジ
タル変換されたデータの階調を上げる必要がある。この
ように、撮像信号をディジタル変換して処理するような
場合、階調を上げるためには、データ幅を広く取ること
が必要とされる。ここで、このディジタル変換に用いら
れる並列比較型のＡ／Ｄコンバータにおいては、ｎをデ
ータ幅のビット数として２n −１個のコンパレータが必
要になる。そのため、データ幅を広くしてＡ／Ｄコンバ
ータにおける変換精度を上げることによって階調を上げ
ようとした場合、回路規模が非常に増大してしまう。
【０００４】例えば、データ幅が８ビットの場合には、
コンパレータが２8 −１＝２５５個必要とされたが、デ
ータ幅が１０ビットの場合には、コンパレータが２10−
１＝１０２３個必要とされる。そのため、Ａ／Ｄの価格
が非常に高価になってしまうという問題点があった。
コンパレータが２8 −１＝２５５個必要とされたが、デ
ータ幅が１０ビットの場合には、コンパレータが２10−
１＝１０２３個必要とされる。そのため、Ａ／Ｄの価格
が非常に高価になってしまうという問題点があった。
【０００５】また、価格を低く抑えるために、データ幅
の狭い安価なＡ／Ｄコンバータを使用すると、階調が不
足してしまい、その結果、画質の劣化をもたらしてしま
うという問題点があった。
の狭い安価なＡ／Ｄコンバータを使用すると、階調が不
足してしまい、その結果、画質の劣化をもたらしてしま
うという問題点があった。
【０００６】したがって、この発明の目的は、少ないビ
ット数で精度の高い変換を行うことができるようなＡ／
Ｄコンバータを提供することにある。
ット数で精度の高い変換を行うことができるようなＡ／
Ｄコンバータを提供することにある。
【０００７】
【課題を解決するための手段】この発明は、上述した課
題を解決するために、入力アナログ信号の電圧レベルを
所定のビット数で検出するための複数のコンパレータ
と、複数のコンパレータのそれぞれに対する基準電圧を
生成するためのラダー抵抗と、複数のコンパレータの出
力をディジタルデータに変換するためのデコーダとを有
し、変換されたディジタルデータが入力アナログ信号の
特性に対して非線形特性を持つようにラダー抵抗の抵抗
値を設定するようにしたことを特徴とするＡ／Ｄコンバ
ータである。
題を解決するために、入力アナログ信号の電圧レベルを
所定のビット数で検出するための複数のコンパレータ
と、複数のコンパレータのそれぞれに対する基準電圧を
生成するためのラダー抵抗と、複数のコンパレータの出
力をディジタルデータに変換するためのデコーダとを有
し、変換されたディジタルデータが入力アナログ信号の
特性に対して非線形特性を持つようにラダー抵抗の抵抗
値を設定するようにしたことを特徴とするＡ／Ｄコンバ
ータである。
【０００８】上述したように、この発明は、コンパレー
タに対して基準電圧を生成するラダー抵抗の抵抗値が、
入力アナログ信号のレベルに応じて変えられている。そ
のため、低レベルの入力アナログ信号に対してより細か
くレベル検出を行うことができる。
タに対して基準電圧を生成するラダー抵抗の抵抗値が、
入力アナログ信号のレベルに応じて変えられている。そ
のため、低レベルの入力アナログ信号に対してより細か
くレベル検出を行うことができる。
【０００９】
【発明の実施の形態】以下、この発明の実施の一形態
を、図面を参照しながら説明する。図１は、この発明の
実施の一形態によるＡ／Ｄコンバータの構成の一例を示
す。この発明によるＡ／Ｄコンバータは、コンパレータ
に対する比較電位を形成するためのラダー抵抗の抵抗値
を入力レベルに応じて変え、変換特性に非直線特性を持
たせることによって変換精度を上げ、ディジタルデータ
において再度リニア特性に戻すような構成とされる。
を、図面を参照しながら説明する。図１は、この発明の
実施の一形態によるＡ／Ｄコンバータの構成の一例を示
す。この発明によるＡ／Ｄコンバータは、コンパレータ
に対する比較電位を形成するためのラダー抵抗の抵抗値
を入力レベルに応じて変え、変換特性に非直線特性を持
たせることによって変換精度を上げ、ディジタルデータ
において再度リニア特性に戻すような構成とされる。
【００１０】このＡ／Ｄコンバータにおいては、データ
幅が８ビットとされ、２8 −１＝２５５個のコンパレー
タ１1 〜１255 を有する。これらコンパレータ１1 〜１
255のそれぞれは、基準電圧が供給される基準入力端、
および、この基準電圧に対して比較対象となる電圧が供
給される比較入力端を有し、比較入力端に供給された電
圧が基準入力端に供給された電圧より高い場合には例え
ば‘１’を出力し、基準電圧より低い場合には例えば
‘０’を出力する。
幅が８ビットとされ、２8 −１＝２５５個のコンパレー
タ１1 〜１255 を有する。これらコンパレータ１1 〜１
255のそれぞれは、基準電圧が供給される基準入力端、
および、この基準電圧に対して比較対象となる電圧が供
給される比較入力端を有し、比較入力端に供給された電
圧が基準入力端に供給された電圧より高い場合には例え
ば‘１’を出力し、基準電圧より低い場合には例えば
‘０’を出力する。
【００１１】これらコンパレータ１1 〜１255 の比較入
力端は、それぞれ互いに結合されており、ここに入力ア
ナログ信号が供給される。また、これらコンパレータ１
1 〜１255 の基準入力端のそれぞれには、ラダー抵抗２
1 〜２255 が接続される。さらに、コンパレータ１1 の
基準入力端には、最高レベルを規定する電圧を供給す
る、基準電圧Ｖｔが供給され、ラダー抵抗２255 には、
最低レベルを規定する電圧を供給する基準電圧Ｖｂが供
給される。これら基準電圧ＶｔおよびＶｂによって、入
力アナログ信号のダイナミックレンジが０〜１の値に規
格化される。なお、このときＶｔ＞Ｖｂである。
力端は、それぞれ互いに結合されており、ここに入力ア
ナログ信号が供給される。また、これらコンパレータ１
1 〜１255 の基準入力端のそれぞれには、ラダー抵抗２
1 〜２255 が接続される。さらに、コンパレータ１1 の
基準入力端には、最高レベルを規定する電圧を供給す
る、基準電圧Ｖｔが供給され、ラダー抵抗２255 には、
最低レベルを規定する電圧を供給する基準電圧Ｖｂが供
給される。これら基準電圧ＶｔおよびＶｂによって、入
力アナログ信号のダイナミックレンジが０〜１の値に規
格化される。なお、このときＶｔ＞Ｖｂである。
【００１２】ラダー抵抗２1 〜２255 の抵抗値は、従来
のＡ／Ｄコンバータではすべて同じ値に設定されるが、
この発明においては、入力電圧のレベルに応じて変えら
れる。すなわち、入力電圧の低いレベルを検出するため
の基準電圧を生成する、１２８個のラダー抵抗２128 〜
２255 の抵抗値をＲとした場合、入力電圧の中レベルを
検出するための基準電圧を生成する６４個のラダー抵抗
２64〜２127 が倍の２Ｒ、そして、入力電圧の高レベル
を検出するための基準電圧を生成する６３個のラダー抵
抗２1 〜２63がさらに倍の４Ｒとされる。
のＡ／Ｄコンバータではすべて同じ値に設定されるが、
この発明においては、入力電圧のレベルに応じて変えら
れる。すなわち、入力電圧の低いレベルを検出するため
の基準電圧を生成する、１２８個のラダー抵抗２128 〜
２255 の抵抗値をＲとした場合、入力電圧の中レベルを
検出するための基準電圧を生成する６４個のラダー抵抗
２64〜２127 が倍の２Ｒ、そして、入力電圧の高レベル
を検出するための基準電圧を生成する６３個のラダー抵
抗２1 〜２63がさらに倍の４Ｒとされる。
【００１３】このようにラダー抵抗２1 〜２255 の抵抗
値を設定すると、ラダー抵抗２1 〜２63によって規定さ
れる基準電圧の間隔よりもラダー抵抗２64〜２127 によ
って規定される基準電圧の間隔が１／２と細かくされ、
さらに、ラダー抵抗２128 〜２255 によって規定される
基準電圧の間隔は、ラダー抵抗２1 〜２63によって規定
される基準電圧の間隔に対して１／４と、より細かくさ
れる。したがって、コンパレータ１1 〜１255 におい
て、入力アナログ信号に対して低いレベルの入力電圧に
対しては細かいレベルでの検出が行われ、高いレベルの
入力電圧に対しては、より粗いレベルでの検出が行われ
る。
値を設定すると、ラダー抵抗２1 〜２63によって規定さ
れる基準電圧の間隔よりもラダー抵抗２64〜２127 によ
って規定される基準電圧の間隔が１／２と細かくされ、
さらに、ラダー抵抗２128 〜２255 によって規定される
基準電圧の間隔は、ラダー抵抗２1 〜２63によって規定
される基準電圧の間隔に対して１／４と、より細かくさ
れる。したがって、コンパレータ１1 〜１255 におい
て、入力アナログ信号に対して低いレベルの入力電圧に
対しては細かいレベルでの検出が行われ、高いレベルの
入力電圧に対しては、より粗いレベルでの検出が行われ
る。
【００１４】アナログ信号入力端から入力アナログ信号
が供給され、ラダー抵抗２1 〜２255 によって生成され
た基準電圧によってこの供給された入力アナログ信号の
電圧のレベルがコンパレータ１1 〜１255 によって検出
されると、これらコンパレータ１1 〜１255 の出力は、
これらコンパレータ１1 〜１255 の数に対応する入力端
を有するデコーダ３に供給される。このデコーダ３は、
供給されたこれらコンパレータ１1 〜１255 の出力をデ
コードし、８ビットのディジタルデータＤ０〜Ｄ７とす
る。
が供給され、ラダー抵抗２1 〜２255 によって生成され
た基準電圧によってこの供給された入力アナログ信号の
電圧のレベルがコンパレータ１1 〜１255 によって検出
されると、これらコンパレータ１1 〜１255 の出力は、
これらコンパレータ１1 〜１255 の数に対応する入力端
を有するデコーダ３に供給される。このデコーダ３は、
供給されたこれらコンパレータ１1 〜１255 の出力をデ
コードし、８ビットのディジタルデータＤ０〜Ｄ７とす
る。
【００１５】図２は、このＡ／Ｄコンバータに供給され
た入力アナログ信号に対する、このデコーダ３からのデ
ィジタルデータ出力の関係を示す。入力アナログ信号の
レベルは、基準電圧ＶｔおよびＶｂによって規格化され
る。この規格化されたレベルに対して、上述のようにラ
ダー抵抗２1 〜２255 によって重みが付けられるため、
デコーダ３からの出力データは、入力アナログ信号の
（Ｖｔ−Ｖｂ）の１／４までのレベルが１２８段階、１
／４〜２／４までのレベルが６４段階、そして、２／４
〜４／４までのレベルが６４段階のディジタル値で出力
される。
た入力アナログ信号に対する、このデコーダ３からのデ
ィジタルデータ出力の関係を示す。入力アナログ信号の
レベルは、基準電圧ＶｔおよびＶｂによって規格化され
る。この規格化されたレベルに対して、上述のようにラ
ダー抵抗２1 〜２255 によって重みが付けられるため、
デコーダ３からの出力データは、入力アナログ信号の
（Ｖｔ−Ｖｂ）の１／４までのレベルが１２８段階、１
／４〜２／４までのレベルが６４段階、そして、２／４
〜４／４までのレベルが６４段階のディジタル値で出力
される。
【００１６】すなわち、入力アナログ信号の低いレベル
においてより細かい段階でディジタル値化され、入力ア
ナログ信号の高いレベルにおいてより粗い段階でディジ
タル値化される。一般に、ＣＣＤによる撮像によって得
られた撮像信号において、低レベルの信号に対しては、
階調精度を高くしないと、この撮像信号に基づく再生の
際に画質の劣化が顕著となる。それに対して、高レベル
の撮像信号に対しては、階調精度が粗くても、再生時の
画質の劣化が目立ちにくい。したがって、このように、
Ａ／Ｄ変換の際に、入力アナログ信号のレベルに対して
重み付けを行うと、実質的に階調精度を高めることがで
きる。
においてより細かい段階でディジタル値化され、入力ア
ナログ信号の高いレベルにおいてより粗い段階でディジ
タル値化される。一般に、ＣＣＤによる撮像によって得
られた撮像信号において、低レベルの信号に対しては、
階調精度を高くしないと、この撮像信号に基づく再生の
際に画質の劣化が顕著となる。それに対して、高レベル
の撮像信号に対しては、階調精度が粗くても、再生時の
画質の劣化が目立ちにくい。したがって、このように、
Ａ／Ｄ変換の際に、入力アナログ信号のレベルに対して
重み付けを行うと、実質的に階調精度を高めることがで
きる。
【００１７】このようにしてデコーダ３によって得られ
たディジタル出力は、デニー回路４に供給される。この
デニー回路４は、図２に示されるような特性のディジタ
ルデータに対して逆に重み付けを行い、リニアな特性の
ディジタルデータに変換する回路である。このデニー回
路は、例えばＲＯＭなどによるルックアップテーブルで
構成される。また、これは、シフト乗算器および加算器
との組み合わせで構成してもよい。
たディジタル出力は、デニー回路４に供給される。この
デニー回路４は、図２に示されるような特性のディジタ
ルデータに対して逆に重み付けを行い、リニアな特性の
ディジタルデータに変換する回路である。このデニー回
路は、例えばＲＯＭなどによるルックアップテーブルで
構成される。また、これは、シフト乗算器および加算器
との組み合わせで構成してもよい。
【００１８】図３は、このデニー回路４の入出力特性の
例を示す。ディジタル変換時に抵抗値がＲのラダー抵抗
２128 〜２255 でレベル検出をされた入力レベル‘０’
〜‘１２７’のデータは、そのまま‘０’〜‘１２７’
のレベルで出力される。それに対して、抵抗値が２Ｒの
ラダー抵抗２64〜２127 でレベル検出をされた入力レベ
ル‘１２８’〜‘１９１’のデータは、‘１２８’〜
‘２５５’のレベルに伸長される。また、抵抗値が４Ｒ
のラダー抵抗２1 〜２63でレベル検出をされた入力レベ
ル‘１９２’〜‘２５５’のデータは、‘２５６’〜
‘５１１’のレベルに伸長される。
例を示す。ディジタル変換時に抵抗値がＲのラダー抵抗
２128 〜２255 でレベル検出をされた入力レベル‘０’
〜‘１２７’のデータは、そのまま‘０’〜‘１２７’
のレベルで出力される。それに対して、抵抗値が２Ｒの
ラダー抵抗２64〜２127 でレベル検出をされた入力レベ
ル‘１２８’〜‘１９１’のデータは、‘１２８’〜
‘２５５’のレベルに伸長される。また、抵抗値が４Ｒ
のラダー抵抗２1 〜２63でレベル検出をされた入力レベ
ル‘１９２’〜‘２５５’のデータは、‘２５６’〜
‘５１１’のレベルに伸長される。
【００１９】このように、入力アナログ信号のレベル検
出の際に、入力信号のレベルに応じて検出精度が変えら
れているため、８ビットでディジタル変換されたデータ
に対して、実質的に９ビットの精度を持たせることがで
きる。このデニー回路４からの出力は、Ｏ０〜Ｏ８の９
ビットのデータ幅を持つディジタルデータとして出力さ
れる。
出の際に、入力信号のレベルに応じて検出精度が変えら
れているため、８ビットでディジタル変換されたデータ
に対して、実質的に９ビットの精度を持たせることがで
きる。このデニー回路４からの出力は、Ｏ０〜Ｏ８の９
ビットのデータ幅を持つディジタルデータとして出力さ
れる。
【００２０】なお、上述の説明では、この発明が８ビッ
トのＡ／Ｄコンバータに適用されるとしたが、これはこ
の例に限定されるものではない。すなわち、この発明
は、１０ビット、１６ビットなどの、より高いビットの
Ａ／Ｄコンバータに対しても適用できるものである。ま
た、勿論、８ビットより低いビットのＡ／Ｄコンバータ
に対しても適用できる。
トのＡ／Ｄコンバータに適用されるとしたが、これはこ
の例に限定されるものではない。すなわち、この発明
は、１０ビット、１６ビットなどの、より高いビットの
Ａ／Ｄコンバータに対しても適用できるものである。ま
た、勿論、８ビットより低いビットのＡ／Ｄコンバータ
に対しても適用できる。
【００２１】
【発明の効果】以上説明したように、この発明によれ
ば、入力アナログ信号のレベル検出に用いられるラダー
抵抗が入力アナログ信号のレベルに応じて変えられてい
る。そのため、この発明を用いることにより、回路規模
を増やすこと無く１ビット分高精度なＡ／Ｄコンバータ
を構成することができる効果がある。
ば、入力アナログ信号のレベル検出に用いられるラダー
抵抗が入力アナログ信号のレベルに応じて変えられてい
る。そのため、この発明を用いることにより、回路規模
を増やすこと無く１ビット分高精度なＡ／Ｄコンバータ
を構成することができる効果がある。
【００２２】また、この発明は、低レベル信号の階調を
細かく検出し、高レベル信号の階調を粗く検出して入力
アナログ信号に対するディジタル変換を行っている。そ
のため、この発明によるＡ／Ｄコンバータを、ディジタ
ルビデオカメラのＣＣＤ出力などに対する、映像信号用
のＡ／Ｄコンバータとして用いることによって、１ビッ
ト分階調の細かなＡ／Ｄコンバータを用いた場合と同様
の画質を得ることができる効果がある。
細かく検出し、高レベル信号の階調を粗く検出して入力
アナログ信号に対するディジタル変換を行っている。そ
のため、この発明によるＡ／Ｄコンバータを、ディジタ
ルビデオカメラのＣＣＤ出力などに対する、映像信号用
のＡ／Ｄコンバータとして用いることによって、１ビッ
ト分階調の細かなＡ／Ｄコンバータを用いた場合と同様
の画質を得ることができる効果がある。
【図１】この発明の実施の一形態によるＡ／Ｄコンバー
タの構成の一例を示すブロック図である。
タの構成の一例を示すブロック図である。
【図２】入力アナログ信号に対するデコーダからのディ
ジタルデータ出力の関係の例を示す略線図である。
ジタルデータ出力の関係の例を示す略線図である。
【図３】デニー回路の入出力特性の例を示す略線図であ
る。
る。
１1 〜１255 ・・・コンパレータ、２1 〜２255 ・・・
ラダー抵抗、３・・・デコーダ、４・・・デニー回路
ラダー抵抗、３・・・デコーダ、４・・・デニー回路
Claims (4)
- 【請求項１】 並列比較型のＡ／Ｄコンバータにおい
て、 入力アナログ信号の電圧レベルを所定のビット数で検出
するための複数のコンパレータと、 上記複数のコンパレータのそれぞれに対する基準電圧を
生成するためのラダー抵抗と、 上記複数のコンパレータの出力をディジタルデータに変
換するためのデコーダとを有し、 上記変換されたディジタルデータが上記入力アナログ信
号の特性に対して非線形特性を持つように上記ラダー抵
抗の抵抗値を設定するようにしたことを特徴とするＡ／
Ｄコンバータ。 - 【請求項２】 請求項１に記載のＡ／Ｄコンバータにお
いて、 上記ラダー抵抗の抵抗値の比は、上記入力アナログ信号
のダイナミックレンジを０〜１に規格化した場合に、Ｌ
ＳＢ側の値から、０〜１／４の範囲で１、１／４〜１／
２の範囲で２、１／２〜１の範囲で４とすることを特徴
とするＡ／Ｄコンバータ。 - 【請求項３】 請求項１に記載のＡ／Ｄコンバータにお
いて、 上記デコーダの出力が供給されるデニー回路をさらに有
し、 上記デニー回路は、上記非線形特性に変換された上記デ
ィジタルデータを線型特性に変換することを特徴とする
Ａ／Ｄコンバータ。 - 【請求項４】 請求項２に記載のＡ／Ｄコンバータにお
いて、 上記デコーダの出力が供給されるデニー回路をさらに有
し、 上記デニー回路は、上記デコーダから供給された出力デ
ータに対して、ＬＳＢからＭＳＢの範囲において、０〜
１／２の範囲では１倍し、１／２〜３／４の範囲では２
倍し、３／４の範囲では４倍することによって、上記非
線形変換特性によって変換された上記ディジタルデータ
を線型特性に変換することを特徴とするＡ／Ｄコンバー
タ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4791496A JPH09219643A (ja) | 1996-02-09 | 1996-02-09 | Ａ／ｄコンバータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4791496A JPH09219643A (ja) | 1996-02-09 | 1996-02-09 | Ａ／ｄコンバータ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09219643A true JPH09219643A (ja) | 1997-08-19 |
Family
ID=12788643
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4791496A Pending JPH09219643A (ja) | 1996-02-09 | 1996-02-09 | Ａ／ｄコンバータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09219643A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1327287C (zh) * | 2002-12-23 | 2007-07-18 | 艾勒博科技股份有限公司 | 图像信号处理系统 |
| JP2008263613A (ja) * | 2007-04-11 | 2008-10-30 | Mediatek Inc | 不均一なａｄｃ分解能を有するデータ読み出しシステム及び関連の方法 |
| JP2013081227A (ja) * | 2010-03-16 | 2013-05-02 | Nec Corp | デジタル受信機及びそれを用いた光通信システム |
-
1996
- 1996-02-09 JP JP4791496A patent/JPH09219643A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
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