JPH0922108A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH0922108A JPH0922108A JP22008595A JP22008595A JPH0922108A JP H0922108 A JPH0922108 A JP H0922108A JP 22008595 A JP22008595 A JP 22008595A JP 22008595 A JP22008595 A JP 22008595A JP H0922108 A JPH0922108 A JP H0922108A
- Authority
- JP
- Japan
- Prior art keywords
- active region
- mask
- semiconductor device
- manufacturing
- pattern
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
- Preparing Plates And Mask In Photomechanical Process (AREA)
Abstract
(57)【要約】
【課題】 リソグラフィ、露光照明系、レジスト、マス
ク技術によらずに、簡易且つ効果的に活性領域の鈍りを
抑制し、微細化および高信頼性が図れる半導体装置の製
造方法を提供する。 【解決手段】 コーナー部を有する活性領域１をリソグ
ラフィにより形成する工程を含む半導体装置の製造方法
において、マスク上の活性領域１のコーナー部に対応す
る部分にリソグラフィで解像しない程度の大きさの凹部
７ｄを有するようにレイアウトされたパターン７を用い
て露光する工程を含んでいる。
ク技術によらずに、簡易且つ効果的に活性領域の鈍りを
抑制し、微細化および高信頼性が図れる半導体装置の製
造方法を提供する。 【解決手段】 コーナー部を有する活性領域１をリソグ
ラフィにより形成する工程を含む半導体装置の製造方法
において、マスク上の活性領域１のコーナー部に対応す
る部分にリソグラフィで解像しない程度の大きさの凹部
７ｄを有するようにレイアウトされたパターン７を用い
て露光する工程を含んでいる。
Description
【０００１】
【発明の属する技術分野】本発明は、リソグラフィ技術
により半導体装置を製造する半導体装置の製造方法に関
する。
により半導体装置を製造する半導体装置の製造方法に関
する。
【０００２】
【従来の技術】近年、集積回路を構成しているＭＯＳト
ランジスタの微細化が進み、いわゆるディープサブミク
ロンの世代に入ろうとしており、ゲート長が０．５〜
０．３５μｍ、ゲート幅（チャネル幅）が１〜２μｍを
下回るトランジスタが実現されようとしている。ゲート
幅が１μｍ程度以下の狭チャネルトランジスタにおいて
は、例えば、図１０（ａ）に示すように、ソース及びド
レイン電極用コンタクト部（コンタクトホール）４の幅
と該コンタクト部４の周辺の活性領域（拡散領域）１の
余裕を考慮すれば、当該コンタクト部４となる活性領域
１の幅は、ゲート幅よりも大きくなり、活性領域１はド
ッグボーンと呼ばれる形状となる。なお、図中の２は素
子分離領域を表し、１，３，４はマスクのパターンを表
している。
ランジスタの微細化が進み、いわゆるディープサブミク
ロンの世代に入ろうとしており、ゲート長が０．５〜
０．３５μｍ、ゲート幅（チャネル幅）が１〜２μｍを
下回るトランジスタが実現されようとしている。ゲート
幅が１μｍ程度以下の狭チャネルトランジスタにおいて
は、例えば、図１０（ａ）に示すように、ソース及びド
レイン電極用コンタクト部（コンタクトホール）４の幅
と該コンタクト部４の周辺の活性領域（拡散領域）１の
余裕を考慮すれば、当該コンタクト部４となる活性領域
１の幅は、ゲート幅よりも大きくなり、活性領域１はド
ッグボーンと呼ばれる形状となる。なお、図中の２は素
子分離領域を表し、１，３，４はマスクのパターンを表
している。
【０００３】上記レイアウトでマスクを作製し、トラン
ジスタを形成した場合は、ゲート幅が狭くなるにつれ
て、トランジスタの諸特性（例えば、最大相互コンダク
タンスｇｍmax 等）に対するゲート幅依存性の線形性が
損なわれることが、「Ｐｒｏｃ，ＩＥＥＥ ＩＣＭＴ
Ｓ，Ｖｏ１６，Ｍａｒｃｈ １９９３，Ｐ．１３３」で
指摘されている。図１１は、この文献に示されたもので
あり、ｇｍmax に対するゲート幅依存性（ゲート長が
０．９μｍの場合）を示したグラフである。この図によ
れば、ゲート幅が２μｍ以下の領域で線形性が損なわれ
ることが分かる。
ジスタを形成した場合は、ゲート幅が狭くなるにつれ
て、トランジスタの諸特性（例えば、最大相互コンダク
タンスｇｍmax 等）に対するゲート幅依存性の線形性が
損なわれることが、「Ｐｒｏｃ，ＩＥＥＥ ＩＣＭＴ
Ｓ，Ｖｏ１６，Ｍａｒｃｈ １９９３，Ｐ．１３３」で
指摘されている。図１１は、この文献に示されたもので
あり、ｇｍmax に対するゲート幅依存性（ゲート長が
０．９μｍの場合）を示したグラフである。この図によ
れば、ゲート幅が２μｍ以下の領域で線形性が損なわれ
ることが分かる。
【０００４】図１０（ｂ）は、同図（ａ）のレイアウト
のマスクを用いて形成したときの実際のトランジスタの
仕上がりの状態を示した説明図である。前述した線形性
の劣化は、活性領域１のコーナー部の仕上がりの鈍りに
よって実効的なゲート幅が増大することにより生じるこ
とが考えられ、短・狭チャネルであればあるほどトラン
ジスタ特性に与える影響が大きくなる。更には、アライ
メントずれが生じた場合、トランジスタ特性がさらに変
動し、ばらつきの原因となる。なお、調査の結果、図１
０（ａ）中の距離ｄが０．７μｍ以上の場合には、活性
領域１のコーナー部の鈍りの影響（前記直線性の劣化）
が殆どないことを確認したが、このように距離ｄとして
０．７μｍ以上を確保することは微細化を損なうことに
なるので、好ましい解決手段とはいえない。
のマスクを用いて形成したときの実際のトランジスタの
仕上がりの状態を示した説明図である。前述した線形性
の劣化は、活性領域１のコーナー部の仕上がりの鈍りに
よって実効的なゲート幅が増大することにより生じるこ
とが考えられ、短・狭チャネルであればあるほどトラン
ジスタ特性に与える影響が大きくなる。更には、アライ
メントずれが生じた場合、トランジスタ特性がさらに変
動し、ばらつきの原因となる。なお、調査の結果、図１
０（ａ）中の距離ｄが０．７μｍ以上の場合には、活性
領域１のコーナー部の鈍りの影響（前記直線性の劣化）
が殆どないことを確認したが、このように距離ｄとして
０．７μｍ以上を確保することは微細化を損なうことに
なるので、好ましい解決手段とはいえない。
【０００５】更に、ディープサブミクロン世代以降は、
従来より用いられているｉ線ステッパによるリソグラフ
ィ技術が限界に近づくため、ゲート長の短いゲート電極
の端部に丸まりが生じたり、規定のレイアウトに比べて
仕上がり形状が活性領域側に削られる現象が生じる。特
に、図１２（ａ）に示すレイアウトのマスクを用いて実
際にトランジスタを製造した場合において、同図（ｂ）
に示すように、ゲート電極端部の丸まりと活性領域の鈍
りとアライメントずれが重なって起こると、ソース／ド
レイン間でショートに近いリークが発生するという問題
もある。
従来より用いられているｉ線ステッパによるリソグラフ
ィ技術が限界に近づくため、ゲート長の短いゲート電極
の端部に丸まりが生じたり、規定のレイアウトに比べて
仕上がり形状が活性領域側に削られる現象が生じる。特
に、図１２（ａ）に示すレイアウトのマスクを用いて実
際にトランジスタを製造した場合において、同図（ｂ）
に示すように、ゲート電極端部の丸まりと活性領域の鈍
りとアライメントずれが重なって起こると、ソース／ド
レイン間でショートに近いリークが発生するという問題
もある。
【０００６】このような種々の問題点が指摘されるな
か、露光照明系、レジスト、マスク技術、或いはマスク
パターン設計技術等の改良により、上記問題点の解決が
試みられている。
か、露光照明系、レジスト、マスク技術、或いはマスク
パターン設計技術等の改良により、上記問題点の解決が
試みられている。
【０００７】
【発明が解決しようとする課題】例えば、「サイエンス
フォーラム最新版超ＬＳＩプロセスデータハンドブッ
ク，１９９４年３月，Ｐ１２１」には、ＫｒＦレーザや
ＡｒＦレーザなどを光源として用いたエキシマレーザリ
ソグラフィや、ＥＢ（電子線）直接描画技術、或いはＸ
線リソグラフィ技術が提案されている。
フォーラム最新版超ＬＳＩプロセスデータハンドブッ
ク，１９９４年３月，Ｐ１２１」には、ＫｒＦレーザや
ＡｒＦレーザなどを光源として用いたエキシマレーザリ
ソグラフィや、ＥＢ（電子線）直接描画技術、或いはＸ
線リソグラフィ技術が提案されている。
【０００８】しかし、かかる技術は、未解決の問題が数
多くあり、ｉ線ステッパに取って代わる技術に成長する
までには、更に研究が必要である。
多くあり、ｉ線ステッパに取って代わる技術に成長する
までには、更に研究が必要である。
【０００９】また、「日経マイクロデバイス１９９２年
４月号，Ｐ２２」には、サブハーフミクロン世代までｉ
線ステッパで乗り切るための技術として、変形照射法等
の露光照明系技術、感光剤の新たな材料設計等にかかわ
るレジスト技術、或いは位相シフトマスク等のマスク技
術等を向上させる技術が提案されている。
４月号，Ｐ２２」には、サブハーフミクロン世代までｉ
線ステッパで乗り切るための技術として、変形照射法等
の露光照明系技術、感光剤の新たな材料設計等にかかわ
るレジスト技術、或いは位相シフトマスク等のマスク技
術等を向上させる技術が提案されている。
【００１０】しかし、かかる技術では、コストの増大や
スループットの低下、或いは効果のパターン依存性等の
幾つかの問題点を有しており、前述のゲート電極端部の
丸まり或いは細りの問題を簡単且つ確実に解決すること
ができない。
スループットの低下、或いは効果のパターン依存性等の
幾つかの問題点を有しており、前述のゲート電極端部の
丸まり或いは細りの問題を簡単且つ確実に解決すること
ができない。
【００１１】本発明は、上記の事情に鑑み、リソグラフ
ィ、露光照明系、レジスト、或いはマスク技術によらず
に、簡易且つ効果的に活性領域の鈍りを抑制し、微細化
および高信頼性が期待できる半導体装置の製造方法を提
供することを目的とする。
ィ、露光照明系、レジスト、或いはマスク技術によらず
に、簡易且つ効果的に活性領域の鈍りを抑制し、微細化
および高信頼性が期待できる半導体装置の製造方法を提
供することを目的とする。
【００１２】
【課題を解決するための手段】本発明の半導体装置の製
造方法は、コーナー部を有する活性領域をリソグラフィ
により形成する工程を含む半導体装置の製造方法におい
て、マスク上の活性領域のコーナー部に対応する部分に
リソグラフィで解像しない程度の大きさの凹部若しくは
凸部、又は前記コーナー部の近傍に対応する部分にダミ
ーパターン部を有するようにレイアウトされたマスクを
用いて露光する工程を含むことを特徴とする。
造方法は、コーナー部を有する活性領域をリソグラフィ
により形成する工程を含む半導体装置の製造方法におい
て、マスク上の活性領域のコーナー部に対応する部分に
リソグラフィで解像しない程度の大きさの凹部若しくは
凸部、又は前記コーナー部の近傍に対応する部分にダミ
ーパターン部を有するようにレイアウトされたマスクを
用いて露光する工程を含むことを特徴とする。
【００１３】又、本発明の半導体装置の製造方法は、略
２７０°の角度のコーナー部を有する活性領域を形成す
る工程を含む半導体装置の製造方法において、マスク上
の活性領域のコーナー部に対応する部分にリソグラフィ
で解像しない程度の大きさの凹部、又は前記コーナー部
の近傍に対応する部分にダミーパターン部を有するよう
にレイアウトされたマスクを用いて露光する工程を含む
ことを特徴とする。
２７０°の角度のコーナー部を有する活性領域を形成す
る工程を含む半導体装置の製造方法において、マスク上
の活性領域のコーナー部に対応する部分にリソグラフィ
で解像しない程度の大きさの凹部、又は前記コーナー部
の近傍に対応する部分にダミーパターン部を有するよう
にレイアウトされたマスクを用いて露光する工程を含む
ことを特徴とする。
【００１４】前記の凹部、凸部、またはダミーパターン
部の各辺部を０．０５μｍ以上としてもよい。また、ゲ
ート電極の端部が前記活性領域のコーナー部に近接する
素子分離領域上に存在し、且つ、前記ゲート電極とこれ
と隣り合う前記コーナー部の辺との距離を０．７μｍ以
下としてもよい。また、チャネル部のゲート幅方向の長
さを２μｍ以下としてもよい。また、ゲート電極のゲー
ト長を０．５μｍ以下としてもよい。
部の各辺部を０．０５μｍ以上としてもよい。また、ゲ
ート電極の端部が前記活性領域のコーナー部に近接する
素子分離領域上に存在し、且つ、前記ゲート電極とこれ
と隣り合う前記コーナー部の辺との距離を０．７μｍ以
下としてもよい。また、チャネル部のゲート幅方向の長
さを２μｍ以下としてもよい。また、ゲート電極のゲー
ト長を０．５μｍ以下としてもよい。
【００１５】上記の構成によれば、活性領域の周辺のパ
ターンの仕上がりに悪影響を与えることなく、簡易かつ
効果的に活性領域の仕上がり形状における鈍りを小さく
することができる。
ターンの仕上がりに悪影響を与えることなく、簡易かつ
効果的に活性領域の仕上がり形状における鈍りを小さく
することができる。
【００１６】そして、ゲート電極の端部が前記活性領域
のコーナー部に近接する素子分離領域上に存在し、前記
ゲート電極とこれと隣り合う前記コーナー部の辺との距
離を０．７μｍ以下とする場合において、また、チャネ
ル部のゲート幅方向の長さを２μｍ以下としたり、ゲー
ト電極のゲート長を０．５μｍ以下とする場合において
は特に顕著に生じがちなゲート幅の実効的増大によるト
ランジスタ特性のバラツキを防止することができる。
のコーナー部に近接する素子分離領域上に存在し、前記
ゲート電極とこれと隣り合う前記コーナー部の辺との距
離を０．７μｍ以下とする場合において、また、チャネ
ル部のゲート幅方向の長さを２μｍ以下としたり、ゲー
ト電極のゲート長を０．５μｍ以下とする場合において
は特に顕著に生じがちなゲート幅の実効的増大によるト
ランジスタ特性のバラツキを防止することができる。
【００１７】また、ゲート電極のゲート長を０．５μｍ
以下とする場合には、ゲート電極の短部で丸まりが生じ
易く、前記コーナー部に鈍りが生じた上にアライメント
ずれが生じたときには、ソース／ドレイン間のショート
に近いリークが生じてしまうが、本発明によれば、これ
を防止することができる。
以下とする場合には、ゲート電極の短部で丸まりが生じ
易く、前記コーナー部に鈍りが生じた上にアライメント
ずれが生じたときには、ソース／ドレイン間のショート
に近いリークが生じてしまうが、本発明によれば、これ
を防止することができる。
【００１８】また、凹部、凸部、またはダミーパターン
部の各辺部を０．０５μｍ以上とする場合は、例えば、
ｉ線ステッパによる５倍レティクル縮小露光技術を用い
ることができ、コストを増大させることなくレイアウト
形状に近い仕上がり形状を実現できる。
部の各辺部を０．０５μｍ以上とする場合は、例えば、
ｉ線ステッパによる５倍レティクル縮小露光技術を用い
ることができ、コストを増大させることなくレイアウト
形状に近い仕上がり形状を実現できる。
【００１９】
【発明の実施の形態】以下、本発明の実施の形態を図に
基づいて説明する。
基づいて説明する。
【００２０】本発明の半導体装置の製造方法は、コーナ
ー部を有する活性領域をリソグラフィにより形成する工
程を含む半導体装置の製造方法であって、以下の図１等
に示すように、マスク上の活性領域のコーナー部に対応
する部分にリソグラフィで解像しない程度の大きさの凹
部を有するようにレイアウトされたマスク７を用いて露
光する工程を含む方法である。
ー部を有する活性領域をリソグラフィにより形成する工
程を含む半導体装置の製造方法であって、以下の図１等
に示すように、マスク上の活性領域のコーナー部に対応
する部分にリソグラフィで解像しない程度の大きさの凹
部を有するようにレイアウトされたマスク７を用いて露
光する工程を含む方法である。
【００２１】図１（ａ）は本発明の半導体装置の製造方
法で用いる活性領域形成用マスクのパターン７を示して
おり、同図（ｂ）は上記パターン７を用いた場合のシミ
ュレーションによる光強度分布を示している。上記図１
（ａ）のパターン７は、マスク上の活性領域１の角度が
２７０°のコーナー部に対応する部分にリソグラフィで
解像しない程度の大きさの凹部７ｂが主パターン７ａに
連続して形成されたものである。凹部７ｂは、正方形状
をなし、その直角部を挟む二辺を前記コーナー部の二辺
に平行にしての当該コーナー部に幾分深く入り込むよう
にしてある。
法で用いる活性領域形成用マスクのパターン７を示して
おり、同図（ｂ）は上記パターン７を用いた場合のシミ
ュレーションによる光強度分布を示している。上記図１
（ａ）のパターン７は、マスク上の活性領域１の角度が
２７０°のコーナー部に対応する部分にリソグラフィで
解像しない程度の大きさの凹部７ｂが主パターン７ａに
連続して形成されたものである。凹部７ｂは、正方形状
をなし、その直角部を挟む二辺を前記コーナー部の二辺
に平行にしての当該コーナー部に幾分深く入り込むよう
にしてある。
【００２２】図２（ａ）は、本発明の半導体装置の製造
方法で用いるマスクの他のパターン７を示しており、同
図（ｂ）は上記パターン７を用いた場合のシミュレーシ
ョンによる光強度分布を示している。上記図１（ａ）の
パターン７は、マスク上の活性領域１の角度が２７０°
のコーナー部に対応する部分に凹部７ｃが主パターン７
ａに連続して形成されたものである。凹部７ｃは、前記
の凹部７ｂよりも辺長が長い正方形状をなし、その直角
部を挟む二辺を前記コーナー部の二辺に平行にしての当
該コーナー部に幾分深く入り込むようにしてある。
方法で用いるマスクの他のパターン７を示しており、同
図（ｂ）は上記パターン７を用いた場合のシミュレーシ
ョンによる光強度分布を示している。上記図１（ａ）の
パターン７は、マスク上の活性領域１の角度が２７０°
のコーナー部に対応する部分に凹部７ｃが主パターン７
ａに連続して形成されたものである。凹部７ｃは、前記
の凹部７ｂよりも辺長が長い正方形状をなし、その直角
部を挟む二辺を前記コーナー部の二辺に平行にしての当
該コーナー部に幾分深く入り込むようにしてある。
【００２３】図２（ａ）は、本発明の半導体装置の製造
方法で用いるマスクの他のパターン７を示しており、同
図（ｂ）は上記パターン７を用いた場合のシミュレーシ
ョンによる光強度分布を示している。上記図１（ａ）の
パターン７は、マスク上の活性領域１の角度が２７０°
のコーナー部に対応する部分に凹部７ｄが主パターン７
ａに連続して形成されたものである。凹部７ｃは、長方
形状をなし、その長手方向に前記コーナー部に深く入り
込むようにしてある。
方法で用いるマスクの他のパターン７を示しており、同
図（ｂ）は上記パターン７を用いた場合のシミュレーシ
ョンによる光強度分布を示している。上記図１（ａ）の
パターン７は、マスク上の活性領域１の角度が２７０°
のコーナー部に対応する部分に凹部７ｄが主パターン７
ａに連続して形成されたものである。凹部７ｃは、長方
形状をなし、その長手方向に前記コーナー部に深く入り
込むようにしてある。
【００２４】図１（ｂ）乃至図３（ｂ）の光強度分布か
ら明らかなように、上記いずれのパターン７において
も、コーナー部の光強度が鋭く得られ、活性領域１のコ
ーナー部の鈍りを抑制できる。なお、比較のため、従来
のパターンによる光強度分布を図１３に示した。
ら明らかなように、上記いずれのパターン７において
も、コーナー部の光強度が鋭く得られ、活性領域１のコ
ーナー部の鈍りを抑制できる。なお、比較のため、従来
のパターンによる光強度分布を図１３に示した。
【００２５】また、以上示した凹部７ｂ，７ｃ，７ｄを
有するパターンに限られるものではなく、いかなる形状
であってもよく、また、主パターン部７ａから独立した
ダミーパターン部を有するマスクを用いてもよいもので
ある。
有するパターンに限られるものではなく、いかなる形状
であってもよく、また、主パターン部７ａから独立した
ダミーパターン部を有するマスクを用いてもよいもので
ある。
【００２６】図４は、活性領域１のコーナー部に近接す
る素子分離領域２上にゲート電極３の端部を形成する場
合に、活性領域形成のときに上記図３に示したパターン
７を有するマスクを用いる方法を示した図であって、同
図（ａ）は、上記パターン７等のレイアウトを示し、同
図（ｂ）は当該レイアウトを有する諸マスクによって実
際に形成されたゲート電極３や活性領域１を示してい
る。なお、図中の点線は、従来マスクのレイアウト及び
この従来マスクによる実際の仕上がり状態を示してい
る。また、図中の４はソース及びドレイン電極用コンタ
クト部（コンタクトホール）を示している。
る素子分離領域２上にゲート電極３の端部を形成する場
合に、活性領域形成のときに上記図３に示したパターン
７を有するマスクを用いる方法を示した図であって、同
図（ａ）は、上記パターン７等のレイアウトを示し、同
図（ｂ）は当該レイアウトを有する諸マスクによって実
際に形成されたゲート電極３や活性領域１を示してい
る。なお、図中の点線は、従来マスクのレイアウト及び
この従来マスクによる実際の仕上がり状態を示してい
る。また、図中の４はソース及びドレイン電極用コンタ
クト部（コンタクトホール）を示している。
【００２７】ゲート電極３の端部が前記活性領域１のコ
ーナー部に近接する素子分離領域２上に存在する場合に
おいて、前記ゲート電極３とこれと隣り合う前記コーナ
ー部の辺との距離ｄを０．７μｍ以下とすると、ゲート
電極３の端部の丸まりやアライメントずれにより、ゲー
ト幅の実効的増大によるトランジスタ特性のばらつき
や、前記図１２（ｂ）に示すようなソース／ドレイン間
のショートが起こりやすくなるが、前記図３に示したパ
ターン７のマスクを用いることにより、ゲート電極３の
端部の丸まりやアライメントずれが生じたとしても、図
４（ｂ）に示したように、活性領域１のコーナー部の鈍
りが軽減されるので、トランジスタ特性のばらつきの防
止、及びソース／ドレイン間のショートを防止すること
が可能となる。また、ゲート電極の端部の丸まりが特に
顕著になるのは、ゲート長が０．５μｍを下回るときで
あり、本発明はこのようにディープサブミクロンの世代
において特に有効となる。
ーナー部に近接する素子分離領域２上に存在する場合に
おいて、前記ゲート電極３とこれと隣り合う前記コーナ
ー部の辺との距離ｄを０．７μｍ以下とすると、ゲート
電極３の端部の丸まりやアライメントずれにより、ゲー
ト幅の実効的増大によるトランジスタ特性のばらつき
や、前記図１２（ｂ）に示すようなソース／ドレイン間
のショートが起こりやすくなるが、前記図３に示したパ
ターン７のマスクを用いることにより、ゲート電極３の
端部の丸まりやアライメントずれが生じたとしても、図
４（ｂ）に示したように、活性領域１のコーナー部の鈍
りが軽減されるので、トランジスタ特性のばらつきの防
止、及びソース／ドレイン間のショートを防止すること
が可能となる。また、ゲート電極の端部の丸まりが特に
顕著になるのは、ゲート長が０．５μｍを下回るときで
あり、本発明はこのようにディープサブミクロンの世代
において特に有効となる。
【００２８】図５は、ドッグボーン形状の活性領域１を
有する狭チャネルのトランジスタを製造する方法におい
て活性領域形成時に凹部８ａを有したパターン８を有す
るマスクを用いる方法を示した図であって、同図（ａ）
は、上記パターン８等のレイアウトを示し、同図（ｂ）
は当該レイアウトを有する諸マスクによって実際に形成
されたゲート電極３や活性領域１を示している。なお、
図中の点線は、従来マスクのレイアウト及びこの従来マ
スクによる実際の仕上がり状態を示している。また、図
中の４はソース及びドレイン電極用コンタクト部（コン
タクトホール）を示している。
有する狭チャネルのトランジスタを製造する方法におい
て活性領域形成時に凹部８ａを有したパターン８を有す
るマスクを用いる方法を示した図であって、同図（ａ）
は、上記パターン８等のレイアウトを示し、同図（ｂ）
は当該レイアウトを有する諸マスクによって実際に形成
されたゲート電極３や活性領域１を示している。なお、
図中の点線は、従来マスクのレイアウト及びこの従来マ
スクによる実際の仕上がり状態を示している。また、図
中の４はソース及びドレイン電極用コンタクト部（コン
タクトホール）を示している。
【００２９】活性領域１がドッグボーン形状を有し、前
記ゲート電極３とこれと隣り合う前記コーナー部の辺と
の距離ｄを０．７μｍ以下とし、ゲート長を０．５μｍ
以下とし、ゲート幅を２μｍ以下とする場合には、従来
例でも述べたが、ドッグボーン形状の活性領域１のコー
ナー部の仕上がりの鈍りや、アライメントずれによって
実効的なゲート幅が増大することが生じることが考えら
れ、短・狭チャネルであればあるほどトランジスタ特性
に与える影響が大きくなる。なお、この場合には、ゲー
ト電極の短部の丸まりによるソース／ドレイン間のショ
ートといった問題はクローズアップされない。
記ゲート電極３とこれと隣り合う前記コーナー部の辺と
の距離ｄを０．７μｍ以下とし、ゲート長を０．５μｍ
以下とし、ゲート幅を２μｍ以下とする場合には、従来
例でも述べたが、ドッグボーン形状の活性領域１のコー
ナー部の仕上がりの鈍りや、アライメントずれによって
実効的なゲート幅が増大することが生じることが考えら
れ、短・狭チャネルであればあるほどトランジスタ特性
に与える影響が大きくなる。なお、この場合には、ゲー
ト電極の短部の丸まりによるソース／ドレイン間のショ
ートといった問題はクローズアップされない。
【００３０】しかし、上記の図５（ｂ）から分かるよう
に、本発明によれば、活性領域のコーナー部の仕上がり
の鈍りが低減され、トランジスタ特性に与える影響を極
力少なくすることができる。即ち、本発明は、距離ｄが
０．７μｍ以下の場合に特に有効であり、また、前記実
行的なゲート幅増大がトランジスタ特性に与える影響が
特に顕著となるのはゲート長が０．５μｍを下回り、ゲ
ート幅が２μｍを下回るときであり、本発明は、このよ
うにディープサブミクロンの世代において特に有効とな
る。
に、本発明によれば、活性領域のコーナー部の仕上がり
の鈍りが低減され、トランジスタ特性に与える影響を極
力少なくすることができる。即ち、本発明は、距離ｄが
０．７μｍ以下の場合に特に有効であり、また、前記実
行的なゲート幅増大がトランジスタ特性に与える影響が
特に顕著となるのはゲート長が０．５μｍを下回り、ゲ
ート幅が２μｍを下回るときであり、本発明は、このよ
うにディープサブミクロンの世代において特に有効とな
る。
【００３１】図６（ａ），（ｂ），（ｃ）は、それぞれ
本発明の方法において用いるマスクパターンの他の例を
示した説明図である。この図６に示したパターン９は、
主パターン部９ａの角度９０°の角部分に種々の形状の
凸部９ｂ，９ｃ，９ｄを連続して形成したものである。
また、図７（ａ），（ｂ），（ｃ）は、図６（ａ），
（ｂ），（ｃ）に各々対応させて実際の仕上がり形状を
示した説明図である。
本発明の方法において用いるマスクパターンの他の例を
示した説明図である。この図６に示したパターン９は、
主パターン部９ａの角度９０°の角部分に種々の形状の
凸部９ｂ，９ｃ，９ｄを連続して形成したものである。
また、図７（ａ），（ｂ），（ｃ）は、図６（ａ），
（ｂ），（ｃ）に各々対応させて実際の仕上がり形状を
示した説明図である。
【００３２】図８（ａ），（ｂ），（ｃ）も、それぞれ
本発明の方法において用いるマスクパターンの他の例を
示した説明図である。この図８に示したパターン１０
は、主パターン部９ａの角度９０°の角部分に種々の形
状のダミーパターン部１０ｂ，１０ｃ，１０ｄを独立し
て形成したものである。また、図９（ａ），（ｂ），
（ｃ）は、図８（ａ），（ｂ），（ｃ）に各々対応させ
て実際の仕上がり形状を示した説明図である。なお、ダ
ミーパターン部は、いかなる形状（正方形や長方形に限
らない）を用いてもよく、また、各コーナー部に２個以
上形成してもよいものである。
本発明の方法において用いるマスクパターンの他の例を
示した説明図である。この図８に示したパターン１０
は、主パターン部９ａの角度９０°の角部分に種々の形
状のダミーパターン部１０ｂ，１０ｃ，１０ｄを独立し
て形成したものである。また、図９（ａ），（ｂ），
（ｃ）は、図８（ａ），（ｂ），（ｃ）に各々対応させ
て実際の仕上がり形状を示した説明図である。なお、ダ
ミーパターン部は、いかなる形状（正方形や長方形に限
らない）を用いてもよく、また、各コーナー部に２個以
上形成してもよいものである。
【００３３】これら図６及び図８に示したパターン例
は、活性領域１のコーナー部が９０°の場合に対応させ
た例であり、図７及び図９から明らかなように、当該コ
ーナー部の仕上がりにおける鈍りがかなり抑制されてい
ることが分かる。なお、これらの図において、図中の点
線は、従来パターン及びこの従来パターンによる実際の
仕上がり形状を示している。
は、活性領域１のコーナー部が９０°の場合に対応させ
た例であり、図７及び図９から明らかなように、当該コ
ーナー部の仕上がりにおける鈍りがかなり抑制されてい
ることが分かる。なお、これらの図において、図中の点
線は、従来パターン及びこの従来パターンによる実際の
仕上がり形状を示している。
【００３４】以上説明したマスクの凹部，凸部，ダミー
パターン部は、リソグラフィ工程で解像しないものであ
れば、かなり幅広い範囲の寸法でレイアウトが可能であ
り、特に、０．０５μｍ以上のグリッド上でレイアウト
すれば、既存のリソグラフィ技術に容易に適用できる。
パターン部は、リソグラフィ工程で解像しないものであ
れば、かなり幅広い範囲の寸法でレイアウトが可能であ
り、特に、０．０５μｍ以上のグリッド上でレイアウト
すれば、既存のリソグラフィ技術に容易に適用できる。
【００３５】即ち、既存のリソグラフィ技術は、ｉ線ス
テッパによる５倍レティクル（マスク）縮小露光であ
り、このレティクルのパターニングはＥＢ若しくはレー
ザによる直線描画で行っている。レイアウト上の最小グ
リッドが０．０５μｍとすれば、レティクル上の最小グ
リッドは０．２５μｍである。ＥＢ直接描画技術の可能
性としては、更に１０分の１程度の解像度を有している
が、最小グリッドを０．２５μｍより小さくすること
は、レティクル作製コストが増大すること、及びｉ線ス
テッパの解像度が追従できないこと、等により意味はな
いと考えられる。
テッパによる５倍レティクル（マスク）縮小露光であ
り、このレティクルのパターニングはＥＢ若しくはレー
ザによる直線描画で行っている。レイアウト上の最小グ
リッドが０．０５μｍとすれば、レティクル上の最小グ
リッドは０．２５μｍである。ＥＢ直接描画技術の可能
性としては、更に１０分の１程度の解像度を有している
が、最小グリッドを０．２５μｍより小さくすること
は、レティクル作製コストが増大すること、及びｉ線ス
テッパの解像度が追従できないこと、等により意味はな
いと考えられる。
【００３６】従って、従来の量産技術を利用しつつ本発
明を用いることを考慮すると、レイアウト上の最小グリ
ッドは０．０５μｍ程度にするのが効果的である。ただ
し、これに限定するものではなく、リソグラフィ技術が
向上し、０．０５μｍ以下のグリッドがレイアウトに使
用されるようになった場合は、解像度に応じて適宜凹凸
部或いはダミーパターン部の大きさを縮小すればよい。
明を用いることを考慮すると、レイアウト上の最小グリ
ッドは０．０５μｍ程度にするのが効果的である。ただ
し、これに限定するものではなく、リソグラフィ技術が
向上し、０．０５μｍ以下のグリッドがレイアウトに使
用されるようになった場合は、解像度に応じて適宜凹凸
部或いはダミーパターン部の大きさを縮小すればよい。
【００３７】なお、前記凹凸部或いはダミーパターン部
の大きさをレイアウト上の寸法で説明したが、マスク上
の寸法の場合は、例えば、前記縮小系ステッパにおける
５倍レティクル上では、５倍の寸法を用いることにな
る。
の大きさをレイアウト上の寸法で説明したが、マスク上
の寸法の場合は、例えば、前記縮小系ステッパにおける
５倍レティクル上では、５倍の寸法を用いることにな
る。
【００３８】また、半導体装置としては、ＭＯＳトラン
ジスタ、ＭＩＳ（Metal InsulaterSemiconductor ）、
ＳＯＳ（Silicon on Sapphire ）、ＳＯＩ（Silicon on
Insulator）、ＴＦＴ（Thin Film Transistor）等の、
ゲート電極を有し、マスクを用いてリソグラフィ工程に
よって該ゲート電極のパターニングを行う各種の種類の
絶縁ゲート型トラジスタに限らず、バイポーラトランジ
スタ等、活性領域（不純物拡散領域）を有し、マスクを
用いてリソグラフィ工程によって当該活性領域（不純物
拡散領域）のパターニングを行う半導体装置が含まれ
る。
ジスタ、ＭＩＳ（Metal InsulaterSemiconductor ）、
ＳＯＳ（Silicon on Sapphire ）、ＳＯＩ（Silicon on
Insulator）、ＴＦＴ（Thin Film Transistor）等の、
ゲート電極を有し、マスクを用いてリソグラフィ工程に
よって該ゲート電極のパターニングを行う各種の種類の
絶縁ゲート型トラジスタに限らず、バイポーラトランジ
スタ等、活性領域（不純物拡散領域）を有し、マスクを
用いてリソグラフィ工程によって当該活性領域（不純物
拡散領域）のパターニングを行う半導体装置が含まれ
る。
【００３９】
【発明の効果】以上のように、本発明によれば、活性領
域の周辺のパターンの仕上がりに悪影響を与えることな
く、簡易かつ効果的に活性領域の仕上がり形状における
鈍りを小さくし、レイアウト形状に近い仕上がり形状を
実現することができる。これにより、アライメントずれ
が生じてもトランジスタ特性の変動を抑え、ゲート電極
端部の丸まり等により生じがちなソース／ドレイン間の
ショートを防止することができる。また、ｉ線ステッパ
による５倍レティクル縮小露光技術を用い、コストを増
大させることなくレイアウト形状に近い仕上がり形状を
実現できるという効果を奏する。
域の周辺のパターンの仕上がりに悪影響を与えることな
く、簡易かつ効果的に活性領域の仕上がり形状における
鈍りを小さくし、レイアウト形状に近い仕上がり形状を
実現することができる。これにより、アライメントずれ
が生じてもトランジスタ特性の変動を抑え、ゲート電極
端部の丸まり等により生じがちなソース／ドレイン間の
ショートを防止することができる。また、ｉ線ステッパ
による５倍レティクル縮小露光技術を用い、コストを増
大させることなくレイアウト形状に近い仕上がり形状を
実現できるという効果を奏する。
【図１】同図（ａ）は、本発明の半導体装置の製造方法
に用いるマスクのパターンを示す説明であり、同図
（ｂ）は当該パターンによる光強度分布図である。
に用いるマスクのパターンを示す説明であり、同図
（ｂ）は当該パターンによる光強度分布図である。
【図２】同図（ａ）は、本発明の半導体装置の製造方法
に用いるマスクの他のパターンを示す説明であり、同図
（ｂ）は当該パターンによる光強度分布図である。
に用いるマスクの他のパターンを示す説明であり、同図
（ｂ）は当該パターンによる光強度分布図である。
【図３】同図（ａ）は、本発明の半導体装置の製造方法
に用いるマスクの他のパターンを示す説明であり、同図
（ｂ）は当該パターンによる光強度分布図である。
に用いるマスクの他のパターンを示す説明であり、同図
（ｂ）は当該パターンによる光強度分布図である。
【図４】同図（ａ）は本発明の半導体装置の製造方法に
おけるマスクレイアウト例を示す説明図であり、同図
（ｂ）は当該レイアウトによる活性領域の仕上がり形状
を示す説明図である。
おけるマスクレイアウト例を示す説明図であり、同図
（ｂ）は当該レイアウトによる活性領域の仕上がり形状
を示す説明図である。
【図５】同図（ａ）は本発明の半導体装置の製造方法に
おける他のマスクレイアウト例を示す説明図であり、同
図（ｂ）は当該レイアウトによる活性領域の仕上がり形
状を示す説明図である。
おける他のマスクレイアウト例を示す説明図であり、同
図（ｂ）は当該レイアウトによる活性領域の仕上がり形
状を示す説明図である。
【図６】同図（ａ）乃至（ｃ）は、本発明の半導体装置
の製造方法における他のマスクパターンを示す説明図で
ある。
の製造方法における他のマスクパターンを示す説明図で
ある。
【図７】同図（ａ）乃至（ｃ）は、図６のマスクパター
ンによる活性領域の仕上がり形状をそれぞれ示す説明図
である。
ンによる活性領域の仕上がり形状をそれぞれ示す説明図
である。
【図８】同図（ａ）乃至（ｃ）は、本発明の半導体装置
の製造方法における他のマスクパターンを示す説明図で
ある。
の製造方法における他のマスクパターンを示す説明図で
ある。
【図９】同図（ａ）乃至（ｃ）は、図８のマスクパター
ンによる活性領域の仕上がり形状をそれぞれ示す説明図
である。
ンによる活性領域の仕上がり形状をそれぞれ示す説明図
である。
【図１０】従来例を示す図であって、同図（ａ）は半導
体装置の製造方法におけるマスクレイアウト例を示す説
明図であり、同図（ｂ）は当該レイアウトによる活性領
域等の仕上がり形状を示す説明図である。
体装置の製造方法におけるマスクレイアウト例を示す説
明図であり、同図（ｂ）は当該レイアウトによる活性領
域等の仕上がり形状を示す説明図である。
【図１１】トランジスタの最大相互コンダクタンスｇｍ
max に対するゲート幅依存性を示したグラフである。
max に対するゲート幅依存性を示したグラフである。
【図１２】従来例を示す図であって、同図（ａ）は半導
体装置の製造方法におけるマスクレイアウト例を示す説
明図であり、同図（ｂ）は当該レイアウトによる活性領
域等の仕上がり形状を示す説明図である。
体装置の製造方法におけるマスクレイアウト例を示す説
明図であり、同図（ｂ）は当該レイアウトによる活性領
域等の仕上がり形状を示す説明図である。
【図１３】従来のマスクパターンによる光強度分布図で
ある。
ある。
１ ゲート電極 ２ 素子分離領域 ３ 活性領域 ４ コンタクトホール ７ マスクパターン ７ａ 主パターン部 ７ｂ 凹部 ７ｃ 凹部 ７ｄ 凹部 ８ マスクパターン ８ａ 凹部 ９ マスクパターン ９ａ 主パターン部 ９ｂ ダミーパターン部 ９ｃ ダミーパターン部 ９ｄ ダミーパターン部 １０ マスクパターン １０ａ主パターン部 １０ｂダミーパターン部 １０ｃダミーパターン部 １０ｄダミーパターン部
Claims (6)
- 【請求項１】 コーナー部を有する活性領域をリソグラ
フィにより形成する工程を含む半導体装置の製造方法に
おいて、マスク上の活性領域のコーナー部に対応する部
分にリソグラフィで解像しない程度の大きさの凹部又は
凸部又はダミーパターン部を有するようにレイアウトさ
れたマスクを用いて露光する工程を含むことを特徴とす
る半導体装置の製造方法。 - 【請求項２】 略２７０°の角度のコーナー部を有する
活性領域を形成する工程を含む半導体装置の製造方法に
おいて、マスク上の活性領域のコーナー部に対応する部
分にリソグラフィで解像しない程度の大きさの凹部又は
ダミーパターン部を有するようにレイアウトされたマス
クを用いて露光する工程を含むことを特徴とする半導体
装置の製造方法。 - 【請求項３】 前記の凹部、凸部、またはダミーパター
ン部の各辺部を０．０５μｍ以上とすることを特徴とす
る請求項１又は請求項２のいずれかに記載の半導体装置
の製造方法。 - 【請求項４】 前記活性領域のコーナー部に近接する素
子分離領域上にゲート電極の端部を形成し、且つ、前記
ゲート電極とこれと隣り合う前記コーナー部の辺との距
離を０．７μｍ以下とすることを特徴とする請求項２又
は請求項３に記載の半導体装置の製造方法。 - 【請求項５】 前記活性領域におけるチャネル部のゲー
ト幅方向の長さを２μｍ以下とすることを特徴とする請
求項４に記載の半導体装置の製造方法。 - 【請求項６】 前記ゲート電極のゲート長を０．５μｍ
以下とすることを特徴とする請求項４又は請求項５のい
ずれかに記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22008595A JP3419603B2 (ja) | 1995-05-01 | 1995-08-29 | 半導体装置の製造方法 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7-107660 | 1995-05-01 | ||
| JP10766095 | 1995-05-01 | ||
| JP22008595A JP3419603B2 (ja) | 1995-05-01 | 1995-08-29 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0922108A true JPH0922108A (ja) | 1997-01-21 |
| JP3419603B2 JP3419603B2 (ja) | 2003-06-23 |
Family
ID=26447691
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22008595A Expired - Lifetime JP3419603B2 (ja) | 1995-05-01 | 1995-08-29 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3419603B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006523865A (ja) * | 2003-04-14 | 2006-10-19 | フォルティス・システムズ・インコーポレーテッド | 実効的近接効果補正方法論 |
| JP2007266377A (ja) * | 2006-03-29 | 2007-10-11 | Fujitsu Ltd | 半導体装置 |
| JP2011128478A (ja) * | 2009-12-21 | 2011-06-30 | Jeol Ltd | マスクパターン描画方法及び装置 |
| JP2011159720A (ja) * | 2010-01-29 | 2011-08-18 | Toshiba Corp | 半導体装置 |
-
1995
- 1995-08-29 JP JP22008595A patent/JP3419603B2/ja not_active Expired - Lifetime
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006523865A (ja) * | 2003-04-14 | 2006-10-19 | フォルティス・システムズ・インコーポレーテッド | 実効的近接効果補正方法論 |
| JP2007266377A (ja) * | 2006-03-29 | 2007-10-11 | Fujitsu Ltd | 半導体装置 |
| JP2011128478A (ja) * | 2009-12-21 | 2011-06-30 | Jeol Ltd | マスクパターン描画方法及び装置 |
| JP2011159720A (ja) * | 2010-01-29 | 2011-08-18 | Toshiba Corp | 半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3419603B2 (ja) | 2003-06-23 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6335245B2 (en) | Method for fabricating single electron transistor | |
| US6686300B2 (en) | Sub-critical-dimension integrated circuit features | |
| US20250308892A1 (en) | Pattern fidelity enhancement | |
| JP2003124339A (ja) | 半導体装置およびその製造方法 | |
| JPH05218324A (ja) | 集積回路トランジスタの製造方法 | |
| JPH0992830A (ja) | トランジスタの製造方法 | |
| JP3419603B2 (ja) | 半導体装置の製造方法 | |
| JP2000147743A (ja) | 半導体製造用のレチクルとこれを用いた半導体装置の製造方法 | |
| JPH0923009A (ja) | 半導体装置の製造方法 | |
| TWI858206B (zh) | 降低半導體元件圖案的不匹配的方法 | |
| JP3392616B2 (ja) | 半導体装置の製造方法 | |
| US7449766B2 (en) | Methods of forming a contact opening in a semiconductor assembly using a disposable hard mask | |
| US5656822A (en) | Thin film transistor having increased effective channel width | |
| KR100281543B1 (ko) | 오프셋 구조의 박막 트랜지스터 제조방법 | |
| JP2003188371A (ja) | 半導体装置の製造方法及び半導体装置 | |
| US6190983B1 (en) | Method for fabricating high-voltage device | |
| JPH08321555A (ja) | 半導体装置 | |
| US6750123B2 (en) | Method of manufacturing CMOS device with implantation shielding layer | |
| KR100487504B1 (ko) | 서로 다른 게이트 스페이서 형성 방법 | |
| JPH06310711A (ja) | 電界効果トランジスタとその製法 | |
| KR970006740B1 (ko) | 박막트랜지스터의 제조 방법 | |
| JPH0697431A (ja) | Ｍｉｓ型半導体装置 | |
| KR20050070956A (ko) | 반도체 소자의 패턴 형성 방법 | |
| KR100620190B1 (ko) | 게이트 라인의 스케일링 방법 | |
| KR100202642B1 (ko) | 모스형 트랜지스터 및 그 제조 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080418 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090418 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090418 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100418 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100418 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110418 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120418 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130418 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140418 Year of fee payment: 11 |
|
| EXPY | Cancellation because of completion of term |