JPH098308A - 半導体素子のトランジスター及びその製造方法 - Google Patents
半導体素子のトランジスター及びその製造方法Info
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- JPH098308A JPH098308A JP8152113A JP15211396A JPH098308A JP H098308 A JPH098308 A JP H098308A JP 8152113 A JP8152113 A JP 8152113A JP 15211396 A JP15211396 A JP 15211396A JP H098308 A JPH098308 A JP H098308A
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- Japan
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- region
- semiconductor device
- trench
- oxide film
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/01—Manufacture or treatment
- H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
- H10D30/0223—Manufacture or treatment of FETs having insulated gates [IGFET] having source and drain regions or source and drain extensions self-aligned to sides of the gate
- H10D30/0227—Manufacture or treatment of FETs having insulated gates [IGFET] having source and drain regions or source and drain extensions self-aligned to sides of the gate having both lightly-doped source and drain extensions and source and drain regions self-aligned to the sides of the gate, e.g. lightly-doped drain [LDD] MOSFET or double-diffused drain [DDD] MOSFET
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10D64/01—Manufacture or treatment
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/01—Manufacture or treatment
- H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
- H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
- H10D84/0135—Manufacturing their gate conductors
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P14/00—Formation of materials, e.g. in the shape of layers or pillars
- H10P14/40—Formation of materials, e.g. in the shape of layers or pillars of conductive or resistive materials
- H10P14/416—Formation of materials, e.g. in the shape of layers or pillars of conductive or resistive materials of highly doped semiconductor materials, e.g. polysilicon layers or amorphous silicon layers
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- Thin Film Transistor (AREA)
Abstract
(57)【要約】
【課題】 本発明は、半導体素子の動作速度を向上させ
ることができる半導体素子のトランジスター及びその製
造方法を提供することに目的がある。 【解決手段】 ＳＯＩ層が厚く形成されたウエハーを使
用して接合領域をチャネル及びＬＤＤより厚く形成す
る。
ることができる半導体素子のトランジスター及びその製
造方法を提供することに目的がある。 【解決手段】 ＳＯＩ層が厚く形成されたウエハーを使
用して接合領域をチャネル及びＬＤＤより厚く形成す
る。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体素子のトラ
ンジスター及びその製造方法に関するものであり、特
に、ＳＯＩ（Silicon On Insulator）層が厚く形成され
たウエハー（wafer）を使用して、接合領域をチャネル
及びＬＤＤ領域に比し厚く形成することにより動作速度
を向上することができるようにした半導体素子のトラン
ジスター製造方法に関するものである。
ンジスター及びその製造方法に関するものであり、特
に、ＳＯＩ（Silicon On Insulator）層が厚く形成され
たウエハー（wafer）を使用して、接合領域をチャネル
及びＬＤＤ領域に比し厚く形成することにより動作速度
を向上することができるようにした半導体素子のトラン
ジスター製造方法に関するものである。
【０００２】
【従来の技術】一般的に、半導体素子が高集積化するに
従い、次世代トランジスターとして、ＳＯＩトランジス
ターが使用されている。これは、従来のＭＯＳ（metal
oxidesemiconductor ）トランジスターに比してパンチ
スルー（punch-through ）特性、しきい値電圧（thresh
old voltage ）特性等のような電気的特性が著しく向上
した素子である。
従い、次世代トランジスターとして、ＳＯＩトランジス
ターが使用されている。これは、従来のＭＯＳ（metal
oxidesemiconductor ）トランジスターに比してパンチ
スルー（punch-through ）特性、しきい値電圧（thresh
old voltage ）特性等のような電気的特性が著しく向上
した素子である。
【０００３】このようなＳＯＩトランジスターはＳＯＩ
ウエハーに形成される。ＳＯＩウエハーは従来使用され
ているバルク（bulk）型ウエハーとは異なり、下部シリ
コン基板、絶縁層及び上部シリコン層、即ち、ＳＯＩ層
が積層された構造を有する。次に、かようなＳＯＩウエ
ハーに形成される従来の半導体素子のトランジスター製
造方法を図１（Ａ）及び図１（Ｂ）を通じて次の如く説
明する。
ウエハーに形成される。ＳＯＩウエハーは従来使用され
ているバルク（bulk）型ウエハーとは異なり、下部シリ
コン基板、絶縁層及び上部シリコン層、即ち、ＳＯＩ層
が積層された構造を有する。次に、かようなＳＯＩウエ
ハーに形成される従来の半導体素子のトランジスター製
造方法を図１（Ａ）及び図１（Ｂ）を通じて次の如く説
明する。
【０００４】従来ＳＯＩトランジスター製造方法は、図
１（Ａ）に図示した如く、シリコン基板１、絶縁層２、
及びＳＯＩ層３が積層構造に形成されたＳＯＩウエハー
20上に、パッド（pad ）酸化膜４及びポリシリコン層５
を順次に形成し、パターニング（patterning）してゲー
ト電極5Aを形成する。低濃度不純物イオンを注入するこ
とにより前記ゲート電極5A両側部のＳＯＩ層３にＬＤＤ
（lightly doped drain ）領域７を形成する。
１（Ａ）に図示した如く、シリコン基板１、絶縁層２、
及びＳＯＩ層３が積層構造に形成されたＳＯＩウエハー
20上に、パッド（pad ）酸化膜４及びポリシリコン層５
を順次に形成し、パターニング（patterning）してゲー
ト電極5Aを形成する。低濃度不純物イオンを注入するこ
とにより前記ゲート電極5A両側部のＳＯＩ層３にＬＤＤ
（lightly doped drain ）領域７を形成する。
【０００５】その後、図１（Ｂ）に図示した如く、前記
ゲート電極5Aの両側壁に酸化膜スペーサ６を形成し、露
出した前記ＳＯＩ層３に高濃度不純物イオンを注入して
接合領域８を形成する。
ゲート電極5Aの両側壁に酸化膜スペーサ６を形成し、露
出した前記ＳＯＩ層３に高濃度不純物イオンを注入して
接合領域８を形成する。
【０００６】
【発明が解決しようとする課題】然し、上記のようにし
て形成されたＳＯＩトランジスターは、チャネル及び接
合領域が形成される前記ＳＯＩ層３が５００乃至１５０
０Åの薄い厚さに形成されるため、チャネルが形成され
る部分では問題が生じないが、前記接合領域８の深さが
浅いため接合領域８自体の抵抗が増加する。そのため、
トランジスターの動作速度が減少して素子の特性が低下
する。
て形成されたＳＯＩトランジスターは、チャネル及び接
合領域が形成される前記ＳＯＩ層３が５００乃至１５０
０Åの薄い厚さに形成されるため、チャネルが形成され
る部分では問題が生じないが、前記接合領域８の深さが
浅いため接合領域８自体の抵抗が増加する。そのため、
トランジスターの動作速度が減少して素子の特性が低下
する。
【０００７】従って、本発明は、ＳＯＩ層が厚く形成さ
れたウエハーを使用して接合領域をチャネル及びＬＤＤ
領域に比し厚く形成することにより、前記の短所を解消
することができる半導体素子のトランジスター及びその
製造方法を提供することにその目的がある。
れたウエハーを使用して接合領域をチャネル及びＬＤＤ
領域に比し厚く形成することにより、前記の短所を解消
することができる半導体素子のトランジスター及びその
製造方法を提供することにその目的がある。
【０００８】
【課題を解決するための手段】前記の目的を達成するた
めの本発明による半導体素子は、シリコン基板上の絶縁
層上部の所定領域に形成されたトレンチ（trench）構造
を有するＳＯＩ層と前記トレンチ構造の下部に形成され
たゲート酸化膜と、前記ゲート酸化膜上部の中央領域に
形成されたゲート電極と、前記ゲート電極の両側壁に形
成された酸化膜スペーサと、前記酸化膜スペーサ下部の
前記ＳＯＩ層に形成され、低濃度不純物イオンが注入さ
れたＬＤＤ領域と、前記ＬＤＤ領域外側部の前記ＳＯＩ
層に形成され、高濃度不純物イオンが注入された接合領
域から成ることを特徴とする。
めの本発明による半導体素子は、シリコン基板上の絶縁
層上部の所定領域に形成されたトレンチ（trench）構造
を有するＳＯＩ層と前記トレンチ構造の下部に形成され
たゲート酸化膜と、前記ゲート酸化膜上部の中央領域に
形成されたゲート電極と、前記ゲート電極の両側壁に形
成された酸化膜スペーサと、前記酸化膜スペーサ下部の
前記ＳＯＩ層に形成され、低濃度不純物イオンが注入さ
れたＬＤＤ領域と、前記ＬＤＤ領域外側部の前記ＳＯＩ
層に形成され、高濃度不純物イオンが注入された接合領
域から成ることを特徴とする。
【０００９】また、本発明による半導体素子のトランジ
スター製造方法は、シリコン基板、絶縁層及びＳＯＩ層
が積層構造に形成されたＳＯＩウエハーの前記ＳＯＩ層
を所定の大きさ、所定の深さにエッチングしてトレンチ
を形成する段階と、前記段階から上部面全体にゲート酸
化膜、ポリシリコン層を順次に形成する段階と、前記段
階から前記ポリシリコン層及びゲート酸化膜を順次にパ
ターニングしてトレンチ内部にゲート電極を形成する段
階と、前記段階から低濃度不純物イオンを注入して露出
したＳＯＩ層にＬＤＤ領域を形成する段階と、前記段階
から上部面全体に酸化膜を形成し、ブランケットエッチ
ング（blanket etching ）をして前記ゲート電極の両側
壁に酸化膜スペーサを形成する段階と、前記段階から露
出した前記ＳＯＩ層に高濃度不純物イオンを注入して接
合領域を形成する段階から成ることを特徴とする。
スター製造方法は、シリコン基板、絶縁層及びＳＯＩ層
が積層構造に形成されたＳＯＩウエハーの前記ＳＯＩ層
を所定の大きさ、所定の深さにエッチングしてトレンチ
を形成する段階と、前記段階から上部面全体にゲート酸
化膜、ポリシリコン層を順次に形成する段階と、前記段
階から前記ポリシリコン層及びゲート酸化膜を順次にパ
ターニングしてトレンチ内部にゲート電極を形成する段
階と、前記段階から低濃度不純物イオンを注入して露出
したＳＯＩ層にＬＤＤ領域を形成する段階と、前記段階
から上部面全体に酸化膜を形成し、ブランケットエッチ
ング（blanket etching ）をして前記ゲート電極の両側
壁に酸化膜スペーサを形成する段階と、前記段階から露
出した前記ＳＯＩ層に高濃度不純物イオンを注入して接
合領域を形成する段階から成ることを特徴とする。
【００１０】
【発明の実施の形態】以下に、添付した図面を参照して
本発明を詳細に説明する。図２（Ａ）乃至図２（Ｅ）
は、本発明による半導体素子のトランジスター製造方法
を説明するための素子の断面図である。
本発明を詳細に説明する。図２（Ａ）乃至図２（Ｅ）
は、本発明による半導体素子のトランジスター製造方法
を説明するための素子の断面図である。
【００１１】図２（Ａ）に関連して、シリコン基板10、
絶縁層12及びＳＯＩ層13が積層構造に形成されたＳＯＩ
ウエハー20A が提供される。そして、厚さが３０００乃
至５０００Åの前記ＳＯＩ層13上に第１感光膜９を塗布
した後、チャネル及びＬＤＤ領域が形成される部分のＳ
ＯＩ層13が露出するように前記感光膜９をパターニング
し、パターニングされた第１感光膜９をマスクとして利
用し、露出した部分のＳＯＩ層13を所定の深さにエッチ
ングすることにより前記チャネル及びＬＤＤ領域が形成
される部分にトレンチ11が形成される。
絶縁層12及びＳＯＩ層13が積層構造に形成されたＳＯＩ
ウエハー20A が提供される。そして、厚さが３０００乃
至５０００Åの前記ＳＯＩ層13上に第１感光膜９を塗布
した後、チャネル及びＬＤＤ領域が形成される部分のＳ
ＯＩ層13が露出するように前記感光膜９をパターニング
し、パターニングされた第１感光膜９をマスクとして利
用し、露出した部分のＳＯＩ層13を所定の深さにエッチ
ングすることにより前記チャネル及びＬＤＤ領域が形成
される部分にトレンチ11が形成される。
【００１２】前記絶縁層12は酸化膜或は窒化膜のような
絶縁膜に形成され、前記エッチング工程時に前記トレン
チ11内に残留するＳＯＩ層の厚さＡを５００乃至１５０
０Åになるようにした。
絶縁膜に形成され、前記エッチング工程時に前記トレン
チ11内に残留するＳＯＩ層の厚さＡを５００乃至１５０
０Åになるようにした。
【００１３】ここでは、前記ＬＤＤ領域が前記トレンチ
領域内に形成されていることを図示した。一方、前記ト
レンチサイズを調節することにより、前記ＬＤＤ領域が
前記トレンチ側壁から外部或は内部に大きくなるか、又
は小さくなるようにすることができる。
領域内に形成されていることを図示した。一方、前記ト
レンチサイズを調節することにより、前記ＬＤＤ領域が
前記トレンチ側壁から外部或は内部に大きくなるか、又
は小さくなるようにすることができる。
【００１４】図２（Ｂ）は、前記感光膜９を除去した
後、上部面全体にゲート酸化膜14、ポリシリコン層15及
び第２感光膜16を順次に形成し、ゲート電極用マスクを
利用して前記第２感光膜16をパターニングした状態の断
面図である。
後、上部面全体にゲート酸化膜14、ポリシリコン層15及
び第２感光膜16を順次に形成し、ゲート電極用マスクを
利用して前記第２感光膜16をパターニングした状態の断
面図である。
【００１５】図２（Ｃ）は、前記パターニングされた第
２感光膜16をマスクとして利用し、前記ポリシリコン層
15及びゲート酸化膜14を順次にエッチングした後、前記
第２感光膜16を除去することによりゲート電極15A が形
成された状態の断面図である。
２感光膜16をマスクとして利用し、前記ポリシリコン層
15及びゲート酸化膜14を順次にエッチングした後、前記
第２感光膜16を除去することによりゲート電極15A が形
成された状態の断面図である。
【００１６】図２（Ｄ）は、前記図２（Ｃ）の状態にて
低濃度不純物イオンを注入して、前記トレンチ11内の露
出したＳＯＩ層13にＬＤＤ領域17を形成する状態の断面
図である。
低濃度不純物イオンを注入して、前記トレンチ11内の露
出したＳＯＩ層13にＬＤＤ領域17を形成する状態の断面
図である。
【００１７】図２（Ｅ）は、上部面全体に酸化膜を形成
し、前記ゲート電極15A 表面が露出する時点まで前記酸
化膜をブランケットエッチングして、前記ゲート電極15
A の両側壁及び前記ＬＤＤ領域17の上部に酸化膜スペー
サ16を形成した後、露出したＳＯＩ層13に高濃度の不純
物イオンを注入して接合領域18を形成した状態の断面図
である。
し、前記ゲート電極15A 表面が露出する時点まで前記酸
化膜をブランケットエッチングして、前記ゲート電極15
A の両側壁及び前記ＬＤＤ領域17の上部に酸化膜スペー
サ16を形成した後、露出したＳＯＩ層13に高濃度の不純
物イオンを注入して接合領域18を形成した状態の断面図
である。
【００１８】このとき、前記ＬＤＤ領域の長さは、前記
トレンチ領域の長さを調節することにより変化し、前記
スペーサの大きさは、小さくは前記トレンチ側壁から離
れた内部に、又、大きくは前記トレンチ側壁を越えて伸
長することもできる。
トレンチ領域の長さを調節することにより変化し、前記
スペーサの大きさは、小さくは前記トレンチ側壁から離
れた内部に、又、大きくは前記トレンチ側壁を越えて伸
長することもできる。
【００１９】このような工程により製造されたＳＯＩト
ランジスターは、チャネル及びＬＤＤ領域が形成される
部分がトレンチ構造になるように所定の深さにエッチン
グされているので、従来のトランジスターのチャネルの
厚さをそのまま維持することができ、前記ＳＯＩ層の厚
さと同様な深さの接合領域を形成して、接合領域自体の
抵抗を効果的に減少することができる。
ランジスターは、チャネル及びＬＤＤ領域が形成される
部分がトレンチ構造になるように所定の深さにエッチン
グされているので、従来のトランジスターのチャネルの
厚さをそのまま維持することができ、前記ＳＯＩ層の厚
さと同様な深さの接合領域を形成して、接合領域自体の
抵抗を効果的に減少することができる。
【００２０】
【発明の効果】上述した如く、本発明によれば、ＳＯＩ
層が厚く形成されたウエハーを使用し、チャネル及びＬ
ＤＤ領域が形成される部分の前記ＳＯＩ層をトレンチ構
造になるよう所定の深さにエッチングして接合領域をチ
ャネル及びＬＤＤ領域に比し厚く形成することにより、
チャネル領域の厚さを最小化させることができ、接合領
域の接合の深さを増加させて、接合領域自体の抵抗を減
少させることによりトランジスターの動作速度を向上さ
せることができる卓越した効果がある。
層が厚く形成されたウエハーを使用し、チャネル及びＬ
ＤＤ領域が形成される部分の前記ＳＯＩ層をトレンチ構
造になるよう所定の深さにエッチングして接合領域をチ
ャネル及びＬＤＤ領域に比し厚く形成することにより、
チャネル領域の厚さを最小化させることができ、接合領
域の接合の深さを増加させて、接合領域自体の抵抗を減
少させることによりトランジスターの動作速度を向上さ
せることができる卓越した効果がある。
【図１】（Ａ）及び（Ｂ）は、従来の半導体素子のトラ
ンジスター製造方法を説明するための素子の断面図であ
る。
ンジスター製造方法を説明するための素子の断面図であ
る。
【図２】（Ａ）乃至（Ｅ）は、本発明による半導体素子
のトランジスター製造方法を説明するための素子の断面
図である。
のトランジスター製造方法を説明するための素子の断面
図である。
１，10…シリコン基板 ２，12…絶縁層 ３，13…ＳＯＩ層 ４，14…ゲート酸化膜 ５，15…ポリシリコン層 5A，15A …ゲート電極 ６，16…酸化膜スペーサ ７，17…ＬＤＤ領域 ８，18…接合領域 ９…第１感光膜 16…第２感光膜 11…トレンチ 20，20A …ＳＯＩウエハー
Claims (12)
- 【請求項１】 半導体素子において、 シリコン基板上の絶縁層上部の所定領域に形成されたト
レンチ構造を有するＳＯＩ層と、 前記トレンチ構造の下部に形成されたゲート酸化膜と、 前記ゲート酸化膜上部の中央領域に形成されたゲート電
極と、 前記ゲート電極の両側壁に形成された酸化膜スペーサ
と、 前記酸化膜スペーサ下部の前記ＳＯＩ層に形成され、低
濃度不純物イオンが注入されたＬＤＤ領域と、 前記ＬＤＤ領域外側部の前記ＳＯＩ層に形成され、高濃
度不純物イオンが注入された接合領域から成ることを特
徴とする半導体素子のトランジスター。 - 【請求項２】 請求項１において、 前記ＳＯＩ層の厚さは、前記トレンチが形成された領域
では５００乃至１５００Åであり、トレンチ領域外部の
領域では３０００乃至５０００Åであることを特徴とす
る半導体素子のトランジスター。 - 【請求項３】 請求項１において、 前記絶縁層は、酸化膜と窒化膜の内のどちらかであるこ
とを特徴とする半導体素子のトランジスター。 - 【請求項４】 請求項１において、 前記スペーサは、前記トレンチ構造の側壁から離れた内
部に形成されていることを特徴とする半導体素子のトラ
ンジスター。 - 【請求項５】 請求項１において、 前記スペーサは、前記トレンチ構造の側壁まで形成され
ていることを特徴とする半導体素子のトランジスター。 - 【請求項６】 請求項１において、 前記スペーサは、前記トレンチ構造の外部まで拡張され
形成されていることを特徴とする半導体素子のトランジ
スター。 - 【請求項７】 半導体素子のトランジスター製造方法に
おいて、 シリコン基板、絶縁層、及びＳＯＩ層が積層構造で形成
されたＳＯＩウエハーの前記ＳＯＩ層を所定の大きさ、
所定の深さにエッチングしてトレンチを形成する段階
と、 前記段階から上部面全体にゲート酸化膜、ポリシリコン
層を順次に形成する段階と、 前記段階から前記ポリシリコン層及びゲート酸化膜を順
次にパターニングしてトレンチ内部にゲート電極を形成
する段階と、 前記段階から低濃度不純物イオンを注入して露出された
ＳＯＩ層にＬＤＤ領域を形成する段階と、 前記段階から上部面全体に酸化膜を形成し、ブランケッ
トエッチングをして前記ゲート電極の両側壁に酸化膜ス
ペーサを形成する段階と、 前記段階から露出された前記ＳＯＩ層に高濃度不純物イ
オンを注入して、接合領域を形成する段階から成ること
を特徴とする半導体素子のトランジスター製造方法。 - 【請求項８】 請求項７において、 前記ＳＯＩの厚さは、前記トレンチが形成される領域で
は５００乃至１５００Åであり、トレンチ領域外部の領
域では３０００乃至５０００Åであることを特徴とする
半導体素子のトランジスター製造方法。 - 【請求項９】 請求項７において、 前記絶縁層は、酸化膜と窒化膜の内のどちらかであるこ
とを特徴とする半導体素子のトランジスター製造方法。 - 【請求項１０】 請求項７において、 前記スペーサは、前記トレンチ構造の下部に形成されて
いることを特徴とする半導体素子のトランジスター製造
方法。 - 【請求項１１】 請求項７において、 前記スペーサは、前記トレンチ構造の外壁まで形成され
ていることを特徴とする半導体素子のトランジスター製
造方法。 - 【請求項１２】 請求項７において、 前記スペーサは、前記トレンチ構造外部まで拡張され形
成されていることを特徴とする半導体素子のトランジス
ター製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950016420A KR100227644B1 (ko) | 1995-06-20 | 1995-06-20 | 반도체 소자의 트랜지스터 제조방법 |
| KR95-16420 | 1995-06-20 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH098308A true JPH098308A (ja) | 1997-01-10 |
Family
ID=19417585
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8152113A Pending JPH098308A (ja) | 1995-06-20 | 1996-06-13 | 半導体素子のトランジスター及びその製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| JP (1) | JPH098308A (ja) |
| KR (1) | KR100227644B1 (ja) |
| CN (1) | CN1050701C (ja) |
| TW (1) | TW301034B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6656810B1 (en) | 1998-10-30 | 2003-12-02 | Sharp Kabushiki Kaisha | Semiconductor device capable of reducing dispersion in electrical characteristics and operating at high speed and method for fabricating the same |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100343472B1 (ko) * | 2000-08-31 | 2002-07-18 | 박종섭 | 모스 트랜지스터의 제조방법 |
| US6780686B2 (en) * | 2002-03-21 | 2004-08-24 | Advanced Micro Devices, Inc. | Doping methods for fully-depleted SOI structures, and device comprising the resulting doped regions |
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