JPH09231129A - メモリ装置 - Google Patents

メモリ装置

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JPH09231129A
JPH09231129A JP8036101A JP3610196A JPH09231129A JP H09231129 A JPH09231129 A JP H09231129A JP 8036101 A JP8036101 A JP 8036101A JP 3610196 A JP3610196 A JP 3610196A JP H09231129 A JPH09231129 A JP H09231129A
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memory
banks
controllers
memory banks
bank
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JP8036101A
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Iwao Saeki
巌 佐伯
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Ricoh Co Ltd
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Ricoh Co Ltd
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    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
    • Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management

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Abstract

(57)【要約】 【課題】 一つのメモリ空間を形成する複数のメモリバ
ンクのリフレッシュのタイミングを各々相違させ、瞬間
的な大電力の消費やノイズの発生を解消する。 【解決手段】 複数のメモリバンク１２〜１５に複数の
メモリコントローラ１６〜１９を個々に接続する。この
複数のメモリコントローラ１６〜１９の各々は、接続さ
れているメモリバンク１２〜１５をリフレッシュさせる
が、このリフレッシュを他と相違するタイミングで実行
するので、複数のメモリバンク１２〜１５のリフレッシ
ュが同時に実行されることがない。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、複数のメモリバン
クを有するメモリ装置に関する。
【０００２】
【従来の技術】従来、コンピュータに必要とされる記憶
容量は増加する傾向にあり、これを実現するため、複数
のメモリバンクを並列に利用するメモリ装置がある。こ
のようなメモリ装置の一従来例を図２０及び図２１を参
照して以下に説明する。
【０００３】ここで例示するメモリ装置１は、図２０に
示すように、第一・第二のメモリバンク２，３を有して
いる。これらのメモリバンク２，３は、メモリコントロ
ーラに相当する一個のＲＡＳ／ＣＡＳ(Raster Address
Strobe／Column Address Strobe)制御部４に接続されて
おり、このＲＡＳ／ＣＡＳ制御部４にアドレスデコード
部５とリフレッシュ要求部６とが接続されている。
【０００４】上述のようなメモリ装置１は、例えば、高
機能なコンピュータの記憶装置として利用され、外部に
存在する上位のＣＰＵ(Central Processing Unit）の命
令に対応してデータリード／ライトを実行する。複数の
メモリバンク２，３は、ＤＲＡＭ(Dynamic Random Acce
ss Memory)からなるので、生産性が良好であるがリフレ
ッシュを必要とする。データリード／ライトは上位のＣ
ＰＵに対応して実行されるが、リフレッシュの制御はメ
モリ装置１の内部処理で実行される。
【０００５】例えば、アドレスデコード部５は、外部の
ＣＰＵから入力されるリード／ライトの制御信号やアド
レス信号とをデコードし、第一・第二メモリバンク２，
３に個々に対応したアクセス要求信号を生成してＲＡＳ
／ＣＡＳ制御部４に出力する。このＲＡＳ／ＣＡＳ制御
部４は、アクセス要求信号が入力されるとアドレス信号
としてＲＡＳ信号とＣＡＳ信号とを生成し、これを第一
・第二メモリバンク２，３に出力するので、これらのメ
モリバンク２，３には、ＲＡＳ／ＣＡＳ信号により指定
されるアドレスにデータリード／ライトが実行される。
【０００６】また、リフレッシュ要求部６は、設定値
“Ｎ”から“０”までカウントダウンを繰り返すリフレ
ッシュタイマを内蔵しており、その“０”のカウント毎
にリフレッシュ要求信号をＲＡＳ／ＣＡＳ制御部４に出
力する。このリフレッシュ要求信号が入力されたＲＡＳ
／ＣＡＳ制御部４は、対応するメモリバンク２，３にリ
フレッシュを実行させる。そして、上述のようなアクセ
ス要求やリフレッシュ要求が競合した場合は、早期に開
始されている処理が連続的に実行されて他方の処理は待
機される。
【０００７】
【発明が解決しようとする課題】上述のようなメモリ装
置１は、複数のメモリバンク２，３を並列に使用するの
で、多量のデータを一度に取り扱うことが可能である。
【０００８】しかし、複数のメモリバンク２，３でリフ
レッシュを同時に実行するので、瞬間的に過大な電力を
消費することになる。このため、大容量の駆動電源が必
要となり、ノイズの発生も問題となっている。
【０００９】さらに、リフレッシュの実行中には何れの
メモリバンク２，３にもアクセスできないので、複数の
メモリバンク２，３を高効率に利用することができな
い。また、複数のメモリバンク２，３で一つのメモリ空
間を形成しているので、複数のメモリバンク２，３の一
つでも不良が発生すると全体が使用できなくなる。
【００１０】
【課題を解決するための手段】請求項１記載の発明は、
複数のメモリバンクに複数のメモリコントローラを個々
に接続し、これら複数のメモリコントローラの各々が、
接続されている前記メモリバンクをリフレッシュさせ、
複数の前記メモリバンクのリフレッシュを各々相違する
タイミングで実行させる。従って、複数のメモリコント
ローラの各々により、複数のメモリバンクが個々にリフ
レッシュされるが、この複数のメモリバンクのリフレッ
シュが、各々相違するタイミングで実行されるので、複
数のメモリバンクのリフレッシュが同時に実行されな
い。
【００１１】請求項２記載の発明は、複数のメモリバン
クに複数のメモリコントローラを個々に接続し、これら
複数のメモリコントローラの各々が、外部から入力され
るアドレス信号を可変自在な設定データに対応して変更
し、この変更されたアドレス信号に対応して接続されて
いる前記メモリバンクにアクセスする。従って、メモリ
コントローラは、外部から入力されるアドレス信号を可
変自在な設定データに対応して変更すると、この変更さ
れたアドレス信号に対応してメモリバンクにアクセスす
るので、アドレス信号に対応してアクセスされるメモリ
バンクが設定データにより変更される。
【００１２】請求項３記載の発明は、複数のメモリバン
クに複数のメモリコントローラを個々に接続し、これら
複数のメモリコントローラの各々が、接続されている前
記メモリバンクの使用禁止が切換自在に設定される。従
って、所定のメモリバンクの使用禁止が、それに接続さ
れているメモリコントローラに設定されるので、不良の
メモリバンクのみ使用を禁止するようなことができる。
【００１３】請求項４記載の発明は、複数のメモリバン
クに複数のメモリコントローラを個々に接続し、これら
複数のメモリコントローラの各々が、接続されている前
記メモリバンクのリフレッシュ禁止が切換自在に設定さ
れる。従って、所定のメモリバンクのリフレッシュ禁止
が、それに接続されているメモリコントローラに設定さ
れるので、使用しないメモリバンクのみリフレッシュを
禁止するようなことができる。
【００１４】請求項５記載の発明では、請求項２記載の
発明において、複数のメモリバンクに複数のメモリコン
トローラを個々に接続し、これら複数のメモリコントロ
ーラの各々が、接続されている前記メモリバンクをリフ
レッシュさせ、複数の前記メモリバンクのリフレッシュ
を各々相違するタイミングで実行させる。従って、複数
のメモリバンクのリフレッシュが、各々相違するタイミ
ングで実行されるので、複数のメモリバンクのリフレッ
シュが同時に実行されない。しかも、メモリコントロー
ラは、可変自在な設定データに対応して変更したアドレ
ス信号に対応してメモリバンクにアクセスするので、ア
ドレス信号に対応してアクセスされるメモリバンクが設
定データにより変更される。このため、複数のメモリバ
ンクに対し、リフレッシュの順番とアクセスの順番とを
調整すれば、リフレッシュとアクセスとが同時に実行さ
れる。
【００１５】請求項６記載の発明では、請求項３または
４記載の発明において、複数のメモリバンクに複数のメ
モリコントローラを個々に接続し、これら複数のメモリ
コントローラの各々が、接続されている前記メモリバン
クをリフレッシュさせ、複数の前記メモリバンクのリフ
レッシュを各々相違するタイミングで実行させる。従っ
て、複数のメモリバンクのリフレッシュが、各々相違す
るタイミングで実行されるので、複数のメモリバンクの
リフレッシュが同時に実行されない。しかも、所定のメ
モリバンクの使用禁止が、それに接続されているメモリ
コントローラに設定されるので、不良のメモリバンクの
み使用を禁止するようなことができる。または、所定の
メモリバンクのリフレッシュ禁止が、それに接続されて
いるメモリコントローラに設定されるので、使用しない
メモリバンクのみリフレッシュを禁止するようなことが
できる。このため、複数のメモリバンクにリフレッシュ
を実行する場合、そのタイミングが複数のメモリバンク
で相違され、使用しないメモリバンクの無用なリフレッ
シュは実行されない。
【００１６】請求項７記載の発明では、請求項３記載の
発明において、複数のメモリバンクに複数のメモリコン
トローラを個々に接続し、これら複数のメモリコントロ
ーラの各々が、外部から入力されるアドレス信号を可変
自在な設定データに対応して変更し、この変更されたア
ドレス信号に対応して接続されている前記メモリバンク
にアクセスする。従って、所定のメモリバンクの使用禁
止が、それに接続されているメモリコントローラに設定
されるので、不良のメモリバンクのみ使用を禁止するよ
うなことができる。さらに、メモリコントローラは、可
変自在な設定データに対応して変更したアドレス信号に
対応してメモリバンクにアクセスするので、アドレス信
号に対応してアクセスされるメモリバンクが設定データ
により変更される。このため、特定のメモリバンクの使
用を禁止しても、アドレス信号の変更により連続するメ
モリ空間が確保される。
【００１７】請求項８記載の発明では、請求項３または
４記載の発明において、複数のメモリバンクに複数のメ
モリコントローラを個々に接続し、これら複数のメモリ
コントローラの各々が、接続されている前記メモリバン
クをリフレッシュさせ、複数の前記メモリバンクのリフ
レッシュを各々相違するタイミングで実行させ、外部か
ら入力されるアドレス信号を可変自在な設定データに対
応して変更し、この変更されたアドレス信号に対応して
接続されている前記メモリバンクにアクセスする。従っ
て、複数のメモリバンクのリフレッシュが、各々相違す
るタイミングで実行されるので、複数のメモリバンクの
リフレッシュが同時に実行されない。しかも、メモリコ
ントローラは、可変自在な設定データに対応して変更し
たアドレス信号に対応してメモリバンクにアクセスする
ので、アドレス信号に対応してアクセスされるメモリバ
ンクが設定データにより変更される。このため、複数の
メモリバンクに対し、リフレッシュの順番とアクセスの
順番とを調整すれば、リフレッシュとアクセスとが同時
に実行される。しかも、所定のメモリバンクの使用禁止
が、それに接続されているメモリコントローラに設定さ
れるので、不良のメモリバンクのみ使用を禁止するよう
なことができる。または、所定のメモリバンクのリフレ
ッシュ禁止が、それに接続されているメモリコントロー
ラに設定されるので、使用しないメモリバンクのみリフ
レッシュを禁止するようなことができる。このため、複
数のメモリバンクにリフレッシュを実行する場合、その
タイミングが複数のメモリバンクで相違され、使用しな
いメモリバンクの無用なリフレッシュは実行されない。
【００１８】請求項９記載の発明では、請求項３記載の
発明において、複数のメモリバンクの不良を個々に検査
して対応するメモリコントローラに使用禁止を切換自在
に設定するメモリチェック手段を設けた。従って、メモ
リバンクの不良がメモリチェック手段により検査され、
不良のメモリバンクの使用禁止がメモリコントローラに
設定されるので、不良のメモリバンクの使用が自動的に
禁止される。
【００１９】請求項１０記載の発明では、請求項７記載
の発明において、複数のメモリバンクの不良を個々に検
査して対応するメモリコントローラに使用禁止を切換自
在に設定するメモリチェック手段を設け、前記メモリコ
ントローラは、使用禁止の前記メモリバンクを排除した
状態で連続するメモリ空間が確保されるようアドレス信
号を変更する。従って、メモリバンクの不良がメモリチ
ェック手段により検査され、不良のメモリバンクの使用
禁止がメモリコントローラに設定されるので、不良のメ
モリバンクの使用が自動的に禁止される。さらに、メモ
リコントローラは、可変自在な設定データに対応して変
更したアドレス信号に対応してメモリバンクにアクセス
するので、アドレス信号に対応してアクセスされるメモ
リバンクが設定データにより変更される。このため、不
良のメモリバンクの使用が自動的に禁止され、このよう
な状態でもアドレス信号の変更により連続するメモリ空
間が確保される。
【００２０】請求項１１記載の発明では、請求項７記載
の発明において、複数のメモリバンクの不良を個々に検
査して対応するメモリコントローラに使用禁止を切換自
在に設定するメモリチェック手段を設け、初期状態で未
使用となる予備のメモリバンクを設け、前記メモリコン
トローラは、使用禁止の前記メモリバンクを予備の前記
メモリバンクで補完するようアドレス信号を変更する。
従って、メモリバンクの不良がメモリチェック手段によ
り検査され、不良のメモリバンクの使用禁止がメモリコ
ントローラに設定されるので、不良のメモリバンクの使
用が自動的に禁止される。この使用禁止のメモリバンク
を予備のメモリバンクで補完するよう、メモリコントロ
ーラはアドレス信号を変更するので、不良のメモリバン
クの使用が自動的に禁止され、このような状態でも同一
のメモリ空間が確保される。
【００２１】
【発明の実施の形態】本発明の実施の第一の形態を図１
ないし図３に基づいて以下に説明する。なお、本実施の
形態のメモリ装置１１に関し、一従来例として前述した
メモリ装置１と同一の部分は、同一の名称および符号を
利用して詳細な説明は省略する。
【００２２】まず、本実施の形態のメモリ装置１１は、
図１に示すように、第一から第四のメモリバンク１２〜
１５を有しており、これら第一から第四のメモリバンク
１２〜１５に第一から第四のメモリコントローラ１６〜
１９が個々に接続されている。これらのメモリコントロ
ーラ１６〜１９は、外部に設けられたアドレスデコード
部に接続されており、このアドレスデコード部は上位の
ＣＰＵに接続されている（図示せず）。ここでは前記第
一メモリコントローラ１６のみにリフレッシュタイマ２
０が接続されており、前記第一メモリコントローラ１６
から前記第四メモリコントローラ１９までリフレッシュ
要求信号の伝達ラインが接続されている。
【００２３】前記リフレッシュタイマ２０は、設定値
“Ｎ”から“０”までカウントダウンを繰り返し、その
“０”のカウント毎にリフレッシュ要求信号を第一メモ
リコントローラ１６に出力する。このリフレッシュ要求
信号が入力された第一メモリコントローラ１６は、接続
されている第一メモリバンク１２にリフレッシュを実行
させ、これが完了するとリフレッシュ要求信号を第二メ
モリコントローラ１７に伝達する。
【００２４】このように第一から第四のメモリコントロ
ーラ１６〜１９は、順次伝達されるリフレッシュ要求信
号に従って、接続されている第一から第四のメモリバン
ク１２〜１５にリフレッシュを実行させる。つまり、接
続されている前記メモリバンク１２〜１５をリフレッシ
ュさせ、複数の前記メモリバンク１２〜１５のリフレッ
シュを各々相違するタイミングで実行させる。
【００２５】このような構成において、本実施の形態の
メモリ装置１１は、コンピュータの記憶装置として利用
されており、そのＣＰＵの命令に対応してデータリード
／ライトを実行する。複数のメモリバンク１２〜１５
は、ＤＲＡＭからなるので、生産性が良好であるがリフ
レッシュを必要とする。
【００２６】データリード／ライトは前述したメモリ装
置１と同様に実行されるが、リフレッシュは複数のメモ
リバンク１２〜１５で順番に実行される。つまり、リフ
レッシュタイマ２０は、設定値“Ｎ”から“０”までカ
ウントダウンを繰り返し、その“０”のカウント毎にリ
フレッシュ要求信号を第一メモリコントローラ１６に出
力する。すると、この第一メモリコントローラ１６は、
接続されている第一メモリバンク１２にリフレッシュを
実行させ、これが完了するとリフレッシュ要求信号を第
二メモリコントローラ１７に伝達する。以下同様に、第
二から第三のメモリコントローラ１７〜１９により第二
から第三のメモリバンク１３〜１５のリフレッシュが順
番に実行されるので、全部のメモリバンク１２〜１５で
リフレッシュが実行される。
【００２７】本実施の形態のメモリ装置１１では、上述
のように複数のメモリバンク１２〜１５の全部にリフレ
ッシュを実行させるが、このリフレッシュを複数のメモ
リバンク１２〜１５の各々が相違するタイミングで順番
に実行するので、瞬間的に過大な電力を消費することが
ない。このため、大容量の駆動電源を必要とせず、ノイ
ズの発生も解消される。
【００２８】さらに、本実施の形態のメモリ装置１１で
は、複数のメモリバンク１２〜１５に複数のメモリコン
トローラ１６〜１９が個々に接続されているので、ある
メモリバンク１２〜１５がリフレッシュの実行中でも他
のメモリバンク１２〜１５にはアクセスすることができ
る。このため、リフレッシュの最中でもデータリード／
ライトを実行することができ、複数のメモリバンク１２
〜１５を高効率に利用して作業能率を向上させることが
できる。
【００２９】ここで、本実施の形態のメモリ装置１１の
メモリコントローラ１６〜１９を実現するステートマシ
ンの状態遷移を図２に基づいて以下に説明する。まず、
第一状態はアイドルステートであり、デコードされたア
ドレス信号に相当するＣＳ(Chip Select）信号が入力さ
れると、第二状態に遷移されてＲＡＳ信号が出力され
る。このとき、Ｒ／Ｗ(Read／Write）信号がアクティブ
ならば第四状態に遷移されてＷＲＩＴＥ信号が出力され
てから第三状態に遷移され、Ｒ／Ｗ信号がノンアクティ
ブでも第三状態に遷移される。この第三状態ではＣＡＳ
信号が出力されて第五状態に遷移され、この第五状態で
はＡＣＫ(Acknowledge）信号が出力されて第一状態に遷
移される。このように第一状態に遷移した場合、全部の
出力信号がノンアクティブとされる。
【００３０】また、第一状態でリフレッシュ要求信号が
入力されると、第六状態に遷移されてＣＡＳ信号が出力
されてから第七状態に遷移されてＲＡＳ信号が出力され
る。第八状態に遷移されると、次のメモリコントローラ
１７等にリフレッシュ要求信号が出力され、第一状態に
遷移されて全部の出力信号がノンアクティブとされる。
なお、上述のようなステートマシンは、ＣＬＯＣＫ信号
に従って動作する。
【００３１】さらに、本実施の形態のメモリ装置１１の
各種信号の関係を図５のタイムチャートに基づいて以下
に説明する。まず、データライト時は、図５（ａ）の右
半部に示すように、Ｒ／Ｗ信号がアクティブな間にＣＳ
信号がアクティブとされ、このＣＳ信号がアクティブな
間にデータが確定され、ＡＣＫ信号がアクティブとなる
とＣＳ信号がノンアクティブとなり終了する。また、デ
ータリード時は、図５（ａ）の左半部に示すように、Ｃ
Ｓ信号とＡＣＫ信号との両方がアクティブな間にデータ
が確定される。なお、リフレッシュは、図５（ｂ）に示
すように、ＣＡＳビフォアＲＡＳリフレッシュにより実
行される。
【００３２】本発明の実施の第二の形態を図４および図
５に基づいて以下に説明する。なお、本実施の形態のメ
モリ装置２１に関し、実施の第一の形態として上述した
メモリ装置１１と同一の部分は、同一の名称および符号
を利用して詳細な説明は省略する。
【００３３】まず、本実施の形態のメモリ装置２１は、
図４に示すように、前述したメモリ装置１１と同様に、
複数のメモリバンク１２…に複数のメモリコントローラ
２２…が個々に接続されているが、前述したメモリ装置
１１とは相違して、これら複数のメモリコントローラ２
２…の各々にリフレッシュタイマ２０が接続されてい
る。
【００３４】前記メモリコントローラ２２…は、図５に
示すように、アドレスデコード部に相当するデコーダ２
３を個々に備えており、これにレジスタ２４が接続され
ている。このレジスタ２４の出力ラインはアドレス信号
の入力ラインとともにコンパレータ２５に接続されてお
り、このコンパレータ２５の出力ラインはＣＳ信号の入
力ラインとともにアンドゲート２６に接続されている。
【００３５】前記デコーダ２３は、アドレス信号である
アドレス信号とＣＳ信号とをデコードしてＲＡＳ／ＣＡ
Ｓ信号を生成し、これを前記レジスタ２４に出力する。
このレジスタ２４は、メモリ空間にマッピングされてお
り、可変自在な設定データに対応してアドレス信号であ
るＲＡＳ／ＣＡＳ信号を変更する。前記コンパレータ２
５は、前記レジスタ２４の出力信号とアドレス信号とを
比較し、前記アンドゲート２６は、前記コンパレータ２
５の出力信号とＣＳ信号との論理積を出力する。このた
め、前記メモリコントローラ２２…の各々は、上述のよ
うに変更したアドレス信号であるＲＡＳ／ＣＡＳ信号に
対応して前記メモリバンク１２…に各々アクセスする。
【００３６】このような構成において、本実施の形態の
メモリ装置２１は、複数のメモリバンク１２…により一
つのメモリ空間を形成しているが、その複数のメモリバ
ンク１２…のアドレスを複数のメモリコントローラ２２
…により個々に管理することができる。
【００３７】つまり、アドレス信号とＣＳ信号とはデコ
ーダ２３によりデコードされ、この結果がレジスタ２４
へのアクセスであれば、このレジスタ２４にデータ設定
が実行される。メモリバンク１２…にアクセスする場合
は、レジスタ２４の設定データとアドレス信号とがコン
パレータ２５により比較され、この比較結果とＣＳ信号
との論理積がアンドゲート２６により出力される。この
出力結果に従ってメモリバンク１２…にアクセスされる
ので、アドレス信号に対応してアクセスされるメモリバ
ンク１２…をレジスタ２４の設定データにより変更する
ことができる。なお、メモリコントローラ２２…は、上
述のようにしてメモリバンク１２…にアクセスできた場
合、ＡＣＫ信号を返信する。
【００３８】本実施の形態のメモリ装置２１は、上述の
ように一つのメモリ空間を形成する複数のメモリバンク
１２…のアドレスを複数のメモリコントローラ２２…に
より個々に管理できるので、自由なアドレス構成を実現
することができる。
【００３９】つぎに、本発明の実施の第三の形態を図６
および図７に基づいて以下に説明する。なお、本実施の
形態のメモリ装置３１に関し、前述したメモリ装置１１
と同一の部分は、同一の名称および符号を利用して詳細
な説明は省略する。
【００４０】まず、本実施の形態のメモリ装置３１は、
図６に示すように、やはり複数のメモリバンク１２…に
複数のメモリコントローラ３２…が個々に接続されてい
るが、これら複数のメモリコントローラ３２…の各々に
リフレッシュタイマ２０が接続されている。前記メモリ
コントローラ３２…は、前記メモリバンク１２…の使用
禁止が切換自在に設定される。
【００４１】このような構成において、本実施の形態の
メモリ装置３１は、所定のメモリバンク１２…の使用禁
止を、それに接続されているメモリコントローラ３２…
に設定することができる。
【００４２】つまり、メモリコントローラ３２…のステ
ートマシンはＣＬＯＣＫ信号に対応して動作し、デコー
ドされたアドレス信号であるＣＳ信号に対応してメモリ
バンク１２…にアクセスやリフレッシュを実行する。こ
のとき、メモリコントローラ３２…には上位のＣＰＵか
らＭＥ(Memory Enable）信号も同時に入力され、このＭ
Ｅ信号がアクティブの場合は上述のようにメモリバンク
１２…にアクセスやリフレッシュが実行されるが、ノン
アクティブの場合にはアクセスもリフレッシュも実行さ
れない。
【００４３】このようにＭＥ信号がアクティブでメモリ
コントローラ３２…がメモリバンク１２…にアクセスや
リフレッシュを実行しない場合、このメモリコントロー
ラ３２…はＡＣＫ信号も出力しないので、そのメモリコ
ントローラ３２…とメモリバンク１２…とは存在しない
ものとして上位のＣＰＵは認識する。
【００４４】本実施の形態のメモリ装置３１は、上述の
ようにＭＥ信号をノンアクティブとすることでメモリコ
ントローラ３２…の単位で所定のメモリバンク１２…の
使用を禁止することができるので、例えば、不良のメモ
リバンク１２…のみ使用を禁止するようなことができ
る。このため、複数のメモリバンク１２…の一つに不良
が発生しても、ハードウェアの変更を要することなく不
良のメモリバンク１２…の使用を禁止することができ
る。
【００４５】ここで、本実施の形態のメモリ装置３１の
メモリコントローラ３２…を実現するステートマシンの
状態遷移を図７に基づいて以下に説明する。まず、第一
状態がアイドルステートでＣＳ信号とＭＥ信号とが入力
され、このＭＥ信号がアクティブの場合のみＣＳ信号に
従って第二状態に遷移される。以下は前述したメモリ装
置１１の場合と同様に、データリード／ライトが実行さ
れてから第一状態に遷移される。また、第一状態でリフ
レッシュ要求信号とＭＥ信号とが入力された場合も、こ
のＭＥ信号がアクティブの場合のみリフレッシュ要求信
号に従って第六状態に遷移され、リフレッシュが実行さ
れてから第一状態に遷移される。
【００４６】なお、ＭＥ信号がノンアクティブの場合は
第一状態から第六状態に遷移しないが、ここでは複数の
メモリコントローラ３２…の各々にリフレッシュタイマ
２０が接続されているので、リフレッシュ要求信号を順
次伝達する必要がなく、所定のメモリバンク１２…を使
用禁止としても他のメモリバンク１２…のリフレッシュ
は問題なく実行される。
【００４７】つぎに、本発明の実施の第四の形態を図８
および図９に基づいて以下に説明する。なお、本実施の
形態のメモリ装置４１に関し、前述したメモリ装置１１
と同一の部分は、同一の名称および符号を利用して詳細
な説明は省略する。
【００４８】まず、本実施の形態のメモリ装置４１は、
図８に示すように、やはり複数のメモリバンク１２…に
複数のメモリコントローラ４２…が個々に接続されてい
るが、これらのメモリコントローラ４２…の各々にリフ
レッシュタイマ２０が接続されている。前記メモリコン
トローラ４２…は、前記メモリバンク１２…のリフレッ
シュ禁止が切換自在に設定される。
【００４９】このような構成において、本実施の形態の
メモリ装置４１は、所定のメモリバンク１２…のリフレ
ッシュ禁止を、それに接続されているメモリコントロー
ラ４２…に設定することができる。
【００５０】つまり、メモリコントローラ４２…は、デ
コードされたアドレス信号であるＣＳ信号に対応してメ
モリバンク１２…にアクセスやリフレッシュを実行する
が、リフレッシュは同時に入力されるＲＥ(Refresh Ena
ble)信号がアクティブの場合のみ実行され、ノンアクテ
ィブの場合には実行されない。
【００５１】本実施の形態のメモリ装置４１は、上述の
ようにＲＥ信号をノンアクティブとすることでメモリコ
ントローラ３２…の単位で所定のメモリバンク１２…の
リフレッシュを禁止することができるので、例えば、使
用しないメモリバンク１２…のみリフレッシュを禁止し
て消費電力を低減するようなことができる。
【００５２】ここで、本実施の形態のメモリ装置４１の
メモリコントローラ４２…を実現するステートマシンの
状態遷移を図９に基づいて以下に説明する。まず、第一
状態がアイドルステートでＣＳ信号とＲＥ信号とが入力
され、このＲＥ信号がアクティブの場合はＣＳ信号に従
って第二状態に遷移される。以下は前述したメモリ装置
１１の場合と同様に、データリード／ライトが実行され
てから第一状態に遷移される。しかし、第一状態でＣＳ
信号とノンアクティブなＲＥ信号とが入力された場合
は、ここから第五状態に直接に遷移してＡＣＫ信号を出
力する。
【００５３】また、第一状態でリフレッシュ要求信号と
ＲＥ信号とが入力された場合、このＲＥ信号がアクティ
ブの場合のみリフレッシュ要求信号に従って第六状態に
遷移され、リフレッシュが実行されてから第一状態に遷
移される。なお、ＲＥ信号がノンアクティブの場合は第
一状態から第六状態に遷移しないが、ここでは複数のメ
モリコントローラ４２…の各々にリフレッシュタイマ２
０が接続されているので、所定のメモリバンク１２…の
リフレッシュを禁止しても他のメモリバンク１２…のリ
フレッシュは問題なく実行される。
【００５４】本発明の実施の第五の形態を図１０に基づ
いて以下に説明する。なお、本実施の形態のメモリ装置
５１に関し、前述したメモリ装置１１，２１と同一の部
分は、同一の名称および符号を利用して詳細な説明は省
略する。
【００５５】まず、本実施の形態のメモリ装置５１は、
第一から第四のメモリバンク１２〜１５を備えており、
これら第一から第四のメモリバンク１２〜１５に第一か
ら第四のメモリコントローラ５２〜５５が個々に接続さ
れている。リフレッシュタイマ２０は前記第一メモリコ
ントローラ５２のみに接続されており、この第一メモリ
コントローラ５２から第四メモリコントローラ５５まで
リフレッシュ要求信号の伝達ラインが接続されている。
【００５６】前記リフレッシュタイマ２０は、カウント
ダウンに対応してリフレッシュ要求信号を第一メモリコ
ントローラ５２に出力し、このメモリコントローラ５２
等は、接続されているメモリバンク１２〜１４のリフレ
ッシュが完了するとリフレッシュ要求信号を次のメモリ
コントローラ５３等に伝達する。これらのメモリコント
ローラ５２〜５５は、前述したメモリ装置２１のメモリ
コントローラ２２と同様な構造に形成されており、アド
レス信号を可変自在な設定データに対応して変更する。
【００５７】このような構成において、本実施の形態の
メモリ装置５１は、前述したメモリ装置１１と同様に、
複数のメモリバンク１２〜１５のリフレッシュを各々相
違するタイミングで順番に実行させる。また、前述した
メモリ装置２１と同様に、一つのメモリ空間を形成して
いる複数のメモリバンク１２〜１５のアドレスを、複数
のメモリコントローラ５２〜５５により個々に管理す
る。
【００５８】このため、本実施の形態のメモリ装置５１
は、あるメモリバンク１２〜１５のリフレッシュの実行
中に他のメモリバンク１２〜１５にアクセスすること
を、簡易かつ確実に実行することができ、複数のメモリ
バンク１２〜１５を高効率に利用して作業能率を向上さ
せることができる。
【００５９】本発明の実施の第六の形態を図１１および
図１２に基づいて以下に説明する。なお、本実施の形態
のメモリ装置６１に関し、前述したメモリ装置１１，３
１と同一の部分は、同一の名称および符号を利用して詳
細な説明は省略する。
【００６０】まず、本実施の形態のメモリ装置６１は、
図１１に示すように、第一から第四のメモリバンク１２
〜１５を備えており、これら第一から第四のメモリバン
ク１２〜１５に第一から第四のメモリコントローラ６２
〜６５が個々に接続されている。リフレッシュタイマ２
０は前記第一メモリコントローラ６２のみに接続されて
おり、この第一メモリコントローラ６２から前記第四メ
モリコントローラ６５までリフレッシュ要求信号の伝達
ラインが接続されている。前記メモリコントローラ６２
〜６５は、前記メモリバンク１２〜１５の使用禁止が切
換自在に設定される。
【００６１】このような構成において、本実施の形態の
メモリ装置６１は、前述したメモリ装置１１と同様に、
複数のメモリバンク１２〜１５のリフレッシュを各々相
違するタイミングで順番に実行させる。しかも、前述し
たメモリ装置３１と同様に、所定のメモリバンク１２〜
１５の使用禁止がメモリコントローラ６２〜６５に切換
自在に設定される。
【００６２】このため、本実施の形態のメモリ装置６１
は、例えば、不良のメモリバンク１２〜１５のみ使用を
禁止した状態で、他のメモリバンク１２〜１５のリフレ
ッシュを順番に実行することができ、消費電力を良好に
低減することができる。
【００６３】ここで、本実施の形態のメモリ装置６１の
メモリコントローラ６２〜６５を実現するステートマシ
ンの状態遷移を図１２に基づいて以下に説明する。ま
ず、第一状態がアイドルステートでＣＳ信号とＭＥ信号
とが入力され、このＭＥ信号がアクティブの場合のみＣ
Ｓ信号に従って第二状態に遷移される。以下は前述した
メモリ装置１１の場合と同様に、データリード／ライト
が実行されてから第一状態に遷移される。
【００６４】また、第一状態でリフレッシュ要求信号と
ＭＥ信号とが入力された場合も、このＭＥ信号がアクテ
ィブの場合のみリフレッシュ要求信号に従って第六状態
に遷移され、以下は前述したメモリ装置１１の場合と同
様に、リフレッシュが実行されてから次のメモリコント
ローラ６３等にリフレッシュ要求信号が伝達され、第一
状態に遷移される。なお、ＭＥ信号がノンアクティブの
状態でリフレッシュ要求信号が入力されると、第一状態
から第八状態に直接に遷移され、リフレッシュは実行す
ることなくリフレッシュ要求信号は次のメモリコントロ
ーラ６３等に伝達される。
【００６５】なお、本実施の形態のメモリ装置６１は、
前述したメモリ装置１１，３１を組み合わせた構造を想
定したが、本発明は上記形態に限定されるものではな
く、前述したメモリ装置１１，４１を組み合わせた構造
のメモリ装置（図示せず）も実現できる。その場合、不
良のメモリバンク１２〜１５のみリフレッシュを禁止し
た状態で、他のメモリバンク１２〜１５にリフレッシュ
を順番に実行することができるので、やはり消費電力を
良好に低減することができる。
【００６６】本発明の実施の第七の形態を図１３に基づ
いて以下に説明する。なお、本実施の形態のメモリ装置
７１に関し、前述したメモリ装置１１と同一の部分は、
同一の名称および符号を利用して詳細な説明は省略す
る。
【００６７】まず、本実施の形態のメモリ装置７１は、
複数のメモリバンク１２…に複数のメモリコントローラ
７２…が個々に接続されているが、これら複数のメモリ
コントローラ７２…の各々にリフレッシュタイマ２０が
接続されている。前記メモリコントローラ７２…は、前
述したメモリ装置２１のメモリコントローラ２２と同様
な構造に形成されており、前記メモリバンク１２…の使
用禁止も切換自在に設定される。
【００６８】このような構成において、本実施の形態の
メモリ装置７１は、前述したメモリ装置３１と同様に、
所定のメモリバンク１２…の使用禁止がメモリコントロ
ーラ７２…に切換自在に設定され、前述したメモリ装置
２１と同様に、一つのメモリ空間を形成している複数の
メモリバンク１２…のアドレスが複数のメモリコントロ
ーラ７２…により個々に管理される。
【００６９】このため、本実施の形態のメモリ装置７１
は、例えば、不良のメモリバンク１２…の使用を禁止し
ても、そのアドレスを他のメモリバンク１２…に設定す
ることができるので、所定のメモリバンク１２…を使用
禁止としても、上位のＣＰＵの動作を変更する必要がな
い。
【００７０】本発明の実施の第八の形態を図１４に基づ
いて以下に説明する。なお、本実施の形態のメモリ装置
８１に関し、上述したメモリ装置６１と同一の部分は、
同一の名称および符号を利用して詳細な説明は省略す
る。
【００７１】まず、本実施の形態のメモリ装置８１は、
第一から第四のメモリバンク１２〜１５を備えており、
これら第一から第四のメモリバンク１２〜１５に第一か
ら第四のメモリコントローラ８２〜８５が個々に接続さ
れている。リフレッシュタイマ２０は前記第一メモリコ
ントローラ８２のみに接続されており、この第一メモリ
コントローラ８２から前記第四メモリコントローラ８５
までリフレッシュ要求信号の伝達ラインが接続されてい
る。前記メモリコントローラ８２〜８５は、前述したメ
モリ装置２１のメモリコントローラ２２と同様な構造に
形成されており、メモリバンク１２〜１５の使用禁止も
切換自在に設定される。
【００７２】このような構成において、本実施の形態の
メモリ装置８１は、前述したメモリ装置１１と同様に、
複数のメモリバンク１２〜１５のリフレッシュを各々相
違するタイミングで順番に実行させる。しかも、前述し
たメモリ装置３１と同様に、所定のメモリバンク１２〜
１５の使用禁止がメモリコントローラ８２〜８５に切換
自在に設定される。さらに、前述したメモリ装置２１と
同様に、一つのメモリ空間を形成している複数のメモリ
バンク１２〜１５のアドレスを、複数のメモリコントロ
ーラ８２〜８５により個々に管理する。
【００７３】このため、本実施の形態のメモリ装置８１
は、例えば、不良のメモリバンク１２〜１５のみ使用を
禁止した状態で、他のメモリバンク１２〜１５のリフレ
ッシュを順番に実行することができる。このとき、ある
メモリバンク１２〜１５のリフレッシュの実行中に他の
メモリバンク１２〜１５にアクセスすることを、簡易か
つ確実に実行することができる。従って、消費電力を良
好に低減することができ、複数のメモリバンク１２〜１
５を高効率に利用することができる。
【００７４】なお、本実施の形態のメモリ装置８１は、
前述したメモリ装置１１，２１，３１を組み合わせた構
造を想定したが、本発明は上記形態に限定されるもので
はなく、前述したメモリ装置１１，２１，４１を組み合
わせた構造のメモリ装置（図示せず）も実現できる。そ
の場合、不良のメモリバンク１２〜１５のみリフレッシ
ュを禁止した状態で、他のメモリバンク１２〜１５にリ
フレッシュを順番に実行することができるので、やはり
消費電力を良好に低減することができる。
【００７５】つぎに、本発明の実施の第九の形態を図１
５および図１６に基づいて以下に説明する。なお、本実
施の形態のメモリ装置９１に関し、前述したメモリ装置
３１と同一の部分は、同一の名称および符号を利用して
詳細な説明は省略する。
【００７６】まず、本実施の形態のメモリ装置９１は、
図１５に示すように、やはり複数のメモリバンク１２…
に複数のメモリコントローラ９２…が個々に接続されて
おり、これら複数のメモリコントローラ９２…の各々に
メモリバンク１２…の使用禁止が切換自在に設定され
る。そして、このようなメモリコントローラ９２…とメ
モリバンク１２…とに、メモリチェック手段であるメモ
リチェックモジュール９３…が個々に接続されている。
【００７７】このメモリチェックモジュール９３…は、
図１６に示すように、アップカウンタ９４、バススイッ
チ９５、コンパレータ９６、アンドゲート９７、を有し
ており、このアンドゲート９７が前記メモリコントロー
ラ９２…に接続されている。前記アップカウンタ９４
は、上位のＣＰＵが出力するＭＣ(Memory Check)信号と
ＣＬＯＣＫ信号とが入力され、最上位の１ビットにより
Ｒ／Ｗ信号を出力する。前記バススイッチ９５は、Ｒ／
Ｗ信号によりメモリバンク１２…のアドレス信号と記録
データとを切り換え、前記コンパレータ９６は、メモリ
バンク１２…のアドレス信号と記録データとを比較す
る。前記アンドゲート９７は、前記コンパレータ９６の
比較結果の正否を判定し、これをＭＥ信号として前記メ
モリコントローラ９２…に入力する。
【００７８】このような構成において、本実施の形態の
メモリ装置９１は、複数のメモリバンク１２…の不良を
複数のメモリチェックモジュール９３…が個々に検査
し、不良が検出されたメモリバンク１２…の使用禁止を
メモリコントローラ９２…に設定する。
【００７９】より詳細には、メモリチェックモジュール
９３…は、上位のＣＰＵが出力するＭＣ信号とＣＬＯＣ
Ｋ信号とをアップカウンタ９４によりカウントし、その
最上位の１ビットが立つまではデータライト信号を出力
し、１ビットが立つとデータリード信号を出力する。こ
のようなＲ／Ｗ信号によりバススイッチ９５がメモリバ
ンク１２…のアドレス信号と記録データとを切り換える
ので、これをコンパレータ９６が比較する。この比較結
果が一致しているとアンドゲート９７はアクティブなＭ
Ｅ信号をメモリコントローラ９２…に入力し、一致して
いないとノンアクティブなＭＥ信号を入力する。
【００８０】このため、上位のＣＰＵがＭＣ信号を出力
すれば複数のメモリバンク１２…の不良がメモリチェッ
クモジュール９３により検査され、不良のメモリバンク
１２…の使用禁止がメモリコントローラ９２…に設定さ
れるので、不良のメモリバンク１２…の使用が自動的に
禁止される。
【００８１】つぎに、本発明の実施の第十の形態を図１
７および図１８に基づいて以下に説明する。なお、本実
施の形態のメモリ装置１０１に関し、前述したメモリ装
置２１，９１と同一の部分は、同一の名称および符号を
利用して詳細な説明は省略する。
【００８２】本実施の形態のメモリ装置１０１は、図１
７に示すように、やはり複数のメモリバンク１２〜１５
に複数のメモリコントローラ１０２〜１０５が個々に接
続されており、このようなメモリコントローラ１０２〜
１０５の各々が、接続されているメモリバンク１２〜１
５のアドレスを管理する機能、メモリバンク１２〜１５
の不良を検査する機能、メモリバンク１２〜１５の使用
禁止を切換自在に設定する機能、を備えている。このた
め、前記メモリコントローラ１０２〜１０５は、複数の
メモリバンク１２〜１５の不良を個々に検査して使用禁
止を切換自在に設定し、使用禁止のメモリバンク１２〜
１５を排除した状態で連続するメモリ空間が確保される
ようアドレス信号を変更する。
【００８３】このような構成において、本実施の形態の
メモリ装置１０１は、一つのメモリ空間を形成している
複数のメモリバンク１２〜１５のアドレスを複数のメモ
リコントローラ１０２〜１０５が個々に管理しており、
この複数のメモリコントローラ１０２〜１０５が複数の
メモリバンク１２〜１５の不良を個々に検査して必要に
より使用を禁止する。このため、不良が検出されたメモ
リバンク１４の使用を禁止しても、そのアドレスを他の
メモリバンク１５に設定することができるので、図１８
に示すように、不良のメモリバンク１４の使用を禁止し
ても連続する一つのメモリ空間を確保することができ
る。
【００８４】なお、本実施の形態のメモリ装置１０１
は、上述のように不良のメモリバンク１４の使用を禁止
しても連続する一つのメモリ空間を確保することができ
るが、このメモリ空間は初期状態のメモリ空間より容量
が低下することになる。これが問題となる場合には、初
期状態で未使用となる予備のメモリバンク１０６を用意
しておき、使用禁止のメモリバンク１３を予備のメモリ
バンク１０６で補完するようアドレス信号を変更するこ
とが好ましい。この場合、図１９に示すように、不良の
メモリバンク１３の使用を禁止しても、これが予備のメ
モリバンク１０６により補完されるので、初期状態と同
一のメモリ空間を維持することができる。
【００８５】
【発明の効果】請求項１記載の発明は、複数のメモリバ
ンクに個々に接続された複数のメモリコントローラの各
々が、接続されているメモリバンクをリフレッシュさ
せ、複数のメモリバンクのリフレッシュを各々相違する
タイミングで実行させることにより、複数のメモリバン
クのリフレッシュが各々相違するタイミングで実行され
るので、瞬間的に多量の電力を消費することがなく、ノ
イズの発生を解消することができ、駆動電源を小型化す
ることも可能である。
【００８６】請求項２記載の発明は、複数のメモリバン
クに個々に接続された複数のメモリコントローラの各々
が、外部から入力されるアドレス信号を可変自在な設定
データに対応して変更し、この変更されたアドレス信号
に対応して接続されているメモリバンクにアクセスする
ことにより、アドレス信号に対応してアクセスされるメ
モリバンクを設定データにより変更することができるの
で、複数のメモリバンクのアドレス構成を自由に管理す
ることができる。
【００８７】請求項３記載の発明は、複数のメモリバン
クに個々に接続された複数のメモリコントローラの各々
が、接続されているメモリバンクの使用禁止が切換自在
に設定されることにより、所定のメモリバンクの使用を
禁止することができるので、例えば、不良のメモリバン
クの使用を禁止して動作不良を防止するようなことや、
使用しないメモリバンクのリフレッシュを禁止して無用
な電力消費を防止するようなことができる。
【００８８】請求項４記載の発明は、複数のメモリバン
クに個々に接続された複数のメモリコントローラの各々
が、接続されているメモリバンクのリフレッシュ禁止が
切換自在に設定されることにより、所定のメモリバンク
のリフレッシュを禁止することができるので、例えば、
使用しないメモリバンクのリフレッシュを禁止して電力
消費を防止するようなことができる。
【００８９】請求項５記載の発明では、請求項２記載の
発明において、複数のメモリバンクに個々に接続された
複数のメモリコントローラの各々が、接続されているメ
モリバンクをリフレッシュさせ、複数のメモリバンクの
リフレッシュを各々相違するタイミングで実行させるこ
とにより、例えば、あるメモリバンクのリフレッシュの
最中に他のメモリバンクにアクセスするようなことがで
き、複数のメモリバンクを高効率に利用して作業能率を
向上させることができる。
【００９０】請求項６記載の発明では、請求項３または
４記載の発明において、複数のメモリバンクに個々に接
続された複数のメモリコントローラの各々が、接続され
ているメモリバンクをリフレッシュさせ、複数のメモリ
バンクのリフレッシュを各々相違するタイミングで実行
させることにより、例えば、使用しないメモリバンクの
リフレッシュを禁止した状態で、他の複数のメモリバン
クのリフレッシュのタイミングを各々相違させることが
できるので、消費電力を良好に低減することができる。
【００９１】請求項７記載の発明では、請求項３記載の
発明において、複数のメモリバンクに個々に接続された
複数のメモリコントローラの各々が、外部から入力され
るアドレス信号を可変自在な設定データに対応して変更
し、この変更されたアドレス信号に対応して接続されて
いるメモリバンクにアクセスすることにより、例えば、
特定のメモリバンクの使用を禁止しても、そのアドレス
を他のメモリバンクに設定し、連続する一つのメモリ空
間を確保することができる。
【００９２】請求項８記載の発明では、請求項３または
４記載の発明において、複数のメモリバンクに個々に接
続された複数のメモリコントローラの各々が、接続され
ているメモリバンクをリフレッシュさせ、複数のメモリ
バンクのリフレッシュを各々相違するタイミングで実行
させ、外部から入力されるアドレス信号を可変自在な設
定データに対応して変更し、この変更されたアドレス信
号に対応して接続されているメモリバンクにアクセスす
ることにより、例えば、使用しないメモリバンクの使用
やリフレッシュを禁止することができ、このような状態
でも複数のメモリバンクにより連続する一つのメモリ空
間を確保することができ、このようなメモリ空間を形成
する複数のメモリバンクのリフレッシュのタイミングを
各々相違させることができるので、消費電力を良好に低
減することができる。
【００９３】請求項９記載の発明では、請求項３記載の
発明において、複数のメモリバンクの不良を個々に検査
してメモリコントローラに使用禁止を切換自在に設定す
るメモリチェック手段を設けたことにより、不良のメモ
リバンクの使用を自動的に禁止することができる。
【００９４】請求項１０記載の発明では、請求項７記載
の発明において、複数のメモリバンクの不良を個々に検
査してメモリコントローラに使用禁止を切換自在に設定
するメモリチェック手段を設け、メモリコントローラ
は、使用禁止のメモリバンクを排除した状態で連続する
一つのメモリ空間が確保されるようアドレス信号を変更
することにより、不良のメモリバンクの使用を自動的に
禁止することができ、このような状態でも連続する一つ
のメモリ空間を確保することができる。
【００９５】請求項１１記載の発明では、請求項７記載
の発明において、複数のメモリバンクの不良を個々に検
査してメモリコントローラに使用禁止を切換自在に設定
するメモリチェック手段を設け、初期状態で未使用とな
る予備のメモリバンクを設け、メモリコントローラは、
使用禁止のメモリバンクを予備のメモリバンクで補完す
るようアドレス信号を変更することにより、不良のメモ
リバンクの使用を自動的に禁止することができ、このよ
うな状態でも初期状態と同一のメモリ空間を確保するこ
とができる。
【図面の簡単な説明】
【図１】本発明の実施の第一の形態のメモリ装置を示す
ブロック図である。
【図２】メモリコントローラのステートマシンを示す状
態遷移図である。
【図３】メモリ装置の各種信号を示すタイムチャートで
ある。
【図４】本発明の実施の第二の形態のメモリ装置の要部
を示すブロック図である。
【図５】メモリコントローラを示すブロック図である。
【図６】本発明の実施の第一の形態のメモリ装置の要部
を示すブロック図である。
【図７】メモリコントローラのステートマシンを示す状
態遷移図である。
【図８】本発明の実施の第四の形態のメモリ装置の要部
を示すブロック図である。
【図９】メモリコントローラのステートマシンを示す状
態遷移図である。
【図１０】本発明の実施の第五の形態のメモリ装置を示
すブロック図である。
【図１１】本発明の実施の第六の形態のメモリ装置を示
すブロック図である。
【図１２】メモリコントローラのステートマシンを示す
状態遷移図である。
【図１３】本発明の実施の第七の形態のメモリ装置の要
部を示すブロック図である。
【図１４】本発明の実施の第八の形態のメモリ装置を示
すブロック図である。
【図１５】本発明の実施の第九の形態のメモリ装置を示
すブロック図である。
【図１６】メモリチェックモジュールを示すブロック図
である。
【図１７】本発明の実施の第十の形態のメモリ装置を示
すブロック図である。
【図１８】メモリ空間を示す模式図である。
【図１９】一変形例のメモリ空間を示す模式図である。
【図２０】一従来例のメモリ装置を示すブロック図であ
る。
【図２１】メモリ装置の各種信号を示すタイムチャート
である。
【符号の説明】
１１ メモリ装置 １２〜１５ メモリバンク １６〜１９ メモリコントローラ ２１ メモリ装置 ２２ メモリコントローラ ３１ メモリ装置 ３２ メモリコントローラ ４１ メモリ装置 ４２ メモリコントローラ ５１ メモリ装置 ５２〜５５ メモリコントローラ ６１ メモリ装置 ６２〜６５ メモリコントローラ ７１ メモリ装置 ７２ メモリコントローラ ８１ メモリ装置 ８２〜８５ メモリコントローラ ９１ メモリ装置 ９２ メモリコントローラ ９３ メモリチェック手段 １０１ メモリ装置 １０２〜１０５ メモリコントローラ １０６ メモリバンク

Claims (11)

    【特許請求の範囲】
  1. 【請求項１】 複数のメモリバンクに複数のメモリコン
    トローラを個々に接続し、これら複数のメモリコントロ
    ーラの各々が、接続されている前記メモリバンクをリフ
    レッシュさせ、複数の前記メモリバンクのリフレッシュ
    を各々相違するタイミングで実行させることを特徴とす
    るメモリ装置。
  2. 【請求項２】 複数のメモリバンクに複数のメモリコン
    トローラを個々に接続し、これら複数のメモリコントロ
    ーラの各々が、外部から入力されるアドレス信号を可変
    自在な設定データに対応して変更し、この変更されたア
    ドレス信号に対応して接続されている前記メモリバンク
    にアクセスすることを特徴とするメモリ装置。
  3. 【請求項３】 複数のメモリバンクに複数のメモリコン
    トローラを個々に接続し、これら複数のメモリコントロ
    ーラの各々が、接続されている前記メモリバンクの使用
    禁止が切換自在に設定されることを特徴とするメモリ装
    置。
  4. 【請求項４】 複数のメモリバンクに複数のメモリコン
    トローラを個々に接続し、これら複数のメモリコントロ
    ーラの各々が、接続されている前記メモリバンクのリフ
    レッシュ禁止が切換自在に設定されることを特徴とする
    メモリ装置。
  5. 【請求項５】 複数のメモリバンクに複数のメモリコン
    トローラを個々に接続し、これら複数のメモリコントロ
    ーラの各々が、接続されている前記メモリバンクをリフ
    レッシュさせ、複数の前記メモリバンクのリフレッシュ
    を各々相違するタイミングで実行させることを特徴とす
    る請求項２記載のメモリ装置。
  6. 【請求項６】 複数のメモリバンクに複数のメモリコン
    トローラを個々に接続し、これら複数のメモリコントロ
    ーラの各々が、接続されている前記メモリバンクをリフ
    レッシュさせ、複数の前記メモリバンクのリフレッシュ
    を各々相違するタイミングで実行させることを特徴とす
    る請求項３または４記載のメモリ装置。
  7. 【請求項７】 複数のメモリバンクに複数のメモリコン
    トローラを個々に接続し、これら複数のメモリコントロ
    ーラの各々が、外部から入力されるアドレス信号を可変
    自在な設定データに対応して変更し、この変更されたア
    ドレス信号に対応して接続されている前記メモリバンク
    にアクセスすることを特徴とする請求項３記載のメモリ
    装置。
  8. 【請求項８】 複数のメモリバンクに複数のメモリコン
    トローラを個々に接続し、これら複数のメモリコントロ
    ーラの各々が、接続されている前記メモリバンクをリフ
    レッシュさせ、複数の前記メモリバンクのリフレッシュ
    を各々相違するタイミングで実行させ、外部から入力さ
    れるアドレス信号を可変自在な設定データに対応して変
    更し、この変更されたアドレス信号に対応して接続され
    ている前記メモリバンクにアクセスすることを特徴とす
    る請求項３または４記載のメモリ装置。
  9. 【請求項９】 複数のメモリバンクの不良を個々に検査
    して対応するメモリコントローラに使用禁止を切換自在
    に設定するメモリチェック手段を設けたことを特徴とす
    る請求項３記載のメモリ装置。
  10. 【請求項１０】 複数のメモリバンクの不良を個々に検
    査して対応するメモリコントローラに使用禁止を切換自
    在に設定するメモリチェック手段を設け、前記メモリコ
    ントローラは、使用禁止の前記メモリバンクを排除した
    状態でメモリ空間が連続するようアドレス信号を変更す
    ることを特徴とする請求項７記載のメモリ装置。
  11. 【請求項１１】 複数のメモリバンクの不良を個々に検
    査して対応するメモリコントローラに使用禁止を切換自
    在に設定するメモリチェック手段を設け、初期状態で未
    使用となる予備のメモリバンクを設け、前記メモリコン
    トローラは、使用禁止の前記メモリバンクを予備の前記
    メモリバンクで補完するようアドレス信号を変更するこ
    とを特徴とする請求項７記載のメモリ装置。
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US6650588B2 (en) 2001-08-01 2003-11-18 Mitsubishi Denki Kabushiki Kaisha Semiconductor memory module and register buffer device for use in the same

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US6650588B2 (en) 2001-08-01 2003-11-18 Mitsubishi Denki Kabushiki Kaisha Semiconductor memory module and register buffer device for use in the same

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