JPS60119694A - ダイナミックメモリのリフレッシュ方法 - Google Patents
ダイナミックメモリのリフレッシュ方法Info
- Publication number
- JPS60119694A JPS60119694A JP58226451A JP22645183A JPS60119694A JP S60119694 A JPS60119694 A JP S60119694A JP 58226451 A JP58226451 A JP 58226451A JP 22645183 A JP22645183 A JP 22645183A JP S60119694 A JPS60119694 A JP S60119694A
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- JP
- Japan
- Prior art keywords
- memory
- address
- refresh
- bus
- odd
- Prior art date
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- Pending
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はダイナミックメモリのりフレッシュ方法に際す
る。
る。
一般に、ダイナミックメモリは一定時間毎にリフレッシ
ュを行なって記憶内容を保持する必要がある。例えば、
６５５３６ビツト構成のダイナミックメモリの場合、２
ｍＳの間に１２８回、すなわち２ ｍｓ／１２８ ＃
１５．６μｓ に１回の割合でリフレッシュを行なう必
要がある。
ュを行なって記憶内容を保持する必要がある。例えば、
６５５３６ビツト構成のダイナミックメモリの場合、２
ｍＳの間に１２８回、すなわち２ ｍｓ／１２８ ＃
１５．６μｓ に１回の割合でリフレッシュを行なう必
要がある。
かかるダイナミックメモリのりフレッシーに関して考慮
すべき点は、中央処理装置（以下、ＣＰＵと略記する）
のメモリのアクセスとメモリノリフレッシュとが同時に
行なわれないようにすることである。
すべき点は、中央処理装置（以下、ＣＰＵと略記する）
のメモリのアクセスとメモリノリフレッシュとが同時に
行なわれないようにすることである。
第１図はあるダイナミックメモリとリフレッシュが不要
なスタティックメモリの動作を示すタイミングチャート
である。
なスタティックメモリの動作を示すタイミングチャート
である。
ダイナミックメモリはＣＰＵによってアクセスされ、情
報の読み書きが行なわれるメモリサイクルＭＣおよび記
憶している情報を保持するためのりフレッシーサイクル
ＲＣとがあるが（第１図（、）参照）、スタティックメ
モリはメモリサイクルＭＣのみである（第１図（ｂ）参
照）。したがってダイナミックメモリをアクセスする・
場合、メモリのリフレッシュのためにＣＰＵの処理速度
が低下するという問題がありｆｃ、このＣＰＵの処理速
度の低下は、ＣＰＨの高速化が進むほど、またＣＰＵが
アクセスできるアドレス空間が大きくなるほど顕著とな
り問題であった。
報の読み書きが行なわれるメモリサイクルＭＣおよび記
憶している情報を保持するためのりフレッシーサイクル
ＲＣとがあるが（第１図（、）参照）、スタティックメ
モリはメモリサイクルＭＣのみである（第１図（ｂ）参
照）。したがってダイナミックメモリをアクセスする・
場合、メモリのリフレッシュのためにＣＰＵの処理速度
が低下するという問題がありｆｃ、このＣＰＵの処理速
度の低下は、ＣＰＨの高速化が進むほど、またＣＰＵが
アクセスできるアドレス空間が大きくなるほど顕著とな
り問題であった。
本発明は上記実情に鑑みて々されたもので、ＣＰＵの処
理速度を低下させることなく、ダイナミックメモリをリ
フレッシ−できるダイナミックメモリのりフレッシ一方
法を提供することを目的とする。
理速度を低下させることなく、ダイナミックメモリをリ
フレッシ−できるダイナミックメモリのりフレッシ一方
法を提供することを目的とする。
そこで本発明ではダイナミックメモリを偶数アドレスの
付された偶数メモリと奇数アドレスの付された奇数メモ
リとに分け、偶数メモリをアクセスすなわち偶数メモリ
に対する読み書きが行なわれるときは奇数メモリをリフ
レッシ−し、奇数メモリを・アクセスするときは偶数メ
モリをリフレッシ−するようにしている。
付された偶数メモリと奇数アドレスの付された奇数メモ
リとに分け、偶数メモリをアクセスすなわち偶数メモリ
に対する読み書きが行なわれるときは奇数メモリをリフ
レッシ−し、奇数メモリを・アクセスするときは偶数メ
モリをリフレッシ−するようにしている。
〔実施例〕
以下、本発明の実施例を添付図面を参照して詳細に説明
する。
する。
第２図は本発明に係るダイナミックメモリのリフレッシ
ュ方法を適用したダイナミックメモリリフレッシう回路
をブロック構成図で示したものである。
ュ方法を適用したダイナミックメモリリフレッシう回路
をブロック構成図で示したものである。
メモリ装置１はＣＰＵ ２が主記憶装置として使用する
ものであり、６４にビットのダイナミックメモリを８個
実装することによＪ）６４にバイトの記憶量を有しＯ番
地から６５５３５番地までのアドレスが付されている。
ものであり、６４にビットのダイナミックメモリを８個
実装することによＪ）６４にバイトの記憶量を有しＯ番
地から６５５３５番地までのアドレスが付されている。
また、メモリ装置ｌは偶数のアドレスが付された偶数メ
モリ３と奇数のアドレスが付された奇数メモリ４とに分
けられメモリのアクセスおよびリフレッシュを該偶数メ
モリ３と奇数メモリ４とに分けて行なえるようになって
いる。
モリ３と奇数のアドレスが付された奇数メモリ４とに分
けられメモリのアクセスおよびリフレッシュを該偶数メ
モリ３と奇数メモリ４とに分けて行なえるようになって
いる。
ＣＰＵ ２はメモリ装置１をアクセスして該メモリ装置
１の所定のアドレスにデータを書き込む場合。
１の所定のアドレスにデータを書き込む場合。
８ビツト構成のデータバス５にデータを送出し、１６ビ
ツト構成のアドレスバス６に該ブータラ書き込むべきア
ドレスを示す情報を送出し、コントロールパスの１つで
あるメモリアクセス要求ハス７’にメモリアクセス要求
信号をそれぞれ適宜のタイミングで送出する。また、メ
モリ装置１をアクセスして該メモリ装置１の所定のアド
レスからデータを読み出す場合、アドレスバス６に読み
出すべきデータが書き込まれたアドレスを示す情報を送
出し、メモリアクセス要求バス７にメモリアクセス要求
信号をそれぞれ適宜のタイミングで送出する。
ツト構成のアドレスバス６に該ブータラ書き込むべきア
ドレスを示す情報を送出し、コントロールパスの１つで
あるメモリアクセス要求ハス７’にメモリアクセス要求
信号をそれぞれ適宜のタイミングで送出する。また、メ
モリ装置１をアクセスして該メモリ装置１の所定のアド
レスからデータを読み出す場合、アドレスバス６に読み
出すべきデータが書き込まれたアドレスを示す情報を送
出し、メモリアクセス要求バス７にメモリアクセス要求
信号をそれぞれ適宜のタイミングで送出する。
ＣＰＵ ２からデータバスに送出されたデータはテップ
イネーブル端子３０ＥＫ″′１”が入力されたときに偶
数メモリ３に入力され、またチップイネーブル端子４Ｃ
ＥＩＣ″１“が入力されたときに奇数メモリ４に入力さ
れるように汝っている。
イネーブル端子３０ＥＫ″′１”が入力されたときに偶
数メモリ３に入力され、またチップイネーブル端子４Ｃ
ＥＩＣ″１“が入力されたときに奇数メモリ４に入力さ
れるように汝っている。
アドレスバス６に送出されたアドレスを示す情報はアド
レスデコーダ８によってそれぞれ８ビツト構成の行アド
レスおよび列アドレスにデコードされ、はじめに行アド
レスが次いで列アドレスが８ビツト構成の内部アドレス
バス９を介してゲート回路１０および１１にそれぞれ時
分割出力される。
レスデコーダ８によってそれぞれ８ビツト構成の行アド
レスおよび列アドレスにデコードされ、はじめに行アド
レスが次いで列アドレスが８ビツト構成の内部アドレス
バス９を介してゲート回路１０および１１にそれぞれ時
分割出力される。
ダート回路１０および１１はそれぞれ端子１０Ｇおよび
ＩＩＧに′１”が入力されると開いて、前記アドレスデ
コーダ８から時分割出力されるアドレスをそれぞれ偶数
メモリ３および奇数メモリ４に入力する。
ＩＩＧに′１”が入力されると開いて、前記アドレスデ
コーダ８から時分割出力されるアドレスをそれぞれ偶数
メモリ３および奇数メモリ４に入力する。
また、アドレスバス６のＬＳＢ （最下位桁）に送出さ
れた信号、すなわちＣＰＵ ２がアクセスするメモリが
偶数メモリ３であるか奇数メモリ４であるかを識別する
ための信号は反転回路１１によって反転された後に前記
ｆ−）回路１０の端子１０Ｇ。
れた信号、すなわちＣＰＵ ２がアクセスするメモリが
偶数メモリ３であるか奇数メモリ４であるかを識別する
ための信号は反転回路１１によって反転された後に前記
ｆ−）回路１０の端子１０Ｇ。
アンド回路１２の入力端子１２８、およびアンド回路１
３０入力端子１３Ａにそれぞれ入力されるとともに、前
記ｆ−）回路１１の端子１１Ｇ１アンド回路１４０入力
端子１４Ｂ１およびアンド回路１５の入力端子１５Ａに
それぞれ入力される。
３０入力端子１３Ａにそれぞれ入力されるとともに、前
記ｆ−）回路１１の端子１１Ｇ１アンド回路１４０入力
端子１４Ｂ１およびアンド回路１５の入力端子１５Ａに
それぞれ入力される。
また、メモリアクセス要求ハス・７に送出されたメモリ
アクセス要求信号は、前記アンド回路１２の入力端子１
２Ａ１アンド回路１４０入力端子１４Ａ１およびリフレ
ッシュノ母ルス発生回路１６にそれぞれ入力される。リ
フレッシュパルス発生回路１６に該メモリアクセス要求
が入力されると、一定時間経過後に所定パルス幅のリフ
レッシュパルスを出力し、このパルスを前記アンド回路
１３の入力端子１３Ｂおよびアンド回路１５０入力端子
１５Ｂに加える。
アクセス要求信号は、前記アンド回路１２の入力端子１
２Ａ１アンド回路１４０入力端子１４Ａ１およびリフレ
ッシュノ母ルス発生回路１６にそれぞれ入力される。リ
フレッシュパルス発生回路１６に該メモリアクセス要求
が入力されると、一定時間経過後に所定パルス幅のリフ
レッシュパルスを出力し、このパルスを前記アンド回路
１３の入力端子１３Ｂおよびアンド回路１５０入力端子
１５Ｂに加える。
次に、アドレスバス６のＬＳＨに送出された信号に対応
するデート回路１０乃至１１、アンド回路１２乃至１５
の動作について説明する。
するデート回路１０乃至１１、アンド回路１２乃至１５
の動作について説明する。
まず、ＬＳＢにＯ″が生じているときすなわちＣＰＵ
２がアクセスするアドレスが偶数アドレスである場合、
デート回路１０は開いて、アドレスデコーダ８から時分
割出力される行アドレスおよび列アドレスは偶数メモリ
３に入力され、また、アンド回路１２は出力端子１２Ｃ
からチップイネーブル端子３０Ｅに“１”を出力し、Ｃ
ＰＵ２の偶数メモリ、３に対するデータの読み書きを可
能とし、さらに、アンド回路１３は出力端子１３Ｃから
リフレッシュ／４’ルス入力端子４ＲＥｐにリフレッシ
ュノやルスを入力する。
２がアクセスするアドレスが偶数アドレスである場合、
デート回路１０は開いて、アドレスデコーダ８から時分
割出力される行アドレスおよび列アドレスは偶数メモリ
３に入力され、また、アンド回路１２は出力端子１２Ｃ
からチップイネーブル端子３０Ｅに“１”を出力し、Ｃ
ＰＵ２の偶数メモリ、３に対するデータの読み書きを可
能とし、さらに、アンド回路１３は出力端子１３Ｃから
リフレッシュ／４’ルス入力端子４ＲＥｐにリフレッシ
ュノやルスを入力する。
また、ＬＳＢに°゛１”が生じて込るときすなわちＣＰ
Ｕ ２がアクセスするアドレスが奇数アドレスである場
合、ダート回路１１は開いて、行アドレスおよび列アド
レスは奇数メモリ４に入力され、またアンド回路１４は
出力端子１４Ｃからチップイネーブル端子４ＣＥに′°
１ｍを出力し、ＣＰＵ ２の奇数メモリ４に対するデー
タの読み書きを可能とし、さらにアンド回路１５が出力
端子１５Ｃからリフレッシュノクルス入力端子３ＲＥＦ
にリフレッシュパルスを入力する。
Ｕ ２がアクセスするアドレスが奇数アドレスである場
合、ダート回路１１は開いて、行アドレスおよび列アド
レスは奇数メモリ４に入力され、またアンド回路１４は
出力端子１４Ｃからチップイネーブル端子４ＣＥに′°
１ｍを出力し、ＣＰＵ ２の奇数メモリ４に対するデー
タの読み書きを可能とし、さらにアンド回路１５が出力
端子１５Ｃからリフレッシュノクルス入力端子３ＲＥＦ
にリフレッシュパルスを入力する。
なお、偶数メモリ３および奇数メモリ４は、それぞれ図
示しないリフレッシ−アドレスカウンタ、リフレッシュ
アドレスフルチプレクサ、リフレッシュタイマ等が内蔵
されておシ、リフレッシュ・臂ルス入力端子３ ＲＥＦ
および４ ＲＥＦにリフレッシュパルスが入力されると
各メモリ毎にリフレッシ−を自動的に行なうようになっ
ている。
示しないリフレッシ−アドレスカウンタ、リフレッシュ
アドレスフルチプレクサ、リフレッシュタイマ等が内蔵
されておシ、リフレッシュ・臂ルス入力端子３ ＲＥＦ
および４ ＲＥＦにリフレッシュパルスが入力されると
各メモリ毎にリフレッシ−を自動的に行なうようになっ
ている。
次に、本発明によるダイナミックメモリリフレッシュ回
路の動作について、第３図に示したタイミングチャート
を参照して説明する。
路の動作について、第３図に示したタイミングチャート
を参照して説明する。
なお、一般にＣＰＵ ２は奇数アドレスと偶数アドレス
を交互にアドレスするので以下の説明においては圓２は
偶数メモリ３と奇数メモリ４を所定のメモリサイクルで
交互にアクセスし、データを書き込むものとする。
を交互にアドレスするので以下の説明においては圓２は
偶数メモリ３と奇数メモリ４を所定のメモリサイクルで
交互にアクセスし、データを書き込むものとする。
ＣＰＵ ２はアドレスバス６にアドレスを送出するとと
もに（第３図（ａ）参照）、メモリアクセス要求パス７
にメモリアクセス要求信号″１＃を送出する（第３図（
ｂ）参照）。
もに（第３図（ａ）参照）、メモリアクセス要求パス７
にメモリアクセス要求信号″１＃を送出する（第３図（
ｂ）参照）。
さらに、該メモリアクセス要求の送出に伴い、リフレッ
シＪＬ ”ルス発生回路１６からりフレック、／４′ル
スが出力される（第３図（ｃ）参照）。
シＪＬ ”ルス発生回路１６からりフレック、／４′ル
スが出力される（第３図（ｃ）参照）。
アドレスバス６のＬＳＢ Ｋ″′０＃が送出されると、
偶数メモリ３のチップイネーブル端子３ＣＥに′１”が
入力され 、ＣＰＵ２はデ ータバス５を介して偶数メモリ３にデータを出力奇数メ
モリ４のリフレッシュパルス入力端子４ ＲＩＦにリフ
レッシュパルスが加えられ、奇数メモリ４のリフレッシ
ュが行なわれる（第３図（−）参照）。
偶数メモリ３のチップイネーブル端子３ＣＥに′１”が
入力され 、ＣＰＵ２はデ ータバス５を介して偶数メモリ３にデータを出力奇数メ
モリ４のリフレッシュパルス入力端子４ ＲＩＦにリフ
レッシュパルスが加えられ、奇数メモリ４のリフレッシ
ュが行なわれる（第３図（−）参照）。
また、アドレスバス６のＬｕ１ｌに１＃が送出されると
、奇数メモリ（のチップイネーブル端子４ＣＥＫ″′１
＃が入力され 、 ＣＰＵ ２はデータバス５を介して奇数メモリ４にデー
タを出力し、該データをアドレスバス６を介し力端子３
ＲＥＦにリフレッシュパルスを加え、偶数メモリ３の
リフレッシ−が行なわれる（第３図い参照）。
、奇数メモリ（のチップイネーブル端子４ＣＥＫ″′１
＃が入力され 、 ＣＰＵ ２はデータバス５を介して奇数メモリ４にデー
タを出力し、該データをアドレスバス６を介し力端子３
ＲＥＦにリフレッシュパルスを加え、偶数メモリ３の
リフレッシ−が行なわれる（第３図い参照）。
なお、プログラムによってはＣＰＵ ２が偶数メモリ３
のみ、奇数メモリ４のみを連続してアクセスする場合も
あるが、偶数メモリ３のみまたは奇数〔発明の効果〕 以上説明したように本発明によれば、ＣＰＵがアクセス
するメモリを偶数アドレスが付された偶数メモリと奇数
アドレスが付さ、れた奇数メモリとに分けることにより
、ＣＰＵが偶数メモリをアクセスしているときに奇数メ
モリのリフレッシュヲ、マた奇数メモリをアクセスして
いるときに偶数メモリのり７レツシーを行なうようにし
たので、ＣＰＨの処理速度を低下させることなく、メモ
リの記憶内容の保持が可能となる。
のみ、奇数メモリ４のみを連続してアクセスする場合も
あるが、偶数メモリ３のみまたは奇数〔発明の効果〕 以上説明したように本発明によれば、ＣＰＵがアクセス
するメモリを偶数アドレスが付された偶数メモリと奇数
アドレスが付さ、れた奇数メモリとに分けることにより
、ＣＰＵが偶数メモリをアクセスしているときに奇数メ
モリのリフレッシュヲ、マた奇数メモリをアクセスして
いるときに偶数メモリのり７レツシーを行なうようにし
たので、ＣＰＨの処理速度を低下させることなく、メモ
リの記憶内容の保持が可能となる。
第１図はリフレッシュを必要とするダイナミックメモリ
とりフレッシーを不要とするスタティックメモリの動作
を示すタイミングチャート、第２図は本発明に係るダイ
ナミックメモリのリフレッシュ方法を適用したダイナミ
ックメモリリフレ。 シュ回路を示すブロック構成図、第３図は第２図に示し
たダイナミックメモリリフレッシュ回路の動作を示すタ
イミングチャートである。 １・・・メモリ装置、２・・・中央処理装置（ＣＰＵ）
、３・・・偶数メモリ、４・・・奇数メモリ、５・・・
データバス、′６・・・アドレスバス、７・・・メモリ
アクセス要求バス、８・・・アドレスレコーダ、９・・
・内部アドレスバス、１０．１１・・・ラッチ回路、１
２乃至１５・・・アンド回路、１６・・・リフレッシ、
ノ量ルスｉ生回ｍ、３Ｃ，Ｅ、４ＣＥ・・−チアブイネ
ーブル端子、３ＲｆｆｉＦ。 ４ ＲＥＦ・・・す゛今しッシュパルス大刀端子。
とりフレッシーを不要とするスタティックメモリの動作
を示すタイミングチャート、第２図は本発明に係るダイ
ナミックメモリのリフレッシュ方法を適用したダイナミ
ックメモリリフレ。 シュ回路を示すブロック構成図、第３図は第２図に示し
たダイナミックメモリリフレッシュ回路の動作を示すタ
イミングチャートである。 １・・・メモリ装置、２・・・中央処理装置（ＣＰＵ）
、３・・・偶数メモリ、４・・・奇数メモリ、５・・・
データバス、′６・・・アドレスバス、７・・・メモリ
アクセス要求バス、８・・・アドレスレコーダ、９・・
・内部アドレスバス、１０．１１・・・ラッチ回路、１
２乃至１５・・・アンド回路、１６・・・リフレッシ、
ノ量ルスｉ生回ｍ、３Ｃ，Ｅ、４ＣＥ・・−チアブイネ
ーブル端子、３ＲｆｆｉＦ。 ４ ＲＥＦ・・・す゛今しッシュパルス大刀端子。
Claims (1)
- ダイナミックメモリを偶数アドレスの付された偶数メモ
リと奇数アドレスの付された奇数メモリとに分け、前記
偶数メモリをアクセスしているときは、前記奇数メモリ
に対するリフレッシュを行ない、前記奇数メモリをアク
セスしているときは、前記偶数メモリに対するリフレッ
シュを行なうようにしたことを特徴とするダイナミック
メモリのりフレッシュ方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58226451A JPS60119694A (ja) | 1983-11-30 | 1983-11-30 | ダイナミックメモリのリフレッシュ方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58226451A JPS60119694A (ja) | 1983-11-30 | 1983-11-30 | ダイナミックメモリのリフレッシュ方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60119694A true JPS60119694A (ja) | 1985-06-27 |
Family
ID=16845299
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58226451A Pending JPS60119694A (ja) | 1983-11-30 | 1983-11-30 | ダイナミックメモリのリフレッシュ方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60119694A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04229486A (ja) * | 1990-12-27 | 1992-08-18 | Nec Home Electron Ltd | メモリアクセス制御装置 |
-
1983
- 1983-11-30 JP JP58226451A patent/JPS60119694A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04229486A (ja) * | 1990-12-27 | 1992-08-18 | Nec Home Electron Ltd | メモリアクセス制御装置 |
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