JPH0923151A

JPH0923151A - ゲートアレイ半導体装置

Info

Publication number: JPH0923151A
Application number: JP7195985A
Authority: JP
Inventors: Masanori Funaki; 正紀舟木
Original assignee: Victor Company of Japan Ltd
Current assignee: Victor Company of Japan Ltd
Priority date: 1995-07-07
Filing date: 1995-07-07
Publication date: 1997-01-21

Abstract

(57)【要約】【目的】パス・トランジスタ・ロジックを使用するに
最適なセルを有するゲートアレイ半導体装置を提供す
る。【構成】複数のトランジスタにより構成された規格化
されたセルを多数個予め配列しておき、任意に選択され
た特定の配線を行なうことにより特定の機能を実現する
ゲートアレイ半導体装置において、前記規格化されたセ
ル内が、パス・トランジスタ・ロジック用のブロック１
１とラッチ用のブロック１２とからなるように構成した
ものである。これにより、パス・トランジスタ・ロジッ
クに最適なセルを形成し、消費電力の節約を図る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ＡＳＩＣ（applic
ation specific integrated circuit ：特定用途向け集
積回路）の基本セル構成に係り、特に、予め多数のトラ
ンジスタを敷きつめたマスタースライスを作っておき、
配線により特定の機能を実現するＬＳＩ、すなわちゲー
トアレイ半導体装置に関する。

【０００２】

【従来の技術】一般に、予め多数のトランジスタを作っ
ておいて、必要に応じてトランジスタ同士を配線し、特
定の機能を実現するロジックＬＳＩとしてゲートアレイ
装置が知られている。このゲートアレイ装置では、１つ
のチップに多数のゲートが配列してあり、ＬＳＩ製造プ
ロセスの最後の工程で配線用のマスクを変更するだけで
ユーザの多様な要求に応えるように作られている。この
デバイスでは、特定の要求に合ったように最初から設定
されていないためにむだな部分が生じ、その結果、集積
度は一般に劣るが、最終の配線工程だけでユーザの要求
に応じたＬＳＩができるので、短納期という特色があ
り、ＡＳＩＣの主流となっている。

【０００３】ゲートアレイ装置を作る場合、、規格化さ
れた基本セルと呼ばれる最小単位を設計し、これを多数
個並べるということを行なう。アレイをデジタル回路で
構成する場合、トランジスタにＭＯＳＦＥＴを使うこと
が多く、通常は、ｎＭＯＳＦＥＴを２個、ｐＭＯＳＦＥ
Ｔを２個用い、計４個のトランジスタを基本単位にして
基本セルを構成している。図１１はこのゲートアレイ装
置の基本セルを示す図であり、このセルはｐＭＯＳＦＥ
Ｔのトランジスタユニット１とｎＭＯＳＦＥＴのトラン
ジスタユニット２の２個のユニットよりなり、一方のト
ランジスタユニット１には、３つのエリアのｐドープの
ソース・ドレイン拡散層５間に２つの例えばポリシリコ
ンのゲート６を介在させ、２つのｐＭＯＳＦＥＴを作っ
ている。この場合、中央の拡散層５は両ＦＥＴの共通電
極となる。また、他方のトランジスタユニット２には、
同様に３つのエリアのｎドープのソース・ドレイン拡散
層３間に２つの例えばポリシリコンのゲート４を介在さ
せ、２つのｎＭＯＳＦＥＴを作っている。尚、図中、四
角い黒塗りの部分はコンタクト部１５である。

【０００４】この基本セルを１ゲートと呼び、ＬＳＩの
規模はゲート数で表す。従って、ｎＭＯＳとｐＭＯＳの
数はＬＳＩ内部でほぼ同数で１：１の割合になってい
る。基本セルがこのような割合になっている理由は、Ｎ
ＡＮＤ回路や図１２に示すインバータ等のような最も基
本的な回路においては、ｎＭＯＳＦＥＴ７とｐＭＯＳＦ
ＥＴ８が同数になっているためである。図１２（Ａ）は
インバータを示すブロック図、図１２（Ｂ）はインバー
タの回路構成図である。現在ＬＳＩにおいて最も問題に
なっているのはＬＳＩの低消費電力化である。電池駆動
型の携帯機器を考えれば、これは明らかである。さて、
消費電力が比較的少ないことから、一般的には、図１２
のようなｎＭＯＳＦＥＴとｐＭＯＳＦＥＴを組み合わせ
るＣＭＯＳ（complementary MOSFET's）が採用されてい
るが、このＣＭＯＳ回路の場合、図１３のように出力が
０→１、１→０と反転するとき、ｎＭＯＳＦＥＴ、ｐＭ
ＯＳＦＥＴが同時にＯＮ状態になる場合が瞬間的に生
じ、このとき貫通電流Ｉが発生し、従って、消費電力の
増大が避けられない。

【０００５】この貫通電流はスイッチング回数に比例す
るので、ＬＳＩの動作周波数が増えるにしたがって増加
する。また特定の機能を実現するときに、ＣＭＯＳ回路
ではトランジスタの規模が比較的大きくなり、トランジ
スタの充放電に使用する電力が大きくなるのみならず、
占有面積も大きくなる。このようにＣＭＯＳ回路では消
費電力が大きいために、最近にあっては別の回路構成が
検討されている。その方法のひとつに、パス・トランジ
スタ・ロジックを使用する方法がある。このパス・トラ
ンジスタ・ロジックは図１４のようにオン、オフの機能
のみを持つ２つの例えばｎＭＯＳＦＥＴのパス・トラン
ジスタ７、７を組み合わせて論理を作るもので、ＣＭＯ
Ｓ回路のように貫通電流が発生しないため、消費電力が
非常に小さい。ここで、［ＩＮバー］は、［ＩＮ］の反
転極性であり、論理表は［ＩＮ］が”０”の時［ＯＵ
Ｔ］は”１”となり、［ＩＮ］が”１”の時は［ＯＵ
Ｔ］が”０”となる。

【０００６】また、このようなパス・トランジスタ・ロ
ジックを用いると、同じ機能を実現するのでもＣＭＯＳ
回路に比べてトランジスタ数が少なくてすみ、ＬＳＩの
面積を減らすことができる。また、このパス・トランジ
スタには、電子がキャリアとなると動作速度が大きくな
ることからｎＭＯＳＦＥＴを用いることが多い。ところ
で、この種のパス・トランジスタ・ロジックを用いる
と、トランジスタを１つ通る毎にトランジスタの閾値電
圧分だけ電圧が低下するので、あるひと塊の機能を実現
した回路の単位、すなわち回路セルの最終段で電圧をも
とに戻す必要がある。そこで、最終段に電圧をもとに戻
すラッチ回路をつけるのが普通である。つまり回路セル
の構成は図１５のようにパス・トランジスタ・ロジック
部９とラッチ回路１０とよりなる。このラッチ回路はさ
まざまな提案がなされているが、最も簡単な方法はイン
バータを２つ組み合わせる方法である。従って、この部
分だけＣＭＯＳＦＥＴ構造となり、貫通電流が発生する
が、しかし全体としてはＣＭＯＳの数が大幅に減り、Ｌ
ＳＩの消費電流が減少する。

【０００７】

【発明が解決しようとする課題】さて、このようなパス
・トランジスタ・ロジックの技術は、ゲートアレイのよ
うに基本セルが規格化されておらずにＬＳＩの試作プロ
セスを初めから行なうようなＡＳＩＣ、すなわちフルカ
スタムＬＳＩでは試みられているが、今後ゲートアレイ
にも適用されていくことが予想される。このとき問題に
なるのがゲートアレイのトランジスタの使用効率であ
る。ゲートアレイの基本セルはｎＭＯＳ、ｐＭＯＳが
１：１の比率で構成されているが、この比率はＣＭＯＳ
回路で最適になるように設計されており、パス・トラン
ジスタ・ロジックを現状のゲートアレイにそのまま適用
すると、使用効率が減り、ＬＳＩの面積が増大する。従
って、新しい回路に合わせて、ｎＭＯＳ、ｐＭＯＳの比
率を最適化する必要がある。本発明は、以上のような問
題点に着目し、これを有効に解決すべく創案されたもの
であり、その目的はパス・トランジスタ・ロジックを使
用するのに最適なセルを有するゲートアレイ半導体装置
を提供することにある。

【０００８】

【課題を解決するための手段】本発明は、上記問題点を
解決するために、複数のトランジスタにより構成された
規格化されたセルを多数個予め配列しておき、任意に選
択された特定の配線を行なうことにより特定の機能を実
現するゲートアレイ半導体装置において、前記規格化さ
れたセル内が、パス・トランジスタ・ロジック用のブロ
ックとラッチ用のブロックとからなるように構成したも
のである。

【０００９】本発明は、以上のように構成することによ
り、パス・トランジスタ・ロジック用のブロックは、例
えばｎＭＯＳＦＥＴだけで形成され、ラッチ用のブロッ
クは、例えば同数のｎＭＯＳＦＥＴとｐＭＯＳＦＥＴに
より形成される。これにより、トランジスタの使用効率
を高め、且つ消費電力の少ないパス・トランジスタ・ロ
ジックを用いたゲートアレイ半導体装置を実現すること
ができる。この場合、パス・トランジスタ・ロジック用
のブロックでは少なくとも４個以上のｎＭＯＳＦＥＴが
用いられ、ラッチ用のブロックではｎＭＯＳＦＥＴとｐ
ＭＯＳＦＥＴを２個ずつ用い、ＣＭＯＳ構造とする。ま
た、セルを構成する複数のトランジスタブロックを一列
に配列させておくことにより、ＣＭＯＳＦＥＴの通常ゲ
ートアレイとパス・トランジスタ・ロジックを用いたゲ
ートアレイを同じマスタースラインで切り替えることが
可能となる。

【００１０】

【発明の実施の形態】以下に、本発明に係るゲートアレ
イ半導体装置の一実施例を添付図面に基づいて詳述す
る。図１は本発明の第１の実施例に係るゲートアレイ半
導体装置の基本セルを示す図、図２はパス・トランジス
タ・ロジックのブロック回路図、図３は図１に示す基本
セルの具体的配線を示す配線図である。なお、従来の装
置構成と同一部分については同一符号を付して説明す
る。本発明の基本は、一方の型のトランジスタ、例えば
パス・トランジスタ・ロジックを作るのに最適なｎＭＯ
ＳＦＥＴの数を他方の型のトランジスタ、すなわちｐＭ
ＯＳＦＥＴの数よりも多くした点にある。

【００１１】図１に示すように図示例においては、基本
セルは３つのｎＭＯＳＦＥＴのトランジスタユニット
２、２、２と１つのｐＭＯＳＦＥＴのトランジスタユニ
ット１の計４つのユニットで構成されており、ｎＭＯＳ
ＦＥＴの各トランジスタユニット２には、それぞれ３つ
のエリアのｎ型不純物ドープのソース・ドレイン拡散層
３、３、３間に２つの例えばポリシリコンのゲート４、
４を介在させて設け、２つのｎＭＯＳＦＥＴを作ってい
る。そして、残りの１つのｐＭＯＳＦＥＴのトランジス
タユニット１には、同様に３つのエリアのｐ型不純物ド
ープのソース・ドレイン拡散層５、５、５間に２つの例
えばポリシリコンのゲート６、６を介在させて設け、２
つのｐＭＯＳＦＥＴを作っている。

【００１２】従って、ここでは６個のｎＭＯＳＦＥＴと
２個のｐＭＯＳＦＥＴで１つの基本セルが形成されるこ
とになる。図１のように配置をすると、左側の２つのユ
ニット２、２の４個のｎＭＯＳＦＥＴでパス・トランジ
スタ・ロジック用のブロック１１を形成し、右側の２つ
のユニット２、１の２個のｎＭＯＳＦＥＴと、２個のｐ
ＭＯＳＦＥＴでラッチ用のブロック１２を形成する。こ
のように左側にパス・トランジスタ・ロジック用のブロ
ック１１、右側にラッチ用のブロック１２を配置するの
は信号が左から右に進むのが自然であり、この信号の流
れに沿って配置しており、セル内部の回路設計のミスを
減らせるからである。また、パス・トランジスタ・ロジ
ック用のブロック１１は、上述のようにｎＭＯＳＦＥＴ
の２個ずつの２つのグループ（ユニット）にまとめられ
ている。それぞれのユニットのｎＭＯＳＦＥＴはソース
・ドレイン拡散層を共有しており、パス・トランジスタ
・ロジックを構成するのに、最も効率がよくなるように
形成されている。この配列形態は従来のセルの形状をそ
のまま反映しており、技術の連続性がある。

【００１３】ここで典型的な配線例を図２及び図３に示
す。図２（Ａ）は論理素子によるブロック構成図を示し
ている。ここでは、Ａ、Ｂの２つの入力を排他論理和を
Ｅｘ．ＯＲ素子１３でとり、その出力とＣ入力をＮＡＮ
Ｄ素子１４に入力して、出力Ｆを得ている。この回路を
トランジスタで組むと図２（Ｂ）に示すように接続され
る。また、このような回路構成を行なうための具体的な
配線は、図３に示される。図３において、斜線で示すエ
リアは金属配線１６を示し、四角い黒塗りの部分はコン
タクト部１５を示す。また、図２（Ａ）中の各ｎＭＯＳ
ＦＥＴ７Ａ、７Ｂ、７Ｃ、７Ｄはブロック１１に対応し
て示されている。なお、図３中の右側半分はラッチ用の
ブロック１２のＦＥＴの接続状態を示している。

【００１４】このように例えば６個のｎＭＯＳＦＥＴと
２個のｐＭＯＳＦＥＴで１つの基本セルを構成すること
によって、パス・トランジスタ・ロジックを使った回路
セルを無理なく作ることができる。通常は、４個のパス
・トランジスタでほとんどの回路セルを形成することが
できるが、４個で足りない場合は、複数の上記したよう
な基本セルを用いて、回路セルを形成する。最近のゲー
トアレイの例では、メモリに敷きつめたトランジスタの
かなりの割合を用いるといった例が多くなっている。従
って、図１に示すような基本セルにした結果、ロジック
部分の面積が減っても、メモリ部の面積が増えてしまっ
ては問題となる。しかしながら、図１の基本セル構成は
基本的にメモリの面積を増加させることはない。

【００１５】図４及び図５に従来のゲートアレイ半導体
装置を用いた１ビット分の回路図を示し、１ビットのメ
モリは６個のトランジスタ（図４）或いは８個のトラン
ジスタ（図５）で形成される。ビット線及びワード線間
に基本セルの各トランジスタが電気的に接続されてお
り、図４は各トランスファーゲート１７に１個のｎＭＯ
ＳＦＥＴ７を使用した場合の構成を示し、各インバータ
１８には、それぞれ１個ずつのｎＭＯＳＦＥＴ７とｐＭ
ＯＳＦＥＴ８を使用している。図５は各トランスファー
ゲート１７に１個ずつのｎＭＯＳＦＥＴ７とｐＭＯＳＦ
ＥＴ８を使用した場合の構成を示し、各インバータ１８
には、同様にそれぞれ１個ずつのｎＭＯＳＦＥＴ７とｐ
ＭＯＳＦＥＴ８を使用している。

【００１６】これに対して、図６は本発明に係る装置の
基本セルを用いた時の１ビット分の回路図を示し、全部
で８個のトランジスタが用いられ、各トランスファーゲ
ート１７にはそれぞれ２個ずつのｎＭＯＳＦＥＴ７、７
を用いている。そして、各インバータ１８には、ｎＭＯ
ＳＦＥＴ７とｐＭＯＳＦＥＴ８を１個ずつ用いている。
すなわち、本発明ではメモリの面積は増やすことなく従
来と変わらず、ロジック部分の面積と消費電力を大幅に
減らすことが可能となる。尚、図４に示す従来装置と同
様に６個のトランジスタで１ビットメモリを構成しても
良いが、図６では特性性能を向上させるために８個の全
てのトランジスタを使用した場合の接続例を示した。

【００１７】上記実施例では、基本セルのパス・トラン
ジスタ・ロジックに用いるトランジスタの数は、４個の
場合であるが、４個以上用いる場合には、ロジック用の
ｎＭＯＳＦＥＴの数を４個以上に必要なだけ増やしてお
くようにする。図７はこれに対応したものであり、本発
明装置の第２の実施例の平面図である。ここで、パス・
トランジスタ・ロジック用のブロック１１の２つのｎＭ
ＯＳＦＥＴトランジスタユニット２、２は、それぞれ４
つのソース・ドレイン拡散層３と３つのゲート４とによ
り構成される３つのｎＭＯＳＦＥＴ２により形成され、
ロジック用のブロック１１全体で６つのｎＭＯＳＦＥＴ
２となる。

【００１８】この場合、ｎＭＯＳＦＥＴの数は必ず偶数
になるように増やすのが好ましく、その理由は、パス・
トランジスタ・ロジックの場合、例えば［Ｘ］という信
号を用いると、その反転のＸバーという信号をも同時に
使用する可能性が高く、入力が２個ずつ増加していくか
らである。尚、ラッチ用のブロック１２の構成は、図１
に示す第１の実施例の場合と同様に２個のｐＭＯＳＦＥ
Ｔと２個のｎＭＯＳＦＥＴにより構成されている。

【００１９】ところで、図１及び図７に示すように各ト
ランジスタユニットを配列して多数の基本セルを並べる
とｐＭＯＳＦＥＴがｎＭＯＳＦＥＴの中に孤立してしま
い、ｐＭＯＳＦＥＴが存在しているｎウェルの電位が影
響を受け、ｐＭＯＳＦＥＴの動作が不安定になる可能性
がある。従って、セル中のトランジスタユニットを固め
て配置するのではなく、信号の流れ方向に沿って横或い
は縦に一列に並べるようにしてもよい。図８はこのよう
に配列した本発明装置の第３の実施例を示す平面図であ
る。この図示例では、信号が上から下へ流れる場合も示
しており、この流れる方向に沿ってｎＭＯＳＦＥＴのト
ランジスタユニット２、ｎＭＯＳＦＥＴのトランジスタ
ユニット２、ｐＭＯＳＦＥＴのトランジスタユニット１
及びｎＭＯＳＦＥＴのトランジスタユニット２の順で直
線状に配列している。そして、上部の２つのｎＭＯＳＦ
ＥＴのトランジスタユニット２、２がパス・トランジス
タ・ロジック用のブロック１１を形成し、下の２つのト
ランジスタユニット１、２がラッチ用のブロック１２を
形成している。

【００２０】このような構成の基で多数の基本セルを配
列すると、ｐＭＯＳＦＥＴが横一列に並ぶことになり、
動作の不安定性を回避することができる。ここでパス・
トランジスタ・ロジック用のブロック１１を上に持って
きた理由は、第１の実施例にて電流の流れ方向を考慮し
たと同様に上から下に自然に信号が流れるようにするた
めである。

【００２１】図８のような構成をとることにより、別の
技術的効果も発生する。すなわち従来の基本セルでＣＭ
ＯＳＦＥＴ回路セルを使った場合、図９のように敷きつ
めた基本セルの列の一部をＣＭＯＳロジック回路部２０
として用い、残りを単なる配線部２１として使う場合が
多い。配線部２１に指定された部分のトランジスタは全
く使われない。従って、図８に示すような構成をとった
場合、図１０に示すようにｎＭＯＳＦＥＴの２列を配線
部２１に指定すると、ＣＭＯＳロジック回路部２０を通
常のＣＭＯＳＦＥＴのゲートアレイとまったく同じに使
用できる。従って、顧客の要望によって、ＣＭＯＳＦＥ
Ｔの通常ゲートアレイとパス・トランジスタ・ロジック
を用いたゲートアレイを同じマスタースライスで切り替
えができることになり、コスト削減効果が大きい。ここ
で重要なのはＣＭＯＳ回路セル内部の配線を従来と同様
にし、全く変更することがない点である。

【００２２】尚、第１、第２及び第３の実施例ともにパ
ス・トランジスタ・ロジック部にｎＭＯＳＦＥＴを使用
する場合を例として上げたが、ｐＭＯＳＦＥＴの方が作
り易いという場合は、パス・トランジスタ・ロジック部
にｐＭＯＳＦＥＴを使用することも可能である。この場
合は基本セルは、例えばｎＭＯＳＦＥＴが２個、ｐＭＯ
ＳＦＥＴが６個以上という構成になる。また、上記各実
施例ともに基本セルにＣＭＯＳＦＥＴを含んでいるの
で、回路セルが用意されていれば、ＣＭＯＳＦＥＴセル
のみ、パス・トランジスタ・ロジック・セルのみ、或い
は両者混在のＬＳＩをそれぞれ作ることが可能である。

【００２３】

【発明の効果】以上説明したように、本発明のゲートア
レイ半導体装置によれば、次のように優れた作用効果を
発揮することができる。パス・トランジスタ・ロジック
を使用するに最適な構造とすることができるので、スイ
ッチング時の貫通電流をなくして消費電力を軽減できる
のみならず、トランジスタの使用効率を向上させること
ができ、装置の占有面積も減少させることができる。ま
た、パス・トランジスタ・ロジックにｎＭＯＳＦＥＴを
用いた場合には、動作速度を高く維持した状態で、上記
した消費電力の節減効果等を図ることができる。更に、
トランジスタユニットを一列に配列することにより、セ
ル内部の配線を変更することなく、従来のＣＭＯＳＦＥ
Ｔのゲートアレイと同様に使用することができる。

【図面の簡単な説明】

【図１】本発明の第１の実施例に係るゲートアレイ半導
体装置の基本セルを示す図である。

【図２】パス・トランジスタ・ロジックのブロック回路
図である。

【図３】図１に示す基本セルの具体的配線を示す配線図
である。

【図４】従来のゲートアレイ半導体装置を用いた１ビッ
トのメモリを示す回路図である。

【図５】従来のゲートアレイ半導体装置を用いた１ビッ
トのメモリを示す回路図である。

【図６】本発明のゲートアレイ半導体装置を用いた１ビ
ットのメモリを示す回路図である。

【図７】本発明装置の第２の実施例の基本セルを示す図
である。

【図８】本発明装置の第３の実施例の基本セルを示す図
である。

【図９】従来の装置を用いた場合の配線部の指定例を示
す図である。

【図１０】本発明装置の第３の実施例を用いた場合の配
線部の指定例を示す図である。

【図１１】従来のゲートアレイ半導体装置の基本セルの
一例を示す図である。

【図１２】ＣＭＯＳのインバータの回路図である。

【図１３】インバータの貫通電流を示す図である。

【図１４】パス・トランジスタ・ロジックによるインバ
ータを示す回路図である。

【図１５】パス・トランジスタ・ロジックを使った回路
セルの基本構成図である。

【符号の説明】

１…ｐＭＯＳＦＥＴのトランジスタユニット、２…ｎＭ
ＯＳＦＥＴのトランジスタユニット、３…ｎドープのソ
ース・ドレイン拡散層、４…ゲート、５…ｐドープのソ
ース・ドレイン拡散層、６…ゲート、７…ｎＭＯＳＦ
ＥＴ、８…ｐＭＯＳＦＥＴ、１１… パス・トランジ
スタ・ロジック用のブロック、１２…ラッチ用のブロッ
ク。

Claims

【特許請求の範囲】

【請求項１】複数のトランジスタにより構成された規
格化されたセルを多数個予め配列しておき、任意に選択
された特定の配線を行なうことにより特定の機能を実現
するゲートアレイ半導体装置において、前記規格化され
たセル内が、パス・トランジスタ・ロジック用のブロッ
クとラッチ用のブロックとからなることを特徴とするゲ
ートアレイ半導体装置。
【請求項２】前記パス・トランジスタ・ロジック用の
ブロックのトランジスタがｎＭＯＳＦＥＴであることを
特徴とする請求項１記載のゲートアレイ半導体装置。
【請求項３】前記パス・トランジスタ・ロジック用の
ブロックのトランジスタの数が少なくとも４個以上ある
ことを特徴とする請求項１または２記載のゲートアレイ
半導体装置。
【請求項４】前記ラッチ用のブロックのトランジスタ
の数が、ｎＭＯＳＦＥＴが２個、ｐＭＯＳＦＥＴが２個
であることを特徴とする請求項１乃至３記載のゲートア
レイ半導体装置。
【請求項５】前記セル内が、ｎＭＯＳＦＥＴとｐＭＯ
ＳＦＥＴを含み、いずれか一方の型のＭＯＳＦＥＴの数
が他方の型のＭＯＳＦＥＴより偶数個多いことを特徴と
する請求項１乃至４記載のゲートアレイ半導体装置。
【請求項６】複数のトランジスタを含む複数のトラン
ジスタユニットにより構成された規格化されたセルを多
数個予め配列しておき、任意に選択された特定の配線を
行なうことにより特定の機能を実現するゲートアレイ半
導体装置において、前記規格化されたセル内が、パス・
トランジスタ・ロジック用のブロックとラッチ用のブロ
ックからなると共に前記各トランジスタユニットは全体
を通じて一列に配列されていることを特徴とするゲート
アレイ半導体装置。