JPH0923206A - 遅延ロックループ装置 - Google Patents

Abstract

(57)【要約】 【目的】 例えば、移動体通信に使用する遅延ロックル
ープ装置に関し、遅延ロックループの遅延量を可変でき
る様にすることを目的とする。 【構成】 スペクトラム拡散通信用受信機であって、入
力した自己相関関数の一部を遅延回路を通し、残りを反
転し、再び、加算して制御電圧を生成する制御電圧生成
部分と、入力した制御電圧をサンプリングして得たサン
プリング制御電圧を用いてほぼチップ長の周期を有する
クロックを生成する発振部分を有し、制御電圧のサンプ
ル値が最小となる様にクロック周期を制御する遅延ロッ
クループ装置において、遅延回路の遅延量が制御できる
ように構成する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、例えば、移動体通信に
使用する遅延ロックループ装置に関するものである。

【０００２】スペクトラム拡散通信用受信機に遅延ロッ
クループを用いた位相同期回路が用いられる場合、遅延
ロックループの帯域幅としては、同期保持の際には狭く
して同期外れにならない様に、同期捕捉の際には広くし
て同期捕捉が早くなる様にすることが求められている。

【０００３】そこで、遅延ロックループの遅延量を可変
できる様にすることが必要である。

【０００４】

【従来の技術】図９は従来例の構成図、図10は図９の動
作説明図である。以下、図10を参照して、図９の動作を
説明する。なお、図10の左側の符号は図９中の同じ符号
の部分の波形を示す。

【０００５】さて、図９に示す送信機の変調器62におい
て、例えば、データ速度 fd=10Kbps( データ長 Tb=1/f
d) の送信データと７段のシフトレジスタを用いたPN発
生器61が送出する拡散符号( 拡散符号速度 fc =1.27 Mb
ps: チップ長Tc= 1/fc) を乗算してスペクトラム拡散
し、受信側に送信する。

【０００６】受信機内の相関器１には、図10- に示す
スペクトラム拡散した受信信号がシフトレジスタFF₁, F
F₂, FF₃ ・・に順次、入力していく。一方、受信機内の
PN発生器２が送出した逆拡散符号( 送信側の拡散符号と
同一のPN符号) がラッチL₁, L₂, L₃・・にラッチされて
いるが、マスタークロック（チップ長と同じ周期を持っ
ている）の立上り点で、EX-NORゲート12, 13, ・・・を
用いて受信信号とPN符号の比較を行い（自己相関を取
る）、比較結果を加算回路11に送出する。

【０００７】加算回路11はこれらの比較結果（自己相関
値）を加算し、加算結果を遅延ロックループ( 以下、DD
L と省略する) ５に送出する( 図10- 〜参照) 。な
お、受信した拡散符号は速度 f_c で変化するが、ラッチ
されている逆拡散符号は時間的に固定されているので、
拡散符号と逆拡散符号が同期した場合、相関値のピーク
が生じ、ピークの間隔は図10- に示す様にデータ幅
(Td) の間隔で現れる。

【０００８】さて、DDL 内の自乗回路51は入力した加算
結果を自乗する。これは、EX-NORゲート12, 13・・・に
よるPN符号の比較の際、符号が共に"1"の時は正側にピ
ークが、"0" の時は負側にピークが生ずる。しかし、符
号の一致/ 不一致と云う点から見ると同じことであるの
で、自乗をして共に正側のピークに持って行く様にする
為である。

【０００９】そして、自乗回路の出力を遅延回路52で１
チップ長だけ遅延したものと、インバータ53で反転もの
を加算回路で加算して図10- に示す変形S 字型の制御
電圧（以下、S 曲線と云う）を取り出す。

【００１０】一方、内部の電圧制御発振器57はマスター
クロック( 例えば、1.27Mbpsで、拡散符号の速度に同
じ))を相関器１に送出しているが、分周器56でこのクロ
ックを分周して、ほぼデータ幅の間隔のサンプリング・
クロックを生成し、サンプリング回路55でこのサンプリ
ング・クロックの立上り点におけるS 曲線の値（サンプ
リングした電圧）を取り出す。

【００１１】サンプリングした電圧は、D/A 変換器58で
アナログ信号に変換された後、制御信号として電圧制御
発振器57に加えられるので、図10- に示す様に、電圧
制御発振器の発振周波数がS 曲線のほぼ中心となる様に
制御される。

【００１２】つまり、電圧制御発振器57, 分周器56, サ
ンプリング回路55, D/A 変換器58,電圧制御発振器57は
負帰還ループを構成しているので、拡散符号の速度 fc
とマスタクロックの速度が同期していない場合、サンプ
リング・クロックの立上り点の位置とS 曲線の中心との
間隔が最小となる様にサンプリング・クロックのタイミ
ング位置を制御する。

【００１３】これにより、拡散符号の速度 fc とマスタ
ークロックの速度が一致し、S 曲線の中央値でサンプリ
ングされる為、拡散符号の速度 fc とマスタクロックの
位相が同期することになる。

【００１４】なお、従来例のDDL 装置は、遅延回路52の
遅延量が固定であった。この為、拡散符号の速度 fc 、
拡散符号のチップ幅を Tc =1/fc とすれば、遅延回路の
遅延量は固定であり、図10- に示す様なS 曲線が得ら
れていた。

【００１５】

【発明が解決しようとする課題】例えば、図10- に示
す様に、S 曲線の＋側のピーク位置と負側のピーク位置
の幅Δがチップ長Tcであればこの曲線の傾斜は急峻であ
り( つまり、DDL の感度が高い) 、同期確保できる位相
範囲Δは狭いので（図10の例では、Δ＝360 °×1/127
）、雑音が大きい時は同期外れを起こしやすくなる。

【００１６】ここで、Δが２倍のTcの幅であれば、その
曲線の傾きは緩やかであり( つまり、DDL の感度が低
い) 、同期確保できる位相範囲は広いので( Δ＝360 °
×2/127)、雑音が大きいときでも同期外れを起こしにく
い。

【００１７】しかし、従来のDDL はS 曲線を生成する為
の遅延回路52の遅延量が固定であった( 例えば、拡散符
号のチップ幅であるTcに固定) 。この為、図10に見られ
る様にS 曲線の幅がΔ(=Tc) となり、この幅を狭くする
と同期確保できる位相範囲が狭くなり、幅を広くすると
DDL の感度が低くなると云う両者相反する事態をもたら
した。

【００１８】本発明は、遅延ロックループ装置の遅延量
を可変できる様にすることを目的とする。

【００１９】

【課題を解決するための手段】第１の本発明は、遅延回
路の遅延量が制御できる構成にした。第２の本発明は、
上記遅延量が拡散符号のチップ長TcのN 倍で変化する構
成にした。

【００２０】第３の本発明は、上記遅延量が拡散符号の
チップ長のTc（１／N ）倍で変化する構成にした。第４
の本発明は、遅延量の制御が上記サンプリング制御電圧
が設定したしきい値から外れた時に行う構成にした。

【００２１】第５の本発明は、上記遅延量の制御が、同
期外れ信号を検出した時に行う構成にしたことを特徴と
する請求項１の遅延ロックループ装置。第６の本発明
は、上記遅延量の制御を行う際、上記制御電圧の最大値
と最小値を結ぶ線分の傾斜が、切替前の傾斜と同一にな
る様に自己相関値の大きさを変化する構成にした。

【００２２】第７の本発明は、上記遅延量の制御が、連
続して所定回数、上記サンプリング制御電圧が設定した
しきい値から外れた時、または、同期外れ信号を検出し
た時に行う構成にした。

【００２３】

【作用】図１は第１の本発明の説明図で、(a) は第１の
本発明の要部構成図、(b),(c)は(a) の動作説明図であ
る。

【００２４】なお、図１(b) の左側の符号は図１(a) の
同じ符号の部分の動作波形を示す。第１の本発明は、図
１(a) に示す様に、遅延ロックループ３に可変遅延回路
32と、この遅延回路の遅延量を制御する遅延量制御回路
４を設け、遅延ロックループ装置の遅延量を可変できる
構成にした。

【００２５】以下、図１(a) の動作を説明するが、上記
で詳細説明した部分については概略説明し、本発明の原
理について詳細説明する。先ず、受信側の相関器１には
送信側で生成した拡散符号と、受信側のPN発生器２で生
成した上記拡散符号と同一の被拡散符号が加えられるの
で、入力したマスタークロック( 送信側の拡散符号速度
と同じ速度) を用いて、これら２つの符号の自己相関を
取り、自己相関値を遅延ロックループに送出する( 図１
- 〜参照) 。

【００２６】遅延ロックループは自己相関値を自乗した
後、一部は可変遅延回路32を介して、他の部分は反転し
て、加算回路34に加える。加算回路は入力した２つの信
号を加算して、図１(b)-に示す様な変形S 字型の制御
電圧（以下、S 曲線と云う)を生成する。

【００２７】一方、電圧制御発振器は上記のマスターク
ロックを送出しているが、このマスタークロックを分周
して生成したサンプリング・クロックの立上り点におけ
る制御電圧をサンプリングして電圧制御発振器に加え、
この発振器の発振周波数を制御する。

【００２８】これにより、電圧制御発振器は制御電圧が
０となる様な発振周波数で発振し、受信側の被拡散符号
が送信側の拡散符号と同期が取れる。さて、第１の本発
明は図１(a) に示す様に、可変遅延回路32を設け、この
回路の遅延量を制御する様にした。

【００２９】第２，第３の本発明は、上記の可変遅延回
路の遅延量をTc×N または、Tc×(1/N) で制御すること
により、加算回路から取り出されるS 曲線の幅Δをチッ
プ長TcのN 倍、またはチップ長の1/N 倍の単位で切り替
え可能にした。

【００３０】この為、雑音が少なくて受信信号の位相変
動が少ない時はS 曲線の幅を狭くして遅延ロックループ
の感度を高く保ち、同期外れにならない様にした( 図１
(b)-, 参照) 。

【００３１】しかし、雑音が大きくて位相変動が大きい
時、または同期外れを起こした時は位相変動を十分許容
できる様にS 曲線の幅Δを広くして同期可能な位相範囲
を広げる様にした( 図１(c)-, 参照) 。

【００３２】第４，第５の本発明は、制御電圧のサンプ
ル値が設定したしきい値の範囲から外れた時、または同
期外れ信号が入力した時に遅延量の大きな方（即ち、S
曲線の幅Δが大きい方) に切り替える様にした。

【００３３】なお、設定したしきい値の範囲内に戻った
時、または同期外れ信号が入力しなくなった時は切替え
前の遅延量に戻す。第６の本発明は、遅延量を切り替え
た時、S 曲線の傾斜が切替前後で同一となる様に自己相
関値を変化する様にした。

【００３４】第７の本発明は、連続してN 回、制御電圧
のサンプル値が設定したしきい値の範囲から外れた時、
または同期外れ信号が入力した時に遅延量の大きな方
（即ち、S 曲線の幅Δが大きい方) に切り替える様にし
た。

【００３５】これにより、同期保持の際には狭くして同
期外れにならない様に、同期捕捉の際には広くして同期
捕捉が早くなる。

【００３６】

【実施例】図２は第２の本発明の実施例の構成図、図３
は第３の本発明の実施例の構成図、図４は第４の本発明
の実施例の説明図で、(a) は要部構成図、(b),(c) は
(a)の動作説明図、図５は第５の本発明の実施例の構成
図で、(a) は要部構成図、(b) は(a) 中の遅延制御回路
の構成図の一例、(c) は(a) 中のΔ幅生成回路の構成図
の一例である。

【００３７】図６は図５の動作説明図で、(a) は同期状
態にある場合、(b) は同期外れの場合、(c) は(b) の場
合の制御信号生成説明図、図７は第６の本発明の説明図
で、(a) は要部構成図、(b) は(a) の動作説明図、図８
は第７の本発明の実施例の構成図で、(a) は図４に示す
構成に保護段数を付加した場合、(b) は図５に示す構成
に保護段数付加した場合である。

【００３８】なお、自乗回路31、可変遅延回路32、イン
バータ33、加算回路34は請求項１の制御電圧生成部分の
構成部分、サンプリング回路35、分周器36、電圧制御発
振器37は発振部分の構成部分である。

【００３９】また、全図を通じて同一符号は同一対象物
を示す。更に、図６(a),(b) の時間軸は図６(c) の時間
軸よりも伸びている。以下、図２〜図８の動作を説明す
るが、上記で詳細説明した部分は概略説明し、本発明の
部分については詳細説明する。

【００４０】図２において、相関器１は受信した拡散符
号とPN発生器２で生成した送信側と同一の被拡散符号の
自己相関を取り、自己相関値を遅延ロックループ（以
下、DLL と省略する) に送出する。DLL は入力した自己
相関値を自乗回路31で自乗して、一部を可変遅延回路32
a に、残りの部分をインバータ33で反転して加算回路34
に加える。

【００４１】可変遅延回路32a は遅延量のステップがチ
ップ長Tcの整数倍になっており、遅延制御回路からの制
御信号の状態に対応して、例えば、Tc, 2Tc, 3Tc・・と
スィッチSWで切り替えられる様になっている。

【００４２】しかし、図２では説明を容易にする為、遅
延量Tcと遅延量2Tc の２つの遅延素子の場合を示し、入
力した自乗回路の出力は制御信号の状態に対応した遅延
量が与えられ、スイッチSWを介して加算回路34に加えら
れる。これにより、加算回路から取り出されるS 曲線の
幅Δが、Tc, 2Tc とチップ長の整数倍単位で切替えられ
る。

【００４３】なお、上記の様に整数倍にすることによ
り、この回路を拡散符号速度で動作する FF で構成する
ことができる。一方、分周器36は、電圧制御発振器37が
送出したマスタクロック( 例えば、1.27Mbps) を分周し
て、ほぼデータ幅の間隔のサンプリング・クロックを生
成し、このサンプリング・クロックの立上り点における
S 曲線の値（サンプリングした電圧）を取り出し、この
電圧を利用して電圧制御発振器の発振周波数がS 曲線の
ほぼ中心となる様に制御する。

【００４４】なお、遅延量制御回路４の構成については
後述の図４、図５で説明する。図３において、可変遅延
回路32b は遅延量のステップがチップ長Tcの１/Nとした
例である( 即ち、S 曲線の幅ΔをTcの1/N とする) 。遅
延量は、例えばTc/N,2Tc/N, 3Tc/N, ・・Tc, (N＋1)Tc/
N, (N＋2)Tc/N・・とスィッチで切り替えられる。

【００４５】この時、可変遅延回路の基準クロックは拡
散符号速度のN 倍( 例えば、1.27×N Mbps) にして、FF
の段数( タップ数) を変える様に制御するが、第２の本
発明の場合に比較してきめ細かい制御が可能となる。

【００４６】図４において、上位しきい値、下位しきい
値が印加した比較器51と遅延量制御回路としてのデコー
ダ41を設ける。比較器51は、例えば、図４(c) に示す
「状態：比較器の出力」の関係を示すテーブルを内蔵
し、上位しきい値と下位しきい値が印加しているものと
する。

【００４７】そこで、比較器51はサンプリングした電圧
V が入力すると、電圧V と２つのしきい値との位置関係
を比較し、例えば、電圧Ｖ＜下位しきい値の時は“00",
下位しきい値＜電圧V ＜上位しきい値の時は"01", 上
位しきい値＜電圧V の時は"10"をの比較結果をデコーダ
41に送出する。

【００４８】デコータ41は図４(c) に示す「比較器出
力：制御信号」の変換テーブルを持っているので、比較
結果が入力した時に対応する"1" または"0" の制御信号
を可変遅延回路32に送出する。これにより、図３に示す
可変遅延回路の場合、対応する遅延量に切り替わる。

【００４９】図５において、上記S 曲線の幅 (Δ) を生
成するΔ幅生成回路52、サンプリング・クロックとΔ幅
の位置関係に対応する出力を送出するゲート回路53、ゲ
ート出力に対応する制御信号を送出する遅延量制御回路
４を設ける。

【００５０】さて、Δ幅生成回路は図５(c) に示す様に
FF 521で構成されており、FF 521はマスタクロックの立
上り点で相関器が出力した加算結果のピーク値を取り込
んでQ 端子から"1" を出力する。そして、次のマスタク
ロックの立上り点で殆ど0 の加算出力を取り込んで反転
Q 端子から"1" を出力するが、この出力をFFに戻してリ
セットする。これにより、インバータINV からS 曲線の
幅Δに等しい幅の負パルスが得られる( 図６(a)-〜
, 参照) 。

【００５１】そこで、この負パルスをゲート回路53に送
出するので、この回路53は、例えば、NANDゲートで構成
されているので、Δ幅のパルスが印加している間はオフ
状態となり、この間に入力したサンプリング・クロック
の通過を阻止する( 図６(a)-〜参照) 。

【００５２】しかし、図６(b)-, に示す様に、Δ幅
のパルスが印加していない間にサンプリング・クロック
は入力すると、サンプリング・クロックはゲート回路53
を通過して同期外れ信号として遅延量制御回路４に加え
られる( 図６(b)-参照) 。

【００５３】遅延量制御回路４は図５(b) に示す構成を
しているので、入力した同期外れ信号により、FF 42 は
端子Q から"1" を出力すると共に、タイマ43が起動す
る。ここで、タイマ周期はデータ周期Tdよりも長くなっ
ているので、タイマ43が動作中に同期外れ信号が再び、
入力すればタイマ43は初期状態に戻り、再度、動作を開
始する。

【００５４】しかし、同期状態になって同期外れ信号の
入力が断になると、タイマ43はタイマ周期の時点でリセ
ット信号をFF 42 に送出し、FF 42 の端子Q の出力が
"0" になる( 図６(c)-, A,B 参照) 。

【００５５】そこで、可変遅延回路32に図６(c)-B に
示す様な制御信号が送られるが、可変遅延回路が図３に
示す様な構成の場合、スイッチSWは制御信号が"1" の時
は2Tc の遅延回路を、"0" の時はTcの遅延回路を選択す
ることになる。

【００５６】図７において、可変遅延回路の遅延量を２
倍にするとS 曲線の傾きが緩やかになる。例えば、S 曲
線の幅Δを２倍にすると図７(b)-, に示す様に、傾
斜がHs/Δ, Hs/ 2Δとなって緩やかになり、位相ずれ
に対する制御電圧の割合が変化し、サンプリングした電
圧：周波数の関係が変化する。

【００５７】そこで、これを防ぐ為に自乗回路31と可変
遅延回路32の間にN 倍回路38を設け、S 曲線の幅Δが２
倍になれば、相関値も２倍にしてS 曲線の傾きが変化し
ない様にしている( 図７(b)-参照) 。

【００５８】図８において、(a) は図４(a) に示す構成
に、(b) は図５(a) に示す構成に、それぞれ保護段数カ
ウント回路54を設けたものである。これにより、図８
(a) の場合はサンプリングした電圧V が連続してP 回(P
は正の整数) 、上位しきい値〜下位しきい値間の範囲か
ら外れた時、比較結果を遅延量制御回路に送出する様に
した。

【００５９】また、図８(b) の場合はゲート回路の出力
が連続してP 回(Pは正の整数) 送出された時、同期外れ
信号を遅延量制御回路に送出する様にした。これによ
り、バースト状の誤りによって引き起こされる同期外れ
を許容できることになる。

【００６０】なお、本発明の発振器は、D/A 変換器＋電
圧制御発振器の構成にしても良く、ニュウメトリック・
コントロールド・オッシレータ（ディジタル数値制御型
発振器を使用してもよい。

【００６１】つまり、DLL(遅延ロックループ) の遅延量
を変化させる(S曲線の幅Δを変化させる) ことにより、
同期可能な位相範囲を広く保ったまま、且つS 曲線の傾
きを急峻に保ち、DLL の感度( 例えば、サンプリングさ
れたS 曲線の電圧：DLL 出力周波数の感度) を高くする
ことができる。

【００６２】

【発明の効果】以上詳細に説明した様に本発明によれ
ば、遅延ロックループの遅延量が可変できると云う効果
がある。

【図面の簡単な説明】

【図１】第１の本発明の説明図で、(a) はスペクトラム
拡散受信機の要部構成図、(b),(c) は(a) の動作説明図
である。

【図２】第２の本発明の実施例の構成図である。

【図３】第３の本発明の実施例の構成図である。

【図４】第４の本発明の実施例の説明図で、(a) は要部
構成図、(b),(c) は(a) の動作説明図である。

【図５】第５の本発明の実施例の構成図で、(a) は要部
構成図、(b) は(a) 中の遅延制御回路の構成図の一例、
(c) は(a) 中のΔ幅生成回路の構成図の一例である。

【図６】図５の動作説明図で、(a) は同期状態にある場
合、(b) は同期外れの場合、(c) は(b) の場合の制御信
号生成説明図である。

【図７】第６の本発明の説明図で、(a) は要部構成図、
(b) は(a) の動作説明図である。

【図８】第７の本発明の実施例の構成図で、(a) は図４
に示す構成に保護段数を付加した場合、(b) は図５に示
す構成に保護段数付加した場合である。

【図９】従来例の構成図である。

【図１０】図９の動作説明図である。

【符号の説明】

１ 相関器 ２ ＰＮ発生
器 ３ 遅延ロックループ ４ 遅延量制
御回路

Claims (7)

【特許請求の範囲】
1. 【請求項１】 スペクトラム拡散通信用受信機であっ
   て、入力した自己相関関数の一部を遅延回路を通し、残
   りの部分を反転し、再び、加算して制御電圧を生成する
   制御電圧生成部分と、入力した該制御電圧をサンプリン
   グして得たサンプリング制御電圧を用いて、ほぼチップ
   長の周期を有するクロックを生成する発振部分を有し、
   該制御電圧のサンプル値が最小となる様にクロック周期
   を制御する遅延ロックループ装置において、 該遅延回路の遅延量が制御できる構成にしたことを特徴
   とする遅延ロックループ装置。
2. 【請求項２】 上記遅延量が、拡散符号のチップ長のN
   倍（N は正の整数）で変化する構成にしたことを特徴と
   する請求項１の遅延ロックループ装置。
3. 【請求項３】 上記遅延量が、拡散符号のチップ長の
   （１／N ）倍（N は正の整数) で変化する構成にしたこ
   とを特徴とする請求項１の遅延ロックループ装置。
4. 【請求項４】 上記遅延量の制御が、上記サンプリング
   制御電圧が設定したしきい値から外れた時に行う構成に
   したことを特徴とする請求項１の遅延ロックループ装
   置。
5. 【請求項５】 上記遅延量の制御が、同期外れ信号を検
   出した時に行う構成にしたことを特徴とする請求項１の
   遅延ロックループ装置。
6. 【請求項６】 上記遅延量の制御を行う際、上記制御電
   圧の最大値と最小値を結ぶ線分の傾斜が、切替前の傾斜
   と同一になる様に自己相関値の大きさを変化する構成に
   したことを特徴とする請求項４、５の遅延ロックループ
   装置。
7. 【請求項７】 上記遅延量の制御が、連続して所定回
   数、上記サンプリング制御電圧が設定したしきい値から
   外れた時、または、同期外れ信号を検出した時に行う構
   成にしたことを特徴とする請求項４、５の遅延ロックル
   ープ装置。